Stratix IV で PCI Express 向け IP コンパイラーをコンパイルする際にタイミング分析の警告が表示されるのはなぜですか?

Stratix®^IVで PCI^Express*® IP コンパイラーのタイミング分析を実行すると、自動生成される Synopsys Design Constraint (SDC) ファイルに関連する警告が表示されます。

各タイミング解析制約警告を解決するには、以下の altera_pci_express.sdc ファイルの回避策に従ってください。

[警告]
警告 (332174: altera_pci_express.sdc(14): *refclk_exportはポート、ピン、レジスター、キーパー、ネットと一致できませんでした。

[回避策]
変更 altera_pci_express.sdc 14 行目から
                create_clock -period "100 MHz" -name {refclk_pci_express} {*refclk_export}
宛先
                create_clock -period "100 MHz" -name {refclk_pci_express} [get_ports PCIE_REFCLK]

[警告]
警告 (332174): altera_pci_express.sdc(18): *central_clk_div0* がクロックと一致できませんでした
警告 (332174: altera_pci_express.sdc(18): *_hssi_pcie_hip* がクロックと一致できませんでした

[回避策]
変更 altera_pci_express.sdc 18 行目から
                set_clock_groups -exclusive -group [get_clocks { *central_clk_div0* }] -group [get_clocks { *_hssi_pcie_hip* }]
宛先
                set_clock_groups -exclusive -group [get_clocks *central_clk_div0* ] - group [get_clocks *_hssi_pcie_hip* ]

この問題は今後のリリースでは修正されません。