記事 ID: 000073704 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/02/12

Cyclone® V SoC UART でパリティを強制できないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Arria® V および Cyclone® V SoC UART は、パリティを強制する柔軟性を提供しません。そのため、UART lcr レジスターのドキュメントのビット 5 は、予約済みとしてグレー表示されています。

    解決方法

    インテルは、Cyclone V SoC デバイスファミリーでこの機能をサポートする予定はありませんが、インテル® Arria® 10 FPGAsで利用可能です。

     

    関連製品

    本記事の適用対象: 5 製品

    インテル® Arria® 10 SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SX SoC FPGA
    Arria® V ST SoC FPGA

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