記事 ID: 000073703 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

PLL を含む一部の Verilog デザインで Synplify または Synplify Pro バージョン 7.5 VQM ネットリストをコンパイルしている間に、Quartus® II ソフトウェアでエラーが発生するのはなぜですか?

環境

  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    MegaWizard®生成された PLL のインスタンス化を合成する場合、Synplify と Synplify Pro バージョン 7.5 では、Quartus® II ソフトウェアで次のタイプのエラーが発生する可能性があります。

     

    エラー:altpll インスタンス化のためのPLL < 階層構造パスにクロック乗算およびクロック分割パラメーター値を実装できません>:altpll_component|altpll:<インスタンス名>|pll
    エラー:PLL <altpll インスタンス化の階層構造パス>:altpll_component|altpll:<インスタンス名>|pll はパラメーター・クロック・スイッチオーバーを必要としません
    エラー: クロック合成の要求に応じて、M と分圧前 N のカウンター値の組み合わせが VCO および PFD 範囲を満たしていないので、PLL を実装できません。

    この問題の回避策は Synplicity テクニカル・サポートから入手できるようになりました。問題は今後のリリースで修正される予定です。この問題が発生した場合は、Synplicity サポート サイトに記載されているいずれかの方法で Synplicity テクニカル・サポートに直接お問い合わせいただき、回避策を入手してください。

    3 ページの Synplify 7.5 リリースノートでは、Stratix® デザインに対する前方注釈付け PLL 制約について説明しています。これにより、Synplify ソフトウェアはデザインを最適化してタイミング・パフォーマンスを向上できます。しかし、これは Verilog HDL で PLL のインスタンス化に関して上記のエラーを生成する可能性があります。これは VHDL での PLL のインスタンス化に関する問題ではありません。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® FPGAs

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