インテル® Quartus® Prime 開発ソフトウェアの最新情報

インテル® Quartus® Prime 開発ソフトウェア v18.0 では、設計者が最も重視するパフォーマンス、生産性、ユーザビリティーという 3 つの主要領域で機能強化が行われています。以下のトレーニング・コースと資料を参照してください。 

性能

インテル® Stratix® 10 GX/SX/TX/MX デバイスのサポート

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v18.0 は、インテル® Stratix® 10 TX/MX/SX/GX デバイスをサポートしています。

インテル® Stratix® 10 GX デバイスは、最大 10 TFLOPS の浮動小数点演算能力と、チップ - モジュール間アプリケーション、チップ間アプリケーション、およびバックプレーン・アプリケーション向けの最大 28.3 Gbps トランシーバー・サポートを備えた高スループット・システムの高い性能の要求を満たすことを目的として設計されています。 

インテル® Stratix® 10 SX SoC は、インテル® Stratix® 10 GX デバイスのすべての機能に加え、あらゆる集積度で利用可能な 64 ビット・クアッドコア ARM* Cortex*-A53 プロセッサーを搭載したハード・プロセッサー・システムが特長です。 トレーニング「Intel® Stratix® 10 SoC FPGA Technical Overview」(英語) が更新され、ブートとコンフィグレーションの情報が含まれるようになりました。また、ボード・デザイン・ガイドラインに、早期デザイン・プランニングで実装を成功させるのに役立つセクションも追加されました。

インテル® Stratix® 10 TX デバイスは、H トランシーバー・タイルと E トランシーバー・タイルを組み合わせて業界で最先端のトランシーバー機能を提供します。E タイルはデュアルモード・トランシーバーの機能を提供し、1 つのトランシーバー・チャネルを最大 58 Gbps (PAM4 モードの場合)、または最大 30 Gbps (NRZ モードの場合) で動作できるようにします。インテル® Stratix® 10 TX FPGA はまた、Stratix® GX & SX バージョンのその他のブレークスルー・イノベーションもサポートしています。

インテル® Stratix® 10 MX デバイスは、インテル® Stratix® 10 FPGA & SoC のプログラマビリティーおよび柔軟性と 3D スタック高帯域幅メモリー 2 (HBM2) を 1 つのパッケージに統合しています。インテル® Stratix® 10 MX FPGA は H および E トランシーバー・タイルの両方をサポートします。 最新のトレーニング・クラス「High Bandwidth Memory Interfaces in Intel® Stratix® 10 MX Devices: Introduction & Architecture (インテル® Stratix® 10 MX デバイスの高帯域幅メモリー・インターフェイス: 概要とアーキテクチャー)」(英語) で詳細を確認できます。

革新的なインテル® Hyperflex™ FPGA アーキテクチャーの採用により、インテル® Stratix® 10 デバイスは、前世代の高性能 FPGA を上回る性能向上を実現しています。インテル® Hyperflex™ FPGA アーキテクチャーインテル® Stratix® 10 デバイスの詳細情報をご確認ください。インテル® Stratix® 10 FPGA の最新のビデオは、インテル® Stratix® 10 デモビデオのページでご覧いただけます。 インテル® Hyperflex™ FPGA アーキテクチャーの機能を活用する方法については、インテル® Quartus® Prime 開発ソフトウェア・サポート・ページの新しい概要ビデオをご覧ください。 

生産性

コンパイル時間

以前のリリースに比べ、v18.0 ではインテル® Stratix® 10 FPGA デザインのコンパイル時間が短縮されるため、FPGA 開発を迅速化できます。大規模なインテル® Stratix® 10 デザインでは、コンパイル時間を大幅に短縮できます。コンパイル時間を短縮するための追加の設定については、コンパイラー・ユーザーガイドを参照してください。

メモリーの削減 - ユーザーデザイン

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v18.0 では、17.1.1 リリースに比べ、デザインでピーク仮想メモリー要件が大幅に削減されます。すべてのインテル® Stratix® 10 デザインが、64 GB 未満のメモリー空間でコンパイルできます。

同時解析

同時解析のサポートにより、コンパイルの実行中にデザインの結果を解析できます。この機能は、タイミング・アナライザー、Netlist Viewer、コンパイルレポートでサポートされているので、デザインを非常に迅速に完了できます。同時解析の詳細については、こちらを参照してください。

パーシャル・リコンフィグレーション

パーシャル・リコンフィグレーションでは、FPGA の一部を、残りの FPGA デザインを停止することなく引き続き機能させながら、動的に再コンフィグレーションすることができます。インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v18.0 の主な強化機能は次のとおりです。

  • 市場投入までの時間を短縮する、ワンクリックのパーシャル・リコンフィグレーション・デザイン・フロー
  • インテル® Stratix® 10 デバイスの PR コンフィグレーション時間の最適化 
  • インテル® Stratix® 10 デバイスでの従来および階層型のパーシャル・リコンフィグレーション・フローのサポート
  • これらの各機能の詳細については、パーシャル・リコンフィグレーション・ページを参照してください。

ラピッド・リコンパイル

  • インテル® Stratix® 10 デバイス・ラピッド・リコンパイルのサポート
  • シグナルタップ・ロジック・アナライザーでのインテル® Stratix® 10 デバイス・ラピッド・リコンパイルのサポート
  • インテル® Stratix® 10 デバイス・ポストフィット・インクリメンタル・ルート・シグナルタップのサポート
  • 詳細については、ラピッド・リコンパイル・ページを参照してください。

プラットフォーム・デザイナー (旧 Qsys)

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v18.0 では、以下が可能になりました。

  • ACE-Lite のサポートにより、インテル® Stratix® 10 HPS インターフェイスからのコヒーレンシー信号を Intellectual Property (IP) に転送することが可能
  • SystemVerilog インターフェイスを使用する IP コンポーネントをプラットフォーム・デザイナー・システムに統合
  • IP アップグレードの再生成時間を大幅に短縮
  • これらの機能の詳細については、プラットフォーム・デザイナー・ユーザーガイド (英語) およびプラットフォーム・デザイナー (旧 Qsys) のウェブページを参照してください。

ユーザー補助機能

クラウド上のソフトウェア・ツール

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v18.0 では、Nimbix が提供するハイパフォーマンス・コンピューティング環境で、クラウド上のインテル® FPGA プログラミング・ツールを使用して FPGA をプログラミングすることで、アプリケーションのアクセラレーションを実現できます。 詳細については、クラウドサービスのページを参照してください。

ユーザビリティーの強化

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v18.0 では、ユーザビリティーの観点からいくつかの機能が強化されています。その一部を以下に示します。

ドキュメントとサポート

インテル® Quartus® Prime 開発ソフトウェアに関する技術ドキュメント、ビデオ、トレーニング・コースを 
ご用意しています。