インテル® FPGA 開発ツール
消費電力と性能
インテル® Agilex™ デバイスのサポート
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v19.3 のリリースにより、インテル® Agilex™ FPGA ファミリーのデバイスを初めてサポートできるようになりました。この革新的な FPGA は、ヘテロジニアス 3D システム・イン・パッケージ (SiP) テクノロジーを利用して、10nm プロセス・テクノロジーを採用したインテル初の FPGA ファブリックと第 2 世代インテル® Hyperflex™ FPGA アーキテクチャーを統合し、最大 40% のパフォーマンス向上や最大 40% の消費電力削減を実現します。1
コンパイル時間
これまでのリリースと比較して、インテル® FPGA デザインのコンパイル時間をさらに短縮できます。コンパイル時間を短縮するためのヒントについては、コンパイラー・ユーザーガイドを参照してください。
インテル® Quartus® Prime 開発ソフトウェア v18.1 と比較して、使用率の向上を追求したデザインのコンパイル時間が 33% 短縮されます。2
直感的なデザイン環境
データ中心のユーザー・インターフェイス
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのユーザー・インターフェイスは、v19.3 でアップデートされ、ウィザード、レポート、分析ツールを含め、さらに直感的なインターフェイスで新たな外観と使用感になりました。それだけではなく、インテル® Quartus® Prime 開発ソフトウェアでは、開発およびコンパイルのプロセス中に収集したデータから次のことを抽出できます。
- 複数のツール / 機能を活用した高度な分析タスク
- 分析を誘導する明確なパス
- さまざまな分析結果から得られる考察を統合した、より深い洞察
デザイン・アシスタント
デザイン・アシスタントは、初心者から上級者までユーザーの開発経験を問わず、生産性を向上するツールです。このツールによって設計のイタレーションが低減し、デザイン・クロージャーを迅速化することが可能です。コンパイルの各段階で、対象となる正常性チェックとガイドを提供することにより、イタレーションのスピードアップを実現します。デザイン・アシスタントのビデオで詳しく紹介します。
統合デバッグ・ツールキット (早期アクセス)
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションにはさまざまなタイプのツールキットがありますが、すべて外観と使用感が異なります。統合デバッグ・ツールキット (UDTK: Unified Debug Toolkit) はこの違いを解消するものです。v19.3 には、新しいフレームワークに焦点を当て、さまざまなトランシーバー・ツールキットをこの新しいフレームワークに組み込んだ、UDTK の早期アクセスバージョンが含まれています。今後のリリースでは、UDTK にすべてのデバッグ・ツールキットをまとめて組み込み、デバッグをより直感的に実行できる共通のフローを提供する予定です。
開発環境の負荷軽減
インクリメンタル・コンパイルと ECO フロー
開発の最終段階になってわずかな設計変更が生じても、スケジュールを守るには、フルコンパイルをし直す作業は避けたいものです。インクリメンタル・コンパイルと ECO フローは、必要なブロックだけを微調整する手段を提供し、ECO コンパイルを 5 倍～ 10 倍高速化します。3
フラクタル合成
柔軟性に優れた FPGA を算術演算に活用するニーズの増加に対応するために、フラクタル合成がインテル® Quartus® Prime 開発ソフトウェアに搭載されました。ドット積を繰り返すような高度な演算を伴うデザインにおける、非常に効率的な FPGA リソースの活用が可能になります。インテル® Quartus® Prime 開発ソフトウェアにおける通常のフローに比べ、フラクタル合成では TOPS を最大で 25 % 向上することが可能です。4 フラクタル合成の動作については、こちらのビデオをご覧ください。
ヒートマップ・レポート
- 3D での可視化を可能にするグローバル信号ビジュアライゼーション・レポートが、クロックセクターとクロック配線の使用率および混雑状態の解析を支援します。
- 新しいグローバル配線混雑状態解析レポートを活用して、混雑状態の一因となる配線網を詳細に確認できるため、コンパイルフローの早い段階で配線に関する問題をデバッグすることが可能です。グローバル配線混雑状態解析レポートの使用方法に関するビデオをご覧ください。
ドキュメントとサポート
インテル® Quartus® Prime 開発ソフトウェアに関する技術ドキュメント、ビデオ、トレーニング・コースを
用意しています。
インテル® FPGA のデザインツールとソフトウェア
インテルによるその他の FPGA デザインツールやリソースを参照してください。OpenCL および OpenCL ロゴは Apple Inc. の商標であり、Khronos の許可を得て使用しています。
免責事項
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これはシミュレーション結果を用いたインテル® Agilex™ FPGA および SoC ファミリーとインテル® Stratix® 10 FPGA の比較であり、変更されることがあります。本資料には、開発中の製品、サービス、プロセスに関する情報が含まれています。ここに記載されているすべての情報は、予告なく変更されることがあります。最新の予測、スケジュール、製品仕様、ロードマップをご希望の方は、インテルの担当者までお問い合わせください。
インテル® テクノロジーの機能と利点はシステム構成によって異なり、対応するハードウェアやソフトウェア、またはサービスの有効化が必要となる場合があります。詳細については、https://www.intel.co.jp/またはハードウェア・メーカーや販売店にお問い合わせください。絶対的なセキュリティーを提供できるコンピューター・システムはありません。パフォーマンス・テストに使用されるソフトウェアとワークロードは、パフォーマンスがインテル® マイクロプロセッサー用に最適化されていることがあります。
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インテル® Stratix® 10 1S280 デバイスと Linux OS 64 ビット版を使用した 40 の顧客デザインでベンチマーク・テストを実施し、 インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v19.1 のフラクショナル合成有効と無効を比較。実際のパフォーマンスはハードウェア、ソフトウェア、構成によって異なる可能性があります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。性能やベンチマーク結果の詳細については、http://www.intel.co.jp/performance/ (英語) を参照してください。
インテル® Stratix® 10 1S280 デバイスと Linux OS 64 ビット版を使用した 80 の顧客デザインでベンチマーク・テストを実施し、 ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。パフォーマンスおよびベンチマーク結果の詳細については、http://www.intel.co.jp/benchmarks (英語) を参照してください。
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インテル® Stratix® 10 1S280 デバイスと Linux OS 64 ビット版を使用した 28 のデザインでベンチマーク・テストを実施し、 ネットリスト変更後に、ベースライン・コンパイル時間と ECO コンパイル時間の比較を実施しました (ECO 変更で利用可能だったものに応じて 8～2000 の変更)。 テスト結果は、特定のシステムにおける個々のテストでのコンポーネントの性能を実証するものです。実際の性能は、ハードウェア、ソフトウェア、システム構成などの違いにより、掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。パフォーマンスおよびベンチマーク結果の一般的な情報については、http://www.intel.co.jp/benchmarks を参照してください。
4
テスト結果は、特定のシステムにおける個々のテストでのコンポーネントの性能を実証するものです。実際の性能は、ハードウェア、ソフトウェア、システム構成などの違いにより、掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。パフォーマンスおよびベンチマーク結果の詳細については、http://www.intel.co.jp/benchmarks (英語) を参照してください。