インテル® Quartus® Prime 開発ソフトウェアの最新情報

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消費電力と性能

インテル® Agilex™ デバイスのサポート

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.1 は、インテル® Agilex™ デバイスファミリーをサポートします。これらの革新的な FPGA は、ヘテロジニアス 3D システムインパッケージ (SiP) テクノロジーを採用し、10nm SuperFin テクノロジーをベースにしたインテル初の FPGA ファブリックと第 2 世代インテル® Hyperflex™ FPGA アーキテクチャーを統合しています。最大 45% のパフォーマンス向上 (GEOMEAN 値とインテル® Stratix® 10 との比較)1または最大 40% の消費電力削減1を可能にします。

コンパイル戦略

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのコンパイラーは、高速で多面的なツールであり、設計者のニーズを満たすさまざまなコンパイル戦略を可能にします。パフォーマンスのベースラインを提供できる標準のコンパイルに加えて、他のコンパイルオプションも利用可能です。

  • 小規模デザイン向け高速コンパイルを使用すると、開発プロセス開始時のデザインのごく一部しか実装されていない段階で、迅速なコンパイルが可能です。
  • ハイエフォートのコンパイルを使用して、デザインから最高のパフォーマンス結果を得るためにコンパイラーの力を最大限に活かします。
  • ファースト・プリザベーション・コンパイルは、パーティション化されたデザインで使用できます。既存の十分なコンパイルを使用するファースト・プリザベーションは、保存されたパーティションのロジックを、パーティション境界と残りのデザインの間のインターフェイスのみに単純化します。ファースト・プリザベーション機能を使用すると、保存されたパーティションに必要なコンパイル時間が短縮され、全体的なコンパイル時間が短縮されます。
  • バック・アノテーションはシードスイープと組み合わせて使用され、さまざまなシードの実行から最適なコンパイル情報を取得します。実行から取得した最適なコンパイル情報は、ピン配置、クロック、RAM、DSP、またはこれらの組み合わせの結果を所定の位置に固定した後、追加のシードスイープの開始点として使用されます。結果は通常、Fmax が高く、結果のばらつきが少なくなります。また、さらに使いやすくするために、バックアノテーション用の GUI が提供されています。
  • ECO (Engineering Change Order: 設計変更指示) コンパイルは、他の点では適切なコンパイルにわずかな変更のみが必要な場合に使用されます。ECO コンパイルは、5 倍から10 倍のコンパイル・スピードアップを提供できます。2 また、シグナルタップの追加後、コンパイル時間を短縮するためにラピッド・リコンパイル・フローを置き換えています。

さらに、特定の要件を満たすようにコンパイル戦略をカスタマイズするために使用できる他の多くのパラメーターがあります。

電力および熱計算機

電力および熱計算機 (PTC) は、インテル® Agilex™、および Stratix® 10 FPGA デバイスに対応しています 。これらのデバイスは、以前の Early Power Estimator を置き換えます。インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション内で、または単独ツールとして使用できます。PTC の外観と使い勝手が改善され、レイアウトのカスタマイズ機能が強化に加え、PTC のさまざまなパラメーターについてのツールチップが利用できます。インテル® Agilex™ デバイスに新しいサーマルタブが導入され、設計者は設計の熱分析を実行できるようになり、さまざまな条件下で冷却ソリューションを取得する方法が提供されます。

使いやすさ

デザイン・アシスタント / スナップショット・ビューアー

デザイン・アシスタントとスナップショット・ビューアーは、初心者から上級者まで使える生産性向上ツールです。これらのツールは、必要な設計の反復回数を減らし、コンパイルプロセスのすべての段階で対象を狭めた動作確認とガイダンスにより、すべての反復を高速化することで、設計の終息を早めます。ビデオで、デザイン・アシスタントと スナップショット・ビューアーの詳細をご覧ください。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.1 では、メモリーのインスタンス化、クロックドメインの交差 (CDC)、およびドメインの交差のリセット (RDC) をカバーする 21 の新しいルールがデザイン・アシスタントに追加されました。デザイン・アシスタントのルールの多くは、パスの調査を容易にするために、タイミングレポートへのクロスプローブをサポートしています。さらに、「致命的なルール違反」の新しいルール分類が追加され、ルールに違反していることが判明した場合にコンパイルが停止されます。どの DA ルールも「致命的」に分類されませんが、設計者はルールをどれでも致命的の分類に変更できます。

デザイン・アシスタントの概要

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの新しいデザイン・アシスタント・ツールの概要を説明します。

デザイン・アシスタントによるタイミング・クロージャー

デザイン・アシスタントのタイミング・クロージャーのルールは、タイミング違反を検知し、迅速な収束をもたらすのに役立ちます。

デザイン・アシスタントをさらに活用

ニーズに合わせて、デザイン・アシスタントのルールをフィルターし、カスタマイズする方法を説明します。

表示件数を増やす 表示件数を減らす

新しいレポート

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションは、利用できる豊富なコンパイルレポートの拡張を続けます。v21.1 のソフトウェア・リリースでは、次のような新しいレポートが追加されています。

  • タイミング・クロージャーの概要
  • 階層的なリセット
  • パスのクロックのリストアップ
  • CDC 非同期

この新しいソフトウェア・バージョンには、次の既存のレポートに対する改善点も含まれます。

  • パイプライン情報
  • ロジックの深度
  • 隣接パス
  • タイミング

新しいレポートと改善されたレポートに加えて、その多くで複数レポート間のクロス調査に対応しました。この拡張を続ける一連のレポートにより、設計者は、タイミングをすばやく収束するための迅速なフィードバックを提供するルーティング、輻輳、タイミング、テンション、スパン、ルーティング作業、その他多くのメトリックに関する詳細情報を収集できます。

ECO コンパイル

ECO コンパイルは、設計の検証段階でネットリストの変更、LUT ロジックエラーの修正、新しい場所へのノード配置など、小規模の変更を加える方法を提供します。ECO フローでは、コンパイルが必要なのは指定した ECO 変更のみであり、残りの設計には変更を加えないため、通常コンパイルにかかる時間が短縮されます。このフローの強化点には、シグナルタップ・ロジック・アナライザーを用いて ECO コンパイルフローの使用、ECO コンパイル用 GUI フロントエンドの提供 (フィッターツールキット)、設計検証プロセスで ECO コンパイルフローを最大限に活用する付加的な分析ツールなどが含まれます。

プラットフォーム・デザイナー

プラットフォーム・デザイナーが拡張され、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの GUI パフォーマンスが向上しました。HDL および Blackbox IP のインスタンス化のパラメーター・サポート、および RTL を介してパラメーターを渡す機能が新たに追加されました。Avalon マルチマスター・パイプライン・ブリッジは、writeresponsevalid 信号をホスト・コンポーネントに戻すことをサポートします。さらに、ソースフロー制御を通じてより高いパフォーマンスを提供する、Avalon ストリーミング・インターフェイスのクレジットフロー制御が更新されました。

Intellectual Property (IP)

次を含む高速通信を対象とした、新規および更新された IP コア:

  • PCI Express*
  • Interlaken
  • JESD
  • トランシーバー
  • CPRI
  • ORAN
  • イーサネット

詳細については、インテル® FPGA IP ポートフォリオのページを参照してください。

Questa* - Intel® FPGA Edition ソフトウェア (ベータ評価版)

インテルは、Mentor Gaphics から Questa* - Intel® FPGA Edition に移行する予定です。Questa* - Intel® FPGA Edition は、Questa Verification Solution のコア・シミュレーションおよびデバッグエンジンで、最新の FPGA シミュレーション・テクノロジーを提供します。ModelSim* - Intel® FPGA Edition から Questa* - Intel® FPGA Edition に移行する前に、インテルはこのベータ版をリリースしました。登録数には限りがあり、先着順で受け付けています。インテルでは、新しいシミュレーターに関するフィードバックを歓迎いたします。

Questa* - Intel® FPGA Edition ソフトウェア・ベータ・ライセンス申請で登録してください。

ベータ版 Questa* - Intel® FPGA Edition ソフトウェアに関するフィードバックおよび問題の報告をお送りください。

ドキュメントとサポート

インテル® Quartus® Prime 開発ソフトウェアに関する技術ドキュメント、ビデオ、トレーニング・コースを 
用意しています。

サポートにアクセス

関連情報

インテル® FPGA 開発ツールとソフトウェアの購入方法を紹介します。

ダウンロード

インテル® FPGA にはさまざまなデザインツールがあります。

トレーニング

このページには、オンラインやインストラクター主導のコースを掲載しています。

購入する

価格情報の確認、オンライン購入が可能です。

インテル® FPGA デザイン・ツール・ホーム

インテル® FPGA のデザインツールとソフトウェア

インテルによるその他の FPGA デザインツールやリソースを参照してください。OpenCL および OpenCL ロゴは Apple Inc. の商標であり、Khronos の許可を得て使用しています。

基本ソフトウェアとシミュレーション・ツール

ハイレベルデザイン

エンベデッド・デザイン

免責事項

1

性能は、使用状況、構成、その他の要因によって異なります。詳細については、www.intel.co.jp/PerformanceIndex (英語) を参照してください。

性能テストの結果は、構成情報に記載された日に実施したテストに基づいています。また、現在公開中のすえてのセキュリティー・アップデートが適用されているとは限りません。構成の詳細については、補足資料を参照してください。絶対的なセキュリティーを提供できる製品やコンポーネントはありません。

コストと結果は状況によって異なります。

2

インテル® Stratix® 10 1S280 デバイスと Linux OS 64 ビット版を使用した 28 のデザインでベンチマーク・テストを実施し、 ネットリスト変更後に、ベースライン・コンパイル時間と ECO コンパイル時間の比較を実施しました (ECO 変更で利用可能だったものに応じて 8～2000 の変更)。 テスト結果は、特定のシステムにおける個々のテストでのコンポーネントの性能を実証するものです。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。パフォーマンスおよびベンチマーク結果の一般的な情報については、http://www.intel.co.jp/benchmarks を参照してください。