インテル® Quartus® Prime 開発ソフトウェアの最新情報
消費電力と性能
インテル® Agilex™ デバイスのサポート
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v20.3 のリリースは、インテル® Agilex™ FPGAデバイス・ファミリーにサポートを提供します。この革新的な FPGA は、ヘテロジニアス 3D システム・イン・パッケージ (SiP) テクノロジーを利用して、10nm プロセス・テクノロジーを採用したインテル初の FPGA ファブリックと第 2 世代インテル® Hyperflex™ FPGA アーキテクチャーを統合し、最大 40% のパフォーマンス向上や最大 40% の消費電力削減を実現します。1
コンパイルに対しての取組み
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのコンパイラーは、高速で様々なオプションをもつツールであり、設計者のニーズを満たすさまざまなコンパイルを可能にします。パフォーマンスのベースラインを提供できる標準のコンパイルに加えて、他のコンパイルオプションも利用可能です。
- 20.3 で導入された小規模デザイン向け高速コンパイルを使用すると、開発プロセス開始時のデザインのごく一部しか実装されていない段階で、迅速なコンパイルが可能です。
- ハイエフォートのコンパイルを使用して、デザインから最高のパフォーマンス結果を得るためにコンパイラーの力を最大限に活かします。
- ファースト・プリザベーション・コンパイルは、パーティション化されたデザインで使用できます。ファースト・プリザベーションは、保存されたパーティションのロジックを、パーティション境界と残りのデザインの間のインターフェイスのみに単純化します。ファースト・プリザベーションを使用すると、保存されたパーティションに必要なコンパイル時間が短縮され、全体的なコンパイル時間が短縮されます。
- バック・アノテーションはシードスイープと組み合わせて使用され、さまざまなシードの実行から最適なコンパイル情報を取得し、ピン配置、クロック、RAM、DSP、またはこれらの組み合わせの結果を所定の位置に固定した後、追加のシードスイープの開始点として使用します。結果は通常、Fmax が高く、結果のばらつきが少なくなります。さらに、20.3 では、さらに使いやすくするために、バック・アノテーション用の GUI が提供されています。
- ECO コンパイルは、他の点では適切なコンパイルにわずかな変更のみが必要な場合に使用されます。このフローは 19.3で 導入され、各リリースで拡張されています。ECO コンパイルは、5 倍から10 倍のコンパイル・スピードアップを提供できます。2 また、SignalTap の追加後、コンパイル時間を短縮するためにラピッド・リコンパイル・フローを置き換えています。20.3 では、開発とデバッグを行うときに ECO オプションの豊富なセットを可能にするために、フリップフロップを配置する機能が追加されました。
さらに、特定の要件を満たすようにコンパイルをカスタマイズするために使用できる多くのパラメーターがあります。
PTC (Power and Thermal Calculator)」
PTC は 、インテル® Agilex™、および Stratix® 10 FPGA デバイスに対応しています 。これら の デバイス で は 、 古い Early Power Estimator を 置き換えます 。インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション内で、または単独ツールとして使用できます。20.3 では、PTC の外観と使い勝手が改善され、レイアウトのカスタマイズ機能が強化に加え、PTC のさまざまなパラメーターについてのツールチップが利用できます。20.3 では、Agilex™ デバイスにサーマルタブが導入され、設計者は設計の熱分析を実行できるようになり、さまざまな条件下で冷却ソリューションを取得する方法が提供されます。
使いやすさ
デザイン・アシスタント / スナップショット・ビューアー
デザイン・アシスタントと スナップショット・ビューアーは、初心者でも上級ユーザーでも使える生産性向上ツールです。これらのツールは、必要な設計の反復回数を減らし、コンパイルプロセスのすべての段階で対象を狭めた動作確認とガイダンスによりすべての反復を高速化することで、デザインの終息を早めます。ビデオで、デザイン・アシスタントと スナップショット・ビューアーの詳細をご覧ください。
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 20.3 では、メモリーのインスタンス化、クロックドメインの交差、およびドメインの交差のリセットをカバーする 30 を超える新しいルールがデザイン・アシスタントに追加されました。デザイン・アシスタントのルールの多くは、パスの調査を容易にするために、タイミングレポートへのクロスプローブをサポートしています。さらに、「致命的なルール違反」の新しいルール分類が追加され、ルールに違反していることが判明した場合にコンパイルが停止されます。どの DA ルールも「致命的」に分類されていませんが、設計者はルールをどれでも致命的の分類に変更できます。
プラットフォーム・デザイナー
プラットフォーム・デザイナーが拡張され、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 20.3 の GUI パフォーマンスが向上しました。HDL および Blackbox IP のインスタンス化のパラメーター・サポート、および RTL を介してパラメーターを渡す機能が新たに追加されました。Avalon マルチマスター・パイプライン・ブリッジは、writeresponsevalid 信号をマスター・コンポーネントに戻すことをサポートします。さらに、ソースフロー制御を通じてより高いパフォーマンスを提供する Avalon ST クレジット・フロー制御が更新されました。
新しいレポート
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションは、利用できる豊富なコンパイルレポートの拡張を続けます。20.3 リリースでは、次のようないくつかのレポートが追加または更新されています。
- タイミングの追加情報をレポート
- Clock Transfers レポート内の詳細
- 関心のあるルートネット
- レジスタの分散
- 階層的なリタイミングの制限
- パイプライン情報
この拡張を続ける一連のレポートにより、ユーザーは、タイミングをすばやく収束するための迅速なフィードバックを提供するルーティング、輻輳、タイミング、テンション、スパン、ルーティング作業、その他多くのメトリックに関する情報を集めることができます。
ドキュメントとサポート
インテル® Quartus® Prime 開発ソフトウェアに関する技術ドキュメント、ビデオ、トレーニング・コースを
用意しています。
インテル® FPGA のデザインツールとソフトウェア
インテルによるその他の FPGA デザインツールやリソースを参照してください。OpenCL および OpenCL ロゴは Apple Inc. の商標であり、Khronos の許可を得て使用しています。
免責事項
これはシミュレーション結果を用いたインテル® Agilex™ FPGA および SoC ファミリーとインテル® Stratix® 10 FPGA の比較であり、変更されることがあります。本資料には、開発中の製品、サービス、プロセスに関する情報が含まれています。ここに記載されているすべての情報は、予告なく変更されることがあります。最新の予測、スケジュール、製品仕様、ロードマップをご希望の方は、インテルの担当者までお問い合わせください。
インテル® テクノロジーの機能と利点はシステム構成によって異なり、対応するハードウェアやソフトウェア、またはサービスの有効化が必要となる場合があります。詳細については、http://www.intel.co.jp/またはハードウェア・メーカーや販売店にお問い合わせください。絶対的なセキュリティーを提供できるコンピューター・システムはありません。 性能は、使用状況、構成、その他の要因によって異なります。詳細については、www.Intel.co.jp/PerformanceIndex を参照してください。
インテル® Stratix® 10 1S280 デバイスと Linux OS 64 ビット版を使用した 28 のデザインでベンチマーク・テストを実施し、 ネットリスト変更後に、ベースライン・コンパイル時間と ECO コンパイル時間の比較を実施しました (ECO 変更で利用可能だったものに応じて 8～2000 の変更)。 テスト結果は、特定のシステムにおける個々のテストでのコンポーネントの性能を実証するものです。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。パフォーマンスおよびベンチマーク結果の一般的な情報については、http://www.intel.co.jp/benchmarks を参照してください。