トランシーバー PHY IP – サポートセンター

トランシーバー PHY IP サポートセンターにようこそ。 

ここではトランシーバー・リンクの選択、デザイン、実装に関する情報を提供します。 また、システムの起動やトランシーバー・リンクのデバッグ方法に関するガイドラインもご覧になれます。このページは、高速トランシーバー・システムの一連のデザインフローに従ってカテゴリー分けされています。  

ぜひご参照ください。

インテル® Agilex™インテル® Stratix® 10インテル® Arria® 10インテル® Cyclone® 10 デバイスについては、以下のページからサポートリソースを入手できます。その他のデバイスについては、以下のリンクから検索してください: トレーニング・コース・ビデオウェブキャストデザイン例ナレッジベース

表1 - デバイスタイプと機能サポート

デバイス

インテル® Cyclone® 10

インテル® Arria® 10 FPGA

インテル® Stratix® 10 デバイス

 インテル® Agilex™ デバイス

デバイスタイプ

GX

SX(3)

GX(3)

GT(4)

GX/SX L タイル

GX/SX H タイル

MX/TX E タイル

AGF E タイル 

最大データレート
(チップ間) (1) (7)


GX チャネル

12.5 Gbps

17.4 Gbps

17.4 Gbps

17.4 Gbps

17.4 Gbps

該当なし

該当なし 

 

GXT チャネル

 

該当なし該当なし25.8Gbps26.6Gbps28.3 Gbps28.3 Gbps該当なし 



GXE チャネル

 

該当なし

 

該当なし

 

 

該当なし 

 

 

該当なし 

 

該当なし

28.9Gbps (NRZ)

57.8Gbps (PAM4)

28.9Gbps (NRZ)

57.8Gbps (PAM4)

最大データレート
(バックプレーン) (8)

GX チャネル

6.6Gbps

12.5 Gbps

12.5 Gbps

12.5 Gbps

28.3 Gbps

28.3 Gbps

該当なし 

GXT チャネル

該当なし

該当なし



GXE チャネル 
該当なし 該当なし該当なし該当なし該当なし

28.9Gbps (NRZ)

57.8Gbps (PAM4)

28.9Gbps (NRZ)

57.8Gbps (PAM4)

デバイス 1 台あたりの最大チャネル数

GX チャネル

12

96

72

96

96

該当なし

該当なし 

GXT チャネル

該当なし

該当なし

6

32

64

24

該当なし 
GXE チャネル 該当なし該当なし該当なし該当なし該当なし120 24 (および 32 P タイル) 



ハード IP

デバイス 1 台あたりPCIe Gen2 x4 が 1 個

デバイス 1 台あたり PCIe Gen3 x8 が最大 4 個

デバイス 1 台あたり PCIe Gen3 x16 が最大 4 個

デバイス 1 台あたり 50/100Gbps イーサネット MAC が最大 4 個、PCIe Gen3 x16 が最大 4 個の SR-IOV (4 個の PF/2K VF) (6)

オプション の 1588 機能および RS-FEC (528, 514) / RS-FEC (544, 514) 対応 10G/25G/100G イーサネット

オプション の 1588 機能および RS-FEC (528, 514) / RS-FEC (544, 514) 対応 10G/25G/100G イーサネット オプション 1588 の機能および RS-FEC (528、514)/RS-FEC (544、514) を搭載した 10G/25G/100G イーサネット

SR-IOV 未対応

  1. 上記の表に示した値は、標準電力モードの場合です。省電力モードでは、インテル® Arria® 10 GX デバイスチャネル (チップ間) の最大データレートは 11.3Gbps です。GT トランシーバー・チャネルは最大性能を発揮することを目的として設計されているため、省電力モードを備えていません。標準電力モードおよび省電力モードにて GX トランシーバー・チャネルを指定されたデータレートで動作させるには、対応するコアと周辺電源を使用します。詳細は、インテル® Arria® 10 デバイスのデータシートを参照してください。
  2. インテル® Arria® 10 および インテル® Stratix® 10 デバイスのトランシーバーは、オーバー・サンプリングにより 1.0Gbps 未満のデータレートをサポートできます。
  3. デバイスタイプ SX と GX では、最大トランシーバー・データ・レートが最速 (-1) のトランシーバー・スピード・グレードに指定されています。低速のグレード仕様については、デバイス・データシートを参照してください。
  4. デバイスタイプ GT では、最大トランシーバー・データ・レートが (-1) のトランシーバー・スピード・グレードに指定されています。低速のグレード仕様については、デバイス・データシートを参照してください。
  5. インテル® Stratix® 10 デバイスのトランシーバーは、GX と GXT 両タイプのトランシーバー・チャネルを備えています。詳細は、インテル® Stratix® 10 L / H タイル・トランシーバー PHY ユーザーガイドを参照してください。
  6. SR-IOV はシングルルート I / O 仮想化の略です。
  7. インテル® Arria® 10 および インテル® Stratix® 10 デバイスのトランシーバーは、オーバー・サンプリングにより 1.0Gbps 未満のデータレートをサポートできます。
  8. バックプレーン・アプリケーションとは、チャネル損失を補償するためのデシジョン・フィードバック・イコライゼーション (DFE) などのより高度なイコライゼーションを必要とするアプリケーションを指します。

E タイルチャネル配置ツールをインテル® Stratix® 10 デバイスファミリーのピン接続ガイドラインと併せて使用すると、包括的なドキュメントを読んでインテル® Quartus® Prime 開発ソフトウェアでデザインを実装する前に、E タイルのプロトコルの実装を素早くプランニングすることができます。Excel ベースの E タイルチャネル配置ツールには、手順、凡例、改訂、プロトコルのタブがあります。

 

最先端のジッター / ノイズアイリンク解析ツールであるインテル® アドバンスト・リンク・アナライザーを使用することで、高速シリアルリンクの性能を迅速かつ容易に評価できます。設計の事前確認に最適なこのツールは、インテル® FPGA ソリューションがシステム要件に適合するかどうかの判断に役立ちます。また、デバッグや検証を支援するデザイン後のサポートに有効なツールでもあります。
 
モデル
タイトルタイプ詳細 

Building Interfaces with Arria® 10 High-Speed Transceivers (インテル® Arria® 10 高速トランシーバーを使用したインターフェイスの構築)

インストラクター主導型

インテル® Arria 10 / インテル® Cyclone® 10 FPGA トランシーバーのアーキテクチャーと、それらを FPGA デザインに組み込むフローについて学習します。

Transceiver Basics for 20 nm and 28 nm Devices (20nm および 28nm デバイス向けのトランシーバーの基本)

オンライン

幅広い高速プロトコルのサポートに使用されている 20nm および 28nm FPGA トランシーバーに含まれる基本ビルディング・ブロックについて学習します。

Stratix® 10 Transceiver Basics (インテル® Stratix® 10 トランシーバーの基本)

オンライン

幅広い高速プロトコルのサポートに使用されているインテル® Stratix® 10 FPGA トランシーバーに含まれる基本のビルディング・ブロックについて学習します。

Transceiver Toolkit for Arria® 10 Devices (インテル® Arria® 10 デバイス用トランシーバー・ツールキット)

オンライン

インテル® Arria® 10 およびインテル® Cyclone® 10 FPGA トランシーバーのデバッグ方法とアナログ設定の動的な微調整方法について学習します。

インテル® Arria® 10 FPGA トランシーバー向けの高度なシグナル・コンディショニング

オンライン

インテル® Arria® 10 FPGA トランシーバーのアナログ機能と、これらの機能を使用してリンク性能を向上させる方法について学習します。

Building a Generation 10 Transceiver PHY Layer (Generation 10 トランシーバー PHY レイヤーの構築)

オンライン

インテル® Arria® 10 およびインテル® Cyclone® 10 FPGA トランシーバー IP ブロックを使用してカスタムのトランシーバー実装を構築する方法について学習します。

インテル® Stratix® 10 FPGA トランシーバー PHY レイヤーの構築 オンライン インテル® Stratix® 10 FPGA トランシーバー PHY レイヤー・ソリューションを構成する 3 つのリソース、すなわちトランシーバー PHY、トランシーバー PLL、トランシーバー・リセット・コントローラーを定義する方法について学習します。

Generation 10 トランシーバー・クロック

オンライン

インテル® Arria® 10 およびインテル® Cyclone® 10 FPGA トランシーバー・ブロックに含まれるクロックリソースについて学習します。

タイトル詳細

インテル® Cyclone® 10 GX 向け PMA アナログ・パラメーターのダイナミック・リコンフィグレーション方法 

ダイレクト・リコンフィグレーション・フローを使用したインテル® Cyclone® 10 GX FPGA ネイティブ PHY PMA アナログ・パラメーターの実装について説明します。

fPLL の切り替えとダイレクト・ライト・メソッドを使用したチャネル・リコンフィグレーションによるインテル® Cyclone® 10 GX のダイナミック・リコンフィグレーションの方法

インテル® Cyclone® 10 GX FPGA のフラクショナル・フェーズロック・ループ (fPLL) の切り替えと、ダイレクト・ライト・メソッドを使用したチャネル・リコンフィグレーションにより、トランシーバーのダイナミック・リコンフィグレーションの機能シミュレーションを実行する方法について説明します。

インテル® Cyclone® 10 GX ネイティブ PHY ATX PLL の切り替えおよびチャネル・リコンフィグレーションを実行する方法

インテル® Cyclone® 10 GX FPGA ネイティブ PHY ATX PLL の切り替え、エンベデッド・ストリーマーによるチャネル・リコンフィグレーション、チャネルの再キャリブレーションで、機能のシミュレーション方法を説明します。

インテル® Arria® 10 ネイティブ PHY で、エンベデッド・ストリーマーとリコンフィグレーション・プロファイルを使用して CDR refclk 選択を切り替える方法

インテル® Arria® 10 デバイスで、エンベデッド・ストリーマーと複数のリコンフィグレーション・プロファイルを使用してクロック・データ・リカバリー (CDR) refclk を切り替えるダイナミック・リコンフィグレーションの方法について説明します。

トランシーバー・ツールキットを使用して、SMA ケーブルで外部接続されている 2 つの FPGA をコンフィグレーションする方法

2 つのテスト対象デバイス (DUT) のコンフィグレーション、トランシーバー (XCVR) ツールキットの起動、チップ間インターフェイスの実行、適切なアナログ設定の検出を行う方法について説明します。

エンベデッド・ストリーマーを使用してインテル® Arria® 10 トランシーバーの TX PLL を切り替えるダイナミック・リコンフィグレーションの方法

エンベデッド・ストリーマーを使用してインテル® Arria® 10 トランシーバーの TX PLL を切り替えるダイナミック・リコンフィグレーションの方法について説明します。

タイトル詳細
インテル® Arria® 10 デバイスにおける単方向トランシーバーのコンフィグレーションこのビデオでは、インテル® Arria® 10 デバイス単方向トランシーバーにダイナミック・リコンフィグレーションを適用して同じ物理トランシーバー・チャネル内へ配置する方法を解説します。
インテル® Arria® 10 デバイス・トランシーバーのダイナミック・リコンフィグレーションこのビデオでは、インテル® Arria® 10 デバイスにおいて、送信 (TX) フェーズ・ロック・ループ (PLL) の切り替えおよびエンベデッド・ストリーマーを使用したデータレート変更方法を解説します。
トランシーバー・ツールキットの使用方法パート 1この 4 部構成ビデオでは、インテル® Arria® 10 FPGA 開発キットでのデモンストレーションを通じて、トランシーバー・ツールキット・アプリケーションの使用方法を学びます。このビデオでは、トランシーバーへのフィジカル・メディア・アタッチメント (PMA) の設定を最適化する方法を解説します。
トランシーバー・ツールキットの使用方法パート 2この 4 部構成ビデオでは、インテル® Arria® 10 FPGA 開発キットでのデモンストレーションを通じて、トランシーバー・ツールキット・アプリケーションの使用方法を学べます。このビデオでは、トランシーバーの PMA 設定を最適化する方法を解説します。
トランシーバー・ツールキットの使用方法パート 3この 4 部構成ビデオでは、インテル® Arria® 10 FPGA 開発キットでのデモンストレーションを通じて、トランシーバー・ツールキット・アプリケーションの使用方法を学べます。このビデオでは、トランシーバーの PMA 設定を最適化する方法を解説します。
トランシーバー・ツールキットの使用方法パート 4この 4 部構成ビデオでは、インテル® Arria® 10 FPGA 開発キットでのデモンストレーションを通じて、トランシーバー・ツールキット・アプリケーションの使用方法を学べます。このビデオでは、トランシーバーの PMA 設定を最適化する方法を解説します。
インテル® Arria® 10 トランシーバー: プリエンファシスの基礎インテル® Arria® 10 トランシーバーのプリエンファシス機能の基本を学習します。シミュレーションされた波形図とシリコンの測定値を比較します。
インテル® Arria® 10 デバイス・トランシーバーでのダイナミック・リコンフィグレーションこのビデオでは、インテル® Arria® 10 デバイスにおいて、エンベデッド・ストリーマーで切り替わる TX PLL を使用したデータレートの変更方法を解説します。
エンベデッド・ストリーマーを使用したインテル® Arria®10 デバイス・トランシーバーのリコンフィグレーションこのビデオでは、インテル® Arria® 10 デバイス・トランシーバーの標準 PCS におけるエンベデッド・ストリーマーを使用したダイナミック・リコンフィグレーションの方法を解説します。
IBIS-AMI モデルを使用してインテル® Arria® 10 デバイス・トランシーバーのシグナル・インテグリティーを推定このビデオでは、インテル® アドバンスト・リンク・アナライザーでのインテル® Arria® 10 デバイス・トランシーバー IBIS-AMI モデルを使用したシグナル・インテグリティー・シミュレーションの方法を解説します。また、このビデオでは、アイ・ダイアグラムのレポートも紹介します。

インテル® Stratix® 10 デバイス L タイル・トランシーバー・デバッグ・ツール  

デバッグツールは、2 つのサブツールで構成されます。

  1. ステータスのツールでは、PMA パラメータの読み込みおよびリセット、ファイルへのログインが可能になります。また、適応フロー (内部 / 外部ループバック、初期適応)の実行やビット・エラーの読み込みおよびリセットも可能になります。
  2. チューニング・ツールでは、10Gbps/28Gbps/56Gbps のベースラインの PMA パラメーター構成でトランシーバーを調整したり、カスタム・パラメーターで PMA パラメーターをスイープしてファイルにログインしたりできます。 また、このツールを使用すると、インテル® Stratix® 10 デバイス E タイルのトランシーバー・チャネルの正常性を分析できます。

インテル® Stratix® 10 デバイス L タイル / H タイル・トランシーバー PHY デバッグツール

このデバッグツールは、4 つのサブツールで構成されます:

  1. 電圧ツールでは、受信データのサンプリング・ノードや送信ノードで電圧を測定することができます。
  2. チャネルステータス・ツールでは、受信クロック・データ・リカバリー (CDR) に重点を置いたステータス、キャリブレーション・ステータス、ループバックステータス、PRBS 生成 / チェックステータスを確認することができます。
  3. 適応ステータス・ツールでは、設定した適応登録ビットをゴールデンビット設定と照合することができます。ゴールデンビットは、特定の登録向けのビット設定において推奨されます。
  4. アイ・デバッグ・ツールでは、視覚の高さおよび / または幅を測定することができます。

このツールを使用して、インテル® Stratix® 10 デバイス L タイル / H タイルのトランシーバー・チャネルの正常性を解析できます。

インテル® Arria® 10 デバイス・トランシーバー PHY - フォルトツリー解析

このインタラクティブなフォートツリー解析では、インテル® Arria® 10 デバイス・トランシーバー PHY を使用しながら、問題が発生する可能性のあるトラブルシューティングのガイドラインを提供します。解析は 3 つのセクションで構成されます。

  1. ネイティブ PHY のデバッグ
  2. リンク調整のデバッグ
  3. ダイナミック・リコンフィグレーションのデバッグ

このフォルトツリー解析を使用すると、トランシーバー PHYの問題を解決し、最大限に効率的な開発を実現できます。インテル® Arria® 10 デバイス・トランシーバー PHY デバッグツールと併用

インテル® Arria® 10 デバイス・トランシーバー PHY デバッグツール

このデバッグツールは、インテル® Stratix® 10 バージョンと同じ 4 つのサブツールで構成されています。

  1. 電圧ツールでは、受信データのサンプリング・ノードや送信ノードで電圧を測定することができます。
  2. チャネルステータス・ツールでは、受信クロック・データ・リカバリー (CDR) に重点を置いたステータス、キャリブレーション・ステータス、ループバックステータス、PRBS 生成 / チェックステータスを確認することができます。
  3. 適応ステータス・ツールでは、設定した適応登録ビットをゴールデンビット設定と照合することができます。ゴールデンビットは、特定の登録向けのビット設定において推奨されます。
  4. アイ・デバッグ・ツールでは、視覚の高さおよび / または幅を測定することができます。

このツールを使用して、インテル® Arria® 10 デバイスのトランシーバー・チャネルの正常性を解析できます。 

インテル® Quartus® Prime 開発スイート・リリースノート (注: トランシーバー・ネイティブ PHY IP リリースノートは、現在インテル® Quartus® Prime 開発スイート・リリースノートにあります)

その他のテクノロジー