インテル® Quartus® Prime 開発ソフトウェア - サポートセンター

インテル® Quartus® Prime 開発ソフトウェア・サポートセンターへようこそ。

インテル® Quartus® Prime 開発ソフトウェア・スイートには、インテル® FPGA の構想から製品化までに必要なすべてのソフトウェア・デザイン・ツールが含まれています。このウェブページの各トピックでは、インテル® Quartus® Prime 開発ソフトウェアのすべての機能について説明します。関心のある分野を選択し、インテル® Quartus® Prime 開発ソフトウェアのデザインフローで必要な特定のリソースをご覧ください。

インテル® Quartus® Prime 開発ソフトウェアは、FPGA デザインの定義、シミュレーション、実装、デバッグに必要なすべてのソフトウェア・ツールで構成されています。作業を開始するには、下記のボタンをクリックしてソフトウェアをダウンロードし、ライセンスを取得して、クイック・スタート・ガイドを入手してください。その後、簡単なオンライン・チュートリアルから丸 1 日かけて行うインストラクター主導型クラスまで、インテル® Quartus® Prime 開発ソフトウェアのトレーニングを確認してください。

スタンダード・エディションとプロ・エディションの違い

「はじめに」セクションには、クイック・スタート・ガイド、基本的なドキュメントへのリンク、利用可能なオンライン / インストラクター主導型トレーニング・コースへのリンクなど、作業を開始するための基本的なリソースが用意されています。

インテル® Quartus® Prime ソフトウェア・ユーザーガイド

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ユーザーガイド:

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・ユーザーガイド: 

プロ・エディションとスタンダード・エディションの違い

インテルは、インテル® Quartus® Prime 開発ソフトウェアによるデザインフローを短時間で理解できるように、オンライン方式や対面方式などのさまざまなトレーニングを提供しています。ソフトウェアを使い始めるにあたって参考になる推奨トレーニング・クラスを以下に示します。

インテル® Quartus® Prime 開発ソフトウェアのトレーニング

上記のほかにも多くのトレーニング・コースが用意されています。詳細情報が掲載されたカタログについては、インテル® FPGA トレーニングのページを参照してください。

I/O プランニングは、FPGA デザインの初期段階に行われ、専用のピンとタイミングの制約を満たしつつ、ターゲットデバイスの効果的な配置を実現します。インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションには、I/O 配置に関わるさまざまな制約を満たす複雑なプロセスを管理するための 2 種類のツールが用意されています。

ツール I/O プランニング・タスク アクセス方法

インターフェイス・プランナー

インターフェイスとデバイス周辺の計画

[Tools] > [Interface Planner]

ピンプランナー

ピン・アサインメントの編集、検証、またはエクスポート

[Assignments] > [Pin Planner]

インターフェイス・プランナーは、ピン・アサインメントに関する要件が厳しいモジュール (PCI Express*、DDR、フェーズ・ロック・ループ (PLL) Intellectual Property (IP) コアなど) を統合する際の複雑さに対処します。一方、インターフェイス・プランナーはインテル® Quartus® Prime フィッターと動的にやり取りして、計画時に配置の適用性を検証します。インタラクティブ・レポートを使用し、さまざまなフロアプランを評価することで、最適な実装の正確な計画を可能にします。

ピンプランナーは、下位ピンのアサインメント・ツールです。このツールを使用して I/O ピンを手動で配置し、スルーレートとドライブ強度を指定します。

I/O プランニング - トレーニング・クラス

コース タイプ 所要時間 コース番号
BluePrint プラットフォーム・デザイナーによる迅速で容易な I/O システムデザイン

無料、オンライン

40 分

OJBLUEINTRO

I/O プランニング ー その他のリソース

高速 I/O や特定のプロトコルが必要な場合、I/O プランニングには多数の考慮すべき要件が伴うこととなります。I/O 管理とボード開発サポートの詳細については、I/O 管理、ボード開発サポート、およびシグナル・インテグリティー解析リソース・センターのウェブページを参照してください。

次のようなデザインエントリー方法を使用してデザインを表現できます。

  • ハードウェア記述言語 (HDL)
    • Verilog
    • SystemVerilog
    • VHDL
  • プラットフォーム・デザイナー: 構造化された方法で複雑なモジュールを接続するグラフィカル・エントリー・ツール
  • その他の高レベルのエントリー方法
    • 高位合成 (HLS): C++ を使用して複雑なモジュールを表現
    • OpenCL*: C++ を使用して、異種プラットフォーム間で計算アルゴリズムを実装

Intellectual Property

インテル® FPGA では、直接のデザインエントリーに加え、インテル® FPGA 向けに設計された大規模な Intellectual Property (IP) ポートフォリオをサポートしています。

インテルは、無料のオンライン概要コースから丸 1 日かけて行うインストラクター主導型クラスまで、さまざまな HDL トレーニング・コースを提供しています。

コース

所要時間

タイプ

コース番号

Verilog HDL の概要 (英語)

8 時間

インストラクター主導型

IHDL120

VHDL の概要 (英語)

8 時間

インストラクター主導型

IHDL110

Verilog HDL 基礎編 

49 分

オンライン、無料

OJHDL1120

VHDL 基礎編

68 分

オンライン、無料

OJHDL1110

高度な Verilog HDL デザイン手法 (英語)

8 時間

インストラクター主導型

IHDL230

高度な VHDL デザイン手法 (英語)

8 時間

インストラクター主導型

IHDL240

Quartus® II による SystemVerilog のサポート

32 分

オンライン、無料

OJHDL1125

インテル® Quartus® Prime 開発ソフトウェアには、よく使用されるロジックエレメント (レジスター、特定の信号アサインメント、同時信号アサインメント、サブプログラム呼び出しなど) のテンプレートが用意されています。テンプレートは、Verilog、SystemVerilog、VHDL で利用できます。

特定の機能を正しく実装するための最適な記述方法については、これらのテンプレートを参照してください。テンプレート・システムの詳細については、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ハンドブック Volume 1 の「提供されているテンプレートからの HDL コードの挿入 (英語)」を参照してください。

インテル® FPGA は、インテル® FPGA 向けに設計された大規模な Intellectual Property (IP) ポートフォリオをサポートしています。各 IP には、デバイスの実装前にデザインを検証するためのシミュレーション・モデルが含まれています。インテル® Quartus® Prime 開発ソフトウェアで使用可能な IP コアと IP エコシステムの詳細については、次のリンクを参照してください。

IP リソース

リソース 説明

インテル® FPGA IP ポートフォリオ

インテル® FPGA IP ポートフォリオの概要

インテル® FPGA IP コアの概要 (英語)

インテル® Quartus® Prime 開発ソフトウェアの IP カタログとパラメーター・エディターで IP コアを管理する方法

インテル® FPGA IP の検索

インテル® FPGA IP コアの包括的なリスト

プラットフォーム・デザイナー (旧Qsys) は、複雑なコンポーネントで構成されるシステムの迅速な統合を可能にするグラフィカルなシステム統合ツールです。

標準化されたインターコネクト・フレームワーク (Avalon® または AMBA* AXI*) を使用して、サードパーティー製、社内作成、またはまだ定義されていないブラックボックス・モジュールの Intellectual Property を統合できます。インテル® FPGA IP コアはすべて、プラットフォーム・デザイナーのインターフェイス仕様に準拠しています

プラットフォーム・デザイナーは、FPGA デザインの残りの部分へのインスタンス化のための HDL を生成します。

プラットフォーム・デザイナーのドキュメント

リソース

説明

プラットフォーム・デザイナーによるシステムの作成 (英語)

プラットフォーム・デザイナーの基本的な使用方法

プラットフォーム・デザイナー・コンポーネントの作成 (英語)

使用する Intellectual Property (IP) コンポーネントをプラットフォーム・デザイナーで統合する方法

プラットフォーム・デザイナー・インターコネクト (英語)

Avalon® および AMBA* AXI* インターコネクト規格で利用できる Memory-Mapped / ストリーミング・インターフェイスの詳細

プラットフォーム・デザイナー・システムのパフォーマンスの最適化 (英語)

プラットフォーム・デザイナー・システムでのパイプラインの最適化とバス・アービトレーションの処理

コンポーネント・インターフェイス Tcl リファレンス (英語)

プラットフォーム・デザイナー・システムに IP を統合するためのアプリケーション・プログラミング・インターフェイス (API) リファレンス

プラットフォーム・デザイナー・システム・デザイン・コンポーネント (英語)

プラットフォーム・デザイナーで使用できるインターコネクト・コンポーネントの説明

プラットフォーム・デザイナー (旧 Qsys) のトレーニング・コース

コース

所要時間

タイプ

コース番号

プラットフォーム・デザイナー (旧Qsys) を使用したシステムデザインの生成方法

40分

無料、オンライン

OJQSYSCREATE

プラットフォーム・デザイナー (旧Qsys) 基礎編

30分

無料、オンライン

OJQSYS1000

プラットフォーム・デザイナーの概要 (英語)

8 時間

インストラクター主導型

IQSYS101

プラットフォーム・デザイナーによるシステムデザイン (英語)

42 分

無料、オンライン

OQSYSPRO

プラットフォーム・デザイナーを使用した高度なシステムデザイン: コンポーネントとシステム・シミュレーション (英語)

28 分

無料、オンライン

OAQSYSSIM

プラットフォーム・デザイナーを使用した高度なシステムデザイン: システム最適化 (英語)

32 分

無料、オンライン

OAQSYSOPT

プラットフォーム・デザイナーを使用した高度なシステムデザイン: システムコンソールを使用したシステム検証 (英語)

25 分

無料、オンライン

OAQSYSSYSCON

プラットフォーム・デザイナーを使用した高度なシステムデザイン: デザインでの階層の活用 (英語)

22 分

無料、オンライン

OAQSYSHIER

プラットフォーム・デザイナーの高度な手法 (英語)

8 時間

インストラクター主導型

IQSYS102

Avalon® および AXI* インターフェイスを使用したカスタム IP 開発 (英語)

113 分

無料、オンライン

OQSYS3000

プラットフォーム・デザイナーのデザイン例

リソース

説明

プラットフォーム・デザイナー - デザイン例 (英語)

プラットフォーム・デザイナーで実装されたメモリーテスターのダウンロード可能なデザイン例。

AXI* メモリーのデザイン例 (英語)

シンプルな Verilog カスタム・メモリー・コンポーネントの AMBA* AXI*-3 スレーブ・インターフェイス。

BFM シミュレーションの例: FPGA コアの HPS AXI* ブリッジ・インターフェイス (英語)

FPGA AXI* ブリッジ (h2f) のハード・プロセッサー・システム (HPS) インターフェイス。

Avalon® Verification IP Suite ユーザーガイド (英語)(PDF)
デザインファイル (.zip)

Avalon® インターフェイスを使用して IP コアを検証するバス機能モデル (BFM)。

Mentor Graphics* AXI* Verification IP Suite (英語) (PDF)

AMBA* AXI* インターフェイスを使用して IP コアを検証する BFM。

 

ホワイトペーパー

リソース

説明

FPGA 実装の IP 統合アプローチの比較 (英語)

複雑な FPGA デバイスのインターコネクトの課題について説明します。

FPGA システムデザインへのネットワーク・オン・チップ・アーキテクチャーの利点の適用 (英語)

インテル® FPGA システムデザインにおけるネットワーク・オン・チップ (NoC) アーキテクチャーの利点について説明します。

 

インテル® Quartus® Prime 開発ソフトウェアは、サポートされている EDA シミュレーターでの RTL / ゲートレベルのデザイン・シミュレーションをサポートしています。

シミュレーションには次の手順が含まれます。

  • シミュレーターの動作環境のセットアップ
  • シミュレーション・モデル・ライブラリーのコンパイル
  • シミュレーションの実行

インテル® Quartus® Prime 開発ソフトウェアでは、スクリプト化されたシミュレーション・フローを使用して、希望のシミュレーション環境でのシミュレーション処理を自動化できます。

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションでは、選択したシミュレーターの起動を自動化する、NativeLink ツールフローを使用できます。

インテル® Quartus® Prime 開発ソフトウェア・ツール・フローへの HDL シミュレーターの統合については、インテル® Quartus® Prime 開発ソフトウェア・ハンドブックの次のセクションを参照してください。

プラットフォーム・デザイナーを使用して IP コアとシステムをコンフィグレーションすると、サポートされている EDA シミュレーターのシミュレーション環境セットアップ・スクリプトが生成されます。

複数のプラットフォーム・デザイナー・システムを作成する場合は、プラットフォーム・デザイナーで [Generate Simulator Setup Script for IP] を実行して、システムの結合されたスクリプトを作成する必要があります。

生成された IP コア・シミュレーション・スクリプトを、デザイン全体のシミュレーションを制御するトップレベルのシミュレーション・スクリプトに組み込むことができます。ip-setup-simulation を実行したら、次の情報を使用してテンプレート・セクションをコピーし、それらのセクションを変更して新しいトップレベル・スクリプト・ファイルで使用します。

シミュレーションの設定に関するガイダンスについては、次のビデオもご覧ください。

シミュレーションのリソース

リソース

タイプ

説明

インテル® FPGA デザインのシミュレーション (インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション) (英語)

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ハンドブック

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの主要ドキュメント

インテル® FPGA デザインのシミュレーション (インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション) (英語)

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・ハンドブック

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションの主要ドキュメント

ModelSim* - インテル® FPGA エディション・シミュレーション・ツールによるテストベンチの生成 (英語)

デモビデオ

 

Nios® II プロセッサー・デザインのシミュレーション (英語)

デモビデオ

 

アクティブ・シリアル・メモリー・インターフェイス・ブロックをシミュレートする方法 (英語)

デモビデオ

 
インテル® Arria® 10、インテル® Quartus® Prime® 16.1、ModelSim* を使用した PHYLite デザイン・シミュレーション・サンプルの生成 (英語)

 

デモビデオ

 

Cyclone® V の 8b10b IP バイトオーダーをシミュレートする方法 (英語)

デモビデオ

 

ベンダー・メモリー・モデルを使用したインテル® Arria® 10 RLDRAM3 のシミュレーション (英語)

デモビデオ

 

Ping Pong PHY DDR3 シミュレーション (英語)

デモビデオ

 

SoC HPS DDR3 コアのシミュレーション (英語)

デモビデオ

 
プラットフォーム・デザイナー (旧Qsys)  を使用した高度なシステムデザイン: コンポーネントとシステム・シミュレーション (英語)

 

オンライン、無料トレーニング

28 分のオンラインコース (OAQSYSSIM)

サードパーティー製 EDA シミュレーターによるデザインのシミュレーション (英語) (従来のコース)

オンライン、無料トレーニング

35 分のオンラインコース (ODSW1122)

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションでは、次の EDA シミュレーターをサポートしています。

  • Aldec Active-HDL
  • Aldec Riviera-PRO
  • Cadence Incisive Enterprise
  • Mentor Graphics* ModelSim*-Intel FPGA (bundled with the Intel® Quartus® Prime software)
  • Mentor Graphics* ModelSim* - PE
  • Mentor Graphics* ModelSim* - SE
  • Mentor Graphics* QuestaSim
  • Synopsys* VCS and VCS MX

インテル® Quartus® Prime 開発ソフトウェア・ツール・フローへの HDL シミュレーターの統合については、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ハンドブック Volume 3 の「インテル® FPGA デザインのシミュレーション (英語)」を参照してください。

インテル® Quartus® Prime 開発ソフトウェアのデザインフローの論理合成ステージでは、レジスター転送レベル (RTL) コードを取得し、下位プリミティブのネットリスト (合成後ネットリスト) を作成します。合成後ネットリストは、デザインを配置配線するフィッターへの入力として使用されます。

インテル® Quartus® Prime/Quartus® II 開発ソフトウェアには、高度な統合合成機能と、他のサードパーティー製合成ツールとのインターフェイスが含まれています。また、デザインの構造を解析し、ソフトウェアによってデザインがどのように解釈されたのかを確認するための回路図ネットリスト・ビューアーも用意されています。

RTL エラボレーション後とテクノロジー・マッピング後に、インテル® Quartus® Prime® および Quartus® IIのネットリスト・ビューアーで合成結果を表示できます。

合成のドキュメント

タイトル

説明

インテル® Quartus® Prime 統合合成 (英語)

インテル® Quartus® Prime 開発ソフトウェアの統合合成ツールでは、VHDL、Verilog、SystemVerilog、および従来のアルテラ固有のデザインエントリー言語の合成をサポートしています。

Synplify のサポート (英語)

インテル® Quartus® Prime 開発ソフトウェア・ツール・フローでは、Synplicity Synplify/Synplify Pro 論理合成ツールもサポートしています。

Mentor Graphics* Precision RTL のサポート (英語)

インテル® Quartus® Prime 開発ソフトウェア・ツール・フローでは、Mentor Graphics* Precision RTL Synthesizer もサポートしています。

 

合成のトレーニングとデモ

タイトル

概要

Quartus® II 開発ソフトウェアの使用: 概要 (英語)
(ODSW1100)

Quartus® II 開発ソフトウェアの基本的なデザイン環境を理解します。基本的な FPGA デザインフローと、そのフローの中で Quartus® II 開発ソフトウェアを使用する方法について学びます。

これは 1.5 時間のオンラインコースです。

Quartus® II 開発ソフトウェア・デザイン・シリーズ: 基礎 (英語)
(ODSW1110)

初期デザインからデバイス・プログラミングまで、Quartus® II 開発ソフトウェアを使用した FPGA または CPLD デザインの開発について学びます。

これは 3.5 時間のオンラインコースです。

Quartus® II 開発ソフトウェア・デザイン・シリーズ: 基礎 (英語)
(IDSW110)

新規プロジェクトの作成、デザインファイルの入力、コンパイル、デバイスのコンフィグレーションを行って、インシステムでデザインの動作を確認します。タイミング制約を入力し、タイミング・アナライザーを使用してデザインを解析します。合成とシミュレーションに使用する一般的な EDA ツールとのインターフェイスとして、ソフトウェアがどのように機能するかを確認します。

これは 8 時間のインストラクター主導型コースです。

インテルの高位合成 (HLS) ツールは、C++ で記述されたデザイン記述を取り込み、インテル® FPGA に最適化された RTL コードを生成します。

ドキュメント、サンプル例、トレーニング・コースなど、インテル® HLS コンパイラーの詳細については、HLS のサポートページを参照してください。

HLS ドキュメント

ドキュメント

説明

HLS スタートガイド

高位合成コンパイラー環境を初期化する方法を説明します。コンパイラーを効果的に使用する方法を示すデザイン例やチュートリアルも含まれています。

HLS ユーザーガイド

インテル® FPGA 製品の IP コアの合成、検証、シミュレーションの手順を説明します。

HLS リファレンス・マニュアル

コンポーネント・コードで使用できるコマンドオプションやその他のプログラミング要素など、高位合成 (HLS) コンポーネントのデザインフローについて説明します。

HLS ベスト・プラクティス・ガイド

HLS コンパイラーが提供する情報を使用してコンポーネント・デザインを最適化する方法に関するヒントとガイダンスを提供します。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションでは、フィッターは個別に制御可能なステージで処理を実行します。フィッタープロセスの対象となるステージだけを実行し、そのステージの最適化を繰り返すことで、各ステージを個別に最適化できます。

フィッターステージ

フィッターステージ

インクリメンタル最適化

計画

このステージの後、計画後タイミング解析を実行してタイミング制約を検証し、クロスクロック・タイミング・ウィンドウを検証できます。インテル® Arria® 10 FPGA デザインおよびインテル® Cyclone® 10 FPGA デザインの場合、配置と周辺のプロパティーを表示し、クロック・プランニングを行います。

早期配置

このステージの後、チッププランナーにデザインエレメントの初期時点における高位配置を表示できます。この情報はフロア・プランニングの決定の指針となります。インテル® Stratix® 10 FPGA デザインの場合、このステージの実行後に早期クロック・プランニングを行うこともできます。

配置

このステージの後、コンパイルレポートでリソースとロジックの使用率を検証し、チッププランナーでデザインエレメントの配置を確認します。

配線

このステージの後、タイミング・アナライザーで詳細なセットアップ / ホールド・タイミング・クロージャーを実行し、チッププランナーを使用して配線の輻輳を表示します。

リタイミング

このステージの後、フィッターレポートでリタイミングの結果を確認し、さらなるリタイミング最適化を制限する制約を修正します。5

デフォルトでは、フィッターはすべてのステージで実行されます。ただし、次のステージを実行する前またはフルコンパイルを実行する前に、フィッターステージの結果を解析してデザインを評価できます。フィッターステージを使用して、デザインの結果の品質を管理する方法の詳細については、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ハンドブック Volume 1 の「フィッターの実行 (英語)」を参照してください。

レジスターパッキング、レジスターの複製とマージ、全体的なエフォートレベルなど、フィッターのエフォートレベルを指示する複数の設定を指定できます。フィッター設定の詳細については、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ハンドブック Volume 1 の「フィッター設定リファレンス (英語)」を参照してください。

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションでは、レジスターパッキング、レジスターの複製とマージ、全体的なエフォートレベルなど、フィッターのエフォートレベルを指示する複数の設定を指定できます。フィッター設定の一覧については、Compiler Settings のヘルプのページ (英語) を参照してください。

フィッター設定の詳細については、以下を参照してください。

タイミング・アナライザーは、デザインが正しく機能するために満たす必要があるタイミング関係の要素を決定し、到達時間を所要時間と照合してタイミングを検証します。

タイミング解析には、非同期アークと同期アーク、到着時間と所要時間、セットアップとホールドの要件など、多くの基本概念があります。これらは、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・ハンドブック Volume 3 の「タイミング・アナライザーの用語と概念 (英語)」で定義されています。

タイミング・アナライザーはタイミング制約を適用し、ターゲットデバイスへのデザインのフィッターの実装結果からタイミング遅延を測定します。

タイミング・アナライザーは、タイミング制約として表されたタイミング要件の正確な記述に基づいて動作する必要があります。フィッターとタイミング・アナライザーで使用するために、タイミング制約を .sdc ファイルに追加する方法については、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・ハンドブック Volume 3 の「デザインの制約 (英語)」を参照してください。

タイミング・クロージャーは、タイミング制約を改善する反復プロセスです。合成とフィッターのパラメーターを調整し、フィッターシードの変動を管理します。

インテル® Quartus® Prime タイミング・アナライザー

インテル® Quartus® Prime 開発ソフトウェアのタイミング・アナライザーは、ASIC スタイルの強力なタイミング解析ツールです。業界標準の制約、解析、レポート手法により、デザインのすべてのロジックのタイミング性能を検証します。グラフィカル・ユーザー・インターフェイスまたはコマンドライン・インターフェイスからタイミング・アナライザーを操作して、デザインのすべてのタイミングパスを制約、解析し、結果をレポートできます。

タイミング・アナライザーのユーザーガイドについては、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・ハンドブック Volume 3 の「タイミング・アナライザーの実行 (英語)」を参照してください。

タイミング解析を初めて行う場合は、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・ハンドブック Volume 3 の「初めてのユーザー向けの推奨フロー (英語)」を参照してください。このセクションには、基本的な制約を使用した完全なデザインフローが記載されています。

タイミング・アナライザーのトレーニング・コース

タイミング・アナライザーが、タイミング仕様を満たしていないと判断した場合、不一致が解消され、タイミング仕様が満たされるまで、タイミングに関してデザインを最適化する必要があります。

タイミング・クロージャーには、使用可能な手法がいくつかあります。最も効果的な手法はデザインごとに異なります。インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ハンドブック Volume 2 の「タイミング・クロージャーと最適化 (英語)」では、タイミング・クロージャー・プロセスに関する多数の実践的なアドバイスを提供しています。

適切なタイミング・クロージャー手法についてデザインを評価する方法の理解に役立つトレーニング・コースもあります。

インテル® Quartus® Prime/Quartus® II 開発ソフトウェアは、面積とタイミングについてデザインを最適化する際に役立つさまざまな機能を備えています。このセクションでは、デザイン最適化の手法やツールに関するリソースを提供します。

インテル® Quartus® Prime/Quartus® II 開発ソフトウェアは、標準のコンパイルプロセスよりもデザインをさらに最適化する、物理合成ネットリスト最適化を提供します。物理合成により、使用する合成ツールに関係なく、デザインの性能を向上させることができます。

最適化サポート・ドキュメント

タイトル

説明

面積とタイミングの最適化 (英語)

ハンドブックのこの章では、インテル® デバイスのデザイン時に、リソース使用率の削減、コンパイル時間の短縮、タイミング性能の向上を実現する方法を説明します。

デザイン・フロアプランの解析と最適化 (英語)

ハンドブックのこの章では、チッププランナーを使用して、デザインのフロアプランを解析および最適化する方法を説明します。また、LogicLock 領域を使用して配置を制御する方法も説明します。

チッププランナーを使用した設計変更管理 (英語)

ハンドブックのこの章では、チッププランナーを使用して、サポートされているデバイスの設計変更指示 (ECO) を実装する方法を説明します。

ネットリスト最適化と物理合成 (英語)

ハンドブックのこの章では、インテル® Quartus® Prime 開発ソフトウェアのネットリスト最適化と物理合成によって、デザインのネットリストを変更し、結果の品質を向上させる方法を説明します。

インクリメンタル・コンパイル・リソース・センター

このリソース・センター・ウェブ・ページでは、インクリメンタル・コンパイルを使用してコンパイル時間を短縮し、最適化中の結果を保持する方法を示します。

デザイン最適化のトレーニング・コース

インテル® Quartus® Prime 開発ソフトウェアには、デザインを視覚的に表示するツールが用意されています。これらのツールを使用すると、論理的または物理的な非効率性の観点からデザインに問題のある領域を診断できます。

  • ネットリスト・ビューアーでは、実装プロセスのいくつかの段階 (合成前、合成後、配置配線後) でデザインの回路図を表示できます。これにより、各段階でデザインの意図を確認できます。
  • デザイン・パーティション・プランナーでは、タイミング情報、相対的な接続密度、パーティションの物理的な配置を示すことで、デザインのパーティション構成を視覚化できます。ほかのビューアーでパーティションを見つけたり、パーティションを変更または削除することもできます。
  • チッププランナーでは、フロアプラン・アサインメントの作成、電力解析の実行、クリティカル・パスと配線の輻輳の視覚化が可能です。デザイン・パーティション・プランナーとチッププランナーを使用することで、より高いレベルでのデザインのパーティション分割とレイアウトが可能になります。
  • デザイン・スペース・エクスプローラー II (DSE) は、個々のデザインで最良の結果をもたらす設定の検索を自動化します。DSE はデザインのデザインスペースを調べ、さまざまな最適化手法を適用し、結果を解析して、デザインの最適な設定を見つけることができるよう支援します。

これらのツールを使用すると、デバイスの実装の最適化に役立ちます。

インテル® Quartus® Prime 開発ソフトウェアのネットリスト・ビューアーでは、各種ステージごとのデザインを分かりやすく表示できます。他のデザインビューとのクロス・プロービングが可能です。チッププランナー・ウィンドウやデザイン・ファイル・ビューアー・ウィンドウで項目を選択して強調表示できます。

  • RTL ビューアーには、階層と主要ロジックブロックのエラボレーション後に、合成ツールによって推論されたロジックと接続が表示されます。RTL ビューアーを使用して、シミュレーションや他の検証プロセスの前にデザインを視覚的に確認できます。
  • テクノロジー・マップ・ビューアー (マッピング後) は、合成後、配置配線前にネットリストのノードを見つけるのに役立ちます。
  • テクノロジー・マップ・ビューアー (フィッティング後) には、配置配線後のネットリストが表示されます。物理的な最適化中に制約を満たすために、フィッターが最適化を行うことがあるため、これはマッピング後ネットリストとは異なる場合があります。

RTL ビューアーには、階層と主要機能ブロックのエラボレーション後に合成ツールによって推論されたロジックが表示されます。

テクノロジー・マップ・ビューアーには、合成後 (「マップ後ビュー」) または配置配線後 (「フィット後ビュー」) のロジックが表示されます。

ネットリスト・ビューアーと有限ステート・マシン・ビューアー

次のビデオで、Quartus® ソフトウェアのネットリスト・ビューアーと有限ステート・マシン・ビューアーのデモをご覧ください。

インテル® Quartus® Prime ネットリスト・ビューアー: デザインの解析およびデバッグに役立つ画期的なツール (パート 1) 

インテル® Quartus® Prime の RTL ビューアーとステート・マシン・ビューアーでは、デバッグ、最適化、制約のエントリーのプロセス中に、初期合成結果と完全にマップされた合成結果を分かりやすく表示できます。

インテル® Quartus® Prime ネットリスト・ビューア―:デザインの解析およびデバッグに役立つ画期的なツール (パート 2) 

インテル® Quartus® Prime の RTL ビューアーとステート・マシン・ビューアーでは、デバッグ、最適化、制約のエントリーのプロセス中に、初期合成結果と完全にマップされた合成結果を分かりやすく表示できます。

ネットリスト・ビューアーのリソース

リソース

説明

デザイン・ネットリストの最適化 (英語)

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・ハンドブックのこの章では、ネットリスト・ビューアーの使用方法を説明します。

 

デザイン・フロアプランの解析は、複雑なデザインでのタイミングの収束やパフォーマンスの最適化に役立ちます。インテル® Quartus® Prime 開発ソフトウェアのチッププランナーを使用することで、デザインの迅速なタイミング・クロージャーが可能になります。チッププランナーとロジックロック・リージョンは、デザインの階層的なコンパイルとフロア・プランニングに使用することができます。さらに、パーティションを使用して、配置と配線の結果を個々のコンパイルの実行から維持することもできます。

チッププランナーでは、デザインの解析だけでなく、デザイン・フロアプランの作成と最適化を行うこともできます。I/O の割り当てには、ピンプランナーを使用します。

チッププランナーのリソース

リソース タイプ 説明

デザイン・フロアプランの解析と最適化 (英語)

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ハンドブックの章

デザイン・フロアプランとチッププランナーに関する基礎的なドキュメント

チッププランナー操作説明ビデオ: パート 1 (全 2 回) (英語)

E2E ビデオ

チッププランナーのチュートリアル: クロス・リファレンス・タイミング・パス、ファンイン、ファンアウト、配線遅延、クロック領域

チッププランナー操作説明ビデオ: パート 2 (全 2 回) (英語)

E2E ビデオ

チッププランナーのチュートリアル: 配線使用率、デザイン要素の検索、ロジックロック・リージョン

インテル® Quartus® Prime 開発ソフトウェアのチッププランナーとリソース・プロパティー・エディターを使用して ECO を行う方法: パート 1 (全 3 回) (英語)

E2E ビデオ

チッププランナーを使用して、最終段階での小さな ECO (設計変更) を行う方法

インテル® Quartus® Prime 開発ソフトウェアのチッププランナーとリソース・プロパティー・エディターを使用して ECO を行う方法: パート 2 (全 3 回) (英語)

E2E ビデオ

チッププランナーを使用して、最終段階での小さな ECO を行う方法

インテル® Quartus® Prime 開発ソフトウェアのチッププランナーとリソース・プロパティー・エディターを使用して ECO を行う方法: パート 3 (全 3 回) (英語)

E2E ビデオ

チッププランナーを使用して、最終段階での小さな ECO を行う方法

タイミング・アナライザーとチッププランナーを使用して、トランシーバー・チャネルから I/O ピンへの CDR リカバリークロックのローカル配線をトレースする方法 (英語)

E2E ビデオ

チッププランナーとタイミング・アナライザーの使用例

デザイン・スペース・エクスプローラー II (DSE II) では、デザインのコンパイルについて数多くのパラメーターを調査できます。

DSE を使用してパラメーターの異なる複数のコンパイルを管理することにより、タイミング・クロージャーを実現できる最適なパラメーターの組み合わせを見つけることができます

デザイン・スペース・エクスプローラー II のリソース

リソース 説明

デザイン・スペース・エクスプローラー II による最適化 (英語)

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ハンドブック

デザイン・スペース・エクスプローラー (DSE) のデザイン例 (英語)

デザインスペース調査の例

デザイン・スペース・エクスプローラーの使用 (ODSE) (英語)

無料オンライン・トレーニング、21 分

FPGA の性能の向上、サイズの増大、複雑化に伴って、FPGA デザインサイクルにおける検証プロセスは不可欠になってきました。検証プロセスの複雑さを緩和するために、インテルはオンチップ・デバッグ・ツールのポートフォリオを提供しています。オンチップ・デバッグ・ツールにより、ベンチ・ロジック・アナライザーやプロトコル・アナライザーなどの外部機器を使用しなくても、デザインの内部ノードのリアルタイム・キャプチャーや、デザインの素早い検証が可能になります。これにより、ボードレベルの信号プロービングに必要なピンの数の削減ができるようになります。デバッグ・ポートフォリオのすべてのツールのガイドについては、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ハンドブック Volume 3 のシステム・デバッグ・ツールに関するセクションを参照してください。

外部メモリー・インターフェイス・ツールキットにより、外部メモリーのデバッグが容易になります。詳細については、外部メモリー・インターフェイス・サポートセンターを参照してください。

トランシーバー・ツールキットは、トランシーバーの信号品質と性能を検証するさまざまな機能を提供します。このツールキットの詳細については、トランシーバー・ツールキット製品ページを参照してください。

オンチップデバッグのトレーニング・コース

コース

所要時間

タイプ

コース番号

シグナルタップ・ロジック・アナライザー: 概要とスタートガイド (英語)

35 分

オンライン、無料

ODSW1164

シグナルタップ・ロジック・アナライザー: 基本的なトリガー条件とコンフィグレーション (英語)

28 分

オンライン、無料

ODSW1171

シグナルタップ・ロジック・アナライザー: トリガーオプション、コンパイル、およびデバイス・プログラミング (英語)

28 分

オンライン、無料

ODSW1172

シグナルタップ・ロジック・アナライザー: データ収集と追加機能 (英語)

30 分

オンライン、無料

ODSW1173

Quartus® ソフトウェア・デバッグ・ツール (英語)

8 時間

インストラクター主導型

IDSW135

仮想 JTAG メガファンクションを使用したデバッグおよび FPGA との通信 (英語)

38 分

オンライン、無料

OVJTAG1110

JTAG チェーンのインテグリティーのデバッグ (英語)

32 分

オンライン、無料

ODJTAG1110

インテル® Arria® 10 デバイスでのメモリー・インターフェイス IP のオンチップデバッグ (英語)

32 分

オンライン、無料

OMEM1124

システムコンソール (英語)

29 分

オンライン、無料

OEMB1117

プラットフォーム・デザイナー (旧Qsys) を使用した高度なシステムデザイン: システムコンソールを使用したシステム検証 (英語)

25分

オンライン、無料

OAQSYSSYSCON

オンチップデバッグ - その他のリソース

リソース 説明

仮想 JTAG (altera_virtual_jtag) IP コアのユーザーガイド (PDF)

altera_virtual_jtag インテル® FPGA IP は JTAG ポート経由で通信するため、カスタム・デバッグ・ソリューションを開発できます。

AN 323: SOPC Builder システムでの シグナルタップ・ エンベデッド・ロジック・アナライザーの使用 (英語・PDF)

デザインファイル (.zip)

シグナルタップ を使用して、プラットフォーム・デザイナーによって生成されたシステムモジュール内の信号を監視します。

AN 446: シグナルタップ・ ロジック・アナライザーを使用した Nios® II システムのデバッグ (PDF)

このアプリケーション・ノートでは、シグナルタップ・ロジック・アナライザー内での Nios® II プラグインの使用について説明し、このプラグインの機能、コンフィグレーション・オプション、使用モードを紹介します。

AN 799: 信号プローブとラピッド・リコンパイルを使用したインテル® Arria® 10 デザインの迅速なデバッグ (英語)

デザインへの影響を最小限に抑えて内部信号にアクセスします。

ラピッド・リコンパイルでは、可能であれば以前の合成とフィッターの結果を再利用することができ、未変更のデザインブロックは再処理されません。デザインを少しだけ変更した後に、ラピッド・リコンパイルを実行すると、コンパイルの合計時間を短縮できます。ラピッド・リコンパイルでは、HDL ベースの機能的な ECO 変更をサポートしており、未変更のロジックの性能を維持しながら、コンパイル時間を短縮できます。

ラピッド・リコンパイル - サポートリソース

リソース 説明

ラピッド・リコンパイルの実行 (英語)

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ハンドブック Volume 2 のラピッド・リコンパイルに関するセクション

AN 799: 信号プローブとラピッド・リコンパイルを使用したインテル® Arria® 10 デザインの迅速なデバッグ (英語) (PDF)

小さな変更時のラピッド・リコンパイルによるコンパイル時間の短縮について説明するアプリケーション・ノート

パーシャル・リコンフィグレーション (PR) では、残りの FPGA デザインを引き続き機能させながら、FPGA の一部を動的に再コンフィグレーションできます。

デバイスの領域に複数の役割を作成し、特定の役割以外の領域での動作に影響を与えずに、その領域を再コンフィグレーションできます。

パーシャル・リコンフィグレーションの詳細については、パーシャル・リコンフィグレーションのページを参照してください。

インテル® Quartus® Prime/Quartus® II 開発ソフトウェアには、コマンドラインおよびツールコマンド言語 (Tcl) スクリプト・デザイン・フローの包括的なスクリプティング・サポートが用意されています。ソフトウェアのデザインフローのステージ (合成、フィッティング、タイミング解析など) ごとに異なる実行コマンドには、共通設定を行ったり、共通タスクを実行するためのオプションがあります。Tcl スクリプト・アプリケーション・プログラミング・インターフェイス (API) には、基本機能から高度な機能まで対応するコマンドが含まれています。

コマンドライン・スクリプト

インテル® Quartus® Prime/Quartus® II 開発ソフトウェアのコマンドライン実行コマンドは、バッチファイル、シェルスクリプト、Makefile、その他のスクリプトで使用できます。例えば、次のコマンドを使用して既存のプロジェクトをコンパイルします。

        $ quartus_sh --flow compile

Tcl スクリプト

次のいずれかのタスクに Tcl API を使用します。

  • プロジェクトの作成と管理
  • アサインメントの作成
  • デザインのコンパイル
  • レポートデータの抽出
  • タイミング解析の実行

Quartus® II 開発ソフトウェア Tcl 例ウェブページにある例を使用できます。その他のリソースを以下に示します。

スクリプティングのリソース

リソース 説明

Quartus® II スクリプティング・リファレンス・マニュアル (英語)

Quartus® ソフトウェア・シェル内からの、Quartus® ソフトウェア・コマンドライン実行コマンドと Tcl パッケージおよびコマンドについて説明します。

インテル® Quartus® Prime スタンダード・エディション設定ファイル・リファレンス・マニュアル (英語)

Quartus® ソフトウェア設定ファイル (.qsf) 内のパラメーター設定について説明します。

コマンドライン・スクリプト (英語)

インテル® Quartus® Prime 開発ソフトウェア・ハンドブックの 1 つの章。

Quartus® II Tcl 例

便利な Tcl スクリプトの例を紹介するウェブページ。

コマンドライン・スクリプト (英語) (ODSW1197)

Quartus® II 開発ソフトウェアのコマンドライン・スクリプト機能を紹介するオンライン・トレーニング (30 分)。

Tcl の概要 (英語) (ODSW1180)

Tcl スクリプト構文の概要。

Quartus® II 開発ソフトウェアの Tcl スクリプト (英語) (ODSW1190)

Quartus® II 開発ソフトウェアの Tcl スクリプト機能。

OpenCL および OpenCL ロゴは Apple Inc. の商標であり、Khronos の許可を得て使用しています。

その他のテクノロジー