インテル® FPGA 向け PCI Express* IP – サポートセンター

インテル® FPGA 向け PCI Express* (PCIe*) Intellectual Property (IP) のサポートセンターへようこそ!

ここでは、PCIe* リンクの選択、デザイン、実装に関する情報を提供します。また、システムの起動や PCIe* リンクのデバッグ方法に関するガイドラインもご覧になれます。このページは、PCIe* システムの一連のデザインフローに従ってカテゴリー分けされています。

ぜひご参照ください。

インテル® Stratix® 10、インテル® Arria® 10、インテル® Cyclone® 10 デバイスのサポート情報を提供します。その他のデバイスについては、各種リンクをご参照ください(ドキュメンテーショントレーニング・コースオンラインセミナー&ビデオデザイン例ナレッジベース)。

表 1 および表 2 を参照して、インテル® Stratix® 10 デバイス、インテル® Arria® 10およびインテル® Cyclone® 10 デバイスにおける PCIe* サポートを確認します。3つのデバイスを比較して、ご自分の PCIe* システムの実装に適したデバイスを選択してください。

それ以前のデバイスファミリーについては、インテル® FPGA 概要ページにあるFPGA 製品ファミリーごとのページをご覧ください。

表 1 - デバイスのサポートおよびハード PCIe* IP ブロック数
デバイスファミリー ハード PCIe* IP ブロック数 レーン当たりの PCIe* 速度

Gen1

(2.5 GTps)

Gen2

(5.0 GTps)

Gen3

(8.0 GTps)

インテル® Stratix® 10

デバイス当たり 1~4

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インテル® Arria® 10

デバイス当たり 1~4

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インテル® Cyclone® 10 デバイス当たり 1 check mark check mark  
表 2 - デバイスのコンフィグレーションおよび機能サポート
インターフェイス・タイプ Avalon® Streaming (Avalon®-ST) インターフェイス
Avalon® Memory-Mapped (Avalon®-MM) インターフェイス
CvP / PRoP
Device Family IP Configuration Avalon®-ST Avalon® -ST SR-IOV Avalon®- MM Avalon®-MM DMA

 

インテル® Stratix® 10 エンドポイント Gen3 x16 まで Gen3 x16 まで Gen3 x16 まで Gen3 x16 まで

Gen3 x16 までCvP 初期化、更新、および PRoP

ルートポート Gen3 x16 まで なし Gen3 x16 まで なし

なし

インテル® Arria® 10 エンドポイント Gen3 x8まで あり Gen3 x4 まで Gen1x8, Gen2x4, Gen2x8, Gen3x2, Gen3x4, Gen3x8

Gen3 x8 まで
CvP 初期化および PRoP のみ

ルートポート Gen3 x8まで なし Gen3 x4 まで なし なし
インテル® Cyclone® 10 エンドポイント Gen2 x4まで なし Gen2 x4 まで Gen2 x4 まで

Gen2 x4 まで
CvP 初期化および PRoP のみ

ルートポート Gen2 x4まで なし Gen2 x4 まで なし なし
  • CvP - Configuration via Protocol (プロトコルを介したコンフィグレーション)
  • PRoP – Partial Reconfiguration over PCI Express* (PCI Express* を介したパーシャル・リコンフィグレーション)
  • SR-IOV – Single Root I/O Virtualization (シングルルート I/O 仮想化)
  • DMA – Direct Memory Access (ダイレクト・メモリー・アクセス)
  • インテル® Arria® 10 デバイスおよびインテル® Stratix® 10 デバイスの PCIe* ハード IP

PCIe* IP ソリューションには、業界のテクノロジーをリードするインテルの PCIe* ハード・プロトコル・スタック (トランザクション層およびデータリンク層が含まれる) とハード化された物理層 (フィジカル・メディア・アタッチメント (PMA) およびフィジカル・コーディング・サブレイヤー (PCS) が含まれる) が使用されています。また、インテルの PCIe* IP には、ダイレクト・メモリー・アクセス (DMA) エンジンおよびシングルルート I/O 仮想化 (SR-IOV) など、オプションのソフト・ロジック・ブロックも用意されています。詳細については、下記のユーザーガイドを参照してください。

インテル® Stratix® 10 デバイス

インテル® Arria® 10 および インテル® Cyclone® 10 デバイス

インテルの・トランシーバー・ネイティブ PHY IP コアを使用した PHY Interface for PCI Express* (PIPE)

トランシーバー・ネイティブ PHY IP コアを使用して PCIe* の物理層のみを実装し、ソフトロジックとして FPGA ファブリックに実装された残りのプロトコル層と統合することも可能です。このソフトロジックには、ご自分のデザインまたはサードパーティー製の IP を使用できます。

トランシーバー・ネイティブ PHY IP コアの詳細については、以下のユーザーガイドの PIPE の章を参照してください。

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone® 10 デバイス

 

該当する IP コア・ユーザーガイドの Getting Started (スタートガイド) や Physical Layout of Hard IP (ハード IP の物理的なレイアウト) の項を参照してください。また、詳細情報については、以下の資料も参照いただけます。

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone® 10 デバイス

インテル® Arria® 10 デバイス

タイトル 概要
インテル® Arria® 10 デバイスの Configuration via Protocol (CvP) (英語) PCIe* プロトコルを使用してインテル® Arria® 10 デバイスをコンフィグレーションする方法を解説します。

インテル® Arria® 10 FPGA デバイスでの PCIe* Avalon Memory Master DMA リファレンス・デザインの実行 (Part 1)

このビデオ (Part 1) では、Linux* および Windows* OS 上で、インテル® Arria® 10 デバイスの PCIe* Avalon® Memory Mapped (Avalon®-MM) DMA リファレンス・デザイン・ハードウェアをセットアップする方法を紹介します。
インテル® Arria® 10 FPGA デバイスでの PCIe* Avalon Memory Master DMA リファレンス・デザインの実行 (Part 2) (英語) このビデオ (Part 2) では、Linux* および Windows* OS 上で、インテル® Arria® 10 デバイスの PCIe* Avalon®-MM Master DMA リファレンス・デザイン・ハードウェアをセットアップする方法を解説します。

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