外部メモリー・インターフェイス (EMIF) サポートページへようこそ！ここでは、インテル® Agilex®、インテル® Stratix® 10、インテル® Arria® 10、インテル® Cyclone® 10 デバイスについて外部メモリー・インターフェイスの計画、デザイン、実装に関する情報を提供します。また、デバッグ、トレーニング、リソースに関する資料もご覧になれます。
このページは、一連のデザインプロセスに沿って構成されています。
その他の FPGA デバイスについては、ドキュメント・アーカイブ、トレーニング・コース、オンラインセミナー & ビデオ、デザイン例 、ナレッジベースから検索してください。
インテル® Stratix® 10、インテル® Arria® 10、インテル® Cylcone® 10 EMIF IP ユーザーガイド (旧 EMIF ハンドブック Volume 1～3) (英語)
インテル® Stratix® 10、インテル® Arria® 10、インテル® Cylcone® 10 EMIF IP デザイン例ユーザーガイド (英語)
インテル® Stratix® 10 MX HBM2 IP ユーザーガイド (英語)
EMIF デバイスセレクター が 3D スタック高帯域幅メモリー (HBM2) 搭載のインテル® Stratix® 10 MX デバイスに対応
メモリー要件に基づいてインテル® FPGA デバイスを選択する際に役立つ 2 つのツールが用意されています。
| EMIF デバイスセレクター | EMIF スペック・エスティメーター | |
|---|---|---|
| 機能 |
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| デバイスサポート |
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| リソース |
利用可能な各種メモリー Intellectual Property (IP) の詳細については、次のオンライン・トレーニング・カリキュラムを参照してください。
| トレーニング・コース | 説明 |
|---|---|
このコースでは、利用可能な各種外部メモリー・インターフェイス・オプションと、インテル® Stratix® 10 / インテル® Arria® 10 FPGA のアーキテクチャー上の機能やハード・メモリー・コントローラー機能について説明します。 |
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このコースでは、高帯域幅メモリーをインテル® Stratix® 10 MX FPGA デバイスに統合するメリット、ハード化された HBM コントローラーの機能とオプション、HBM2 IP の生成方法について説明します。 |
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このコースでは、ハード化された HBM コントローラーの機能とオプション、およびコントローラーとユーザーロジックの間の Arm* AMBA* 4 AXI インターフェイスについて説明します。 |
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| SoC Hardware Overview (SoC ハードウェアの概要) | このコースでは、ハード・プロセッサー・サブシステム (HPS) SDRAM の機能と AMBA* AXI ブリッジ・アーキテクチャーについて説明します。 |
| このコースでは、ハイブリッド・メモリー・キューブ (HMC) の機能とそのアーキテクチャーについて説明します。 |
外部メモリー・インターフェイス (EMIF) Intellectual Property (IP) についての詳細は、以下のEMIF ユーザーガイド を参照してください。
EMIF IP のパラメーター化の詳細については、外部メモリー・インターフェイス IP ユーザーガイドの次のプロトコル使用についてのセクションを参照してください。
注: ビデオはインテル® Stratix® 10 デバイスにも適用できます。
複数の EMIF IP コアを 1 つのプラットフォーム・デザイナー (旧 Qsys) システムに統合する手順については、次のガイドとビデオを参照してください。
注: デザインガイドは、インテル® Stratix® 10 デバイスにも適用できます。
さまざまなメモリー IP の作成方法については、次のオンライン・トレーニング・カリキュラムを参照してください。
| トレーニング・コース | 説明 |
|---|---|
Implementing High Bandwidth Memory (HBM2) Interfaces in Intel® Stratix® 10 MX Devices |
This course covers how to generate and implement a FPGA design that can access HBM2 |
Implementing the Hybrid Memory Cube Controller IP in Intel® Arria® 10 Devices |
This course covers how to generate and implement a FPGA design that can access the Hybrid Memory Cube device |
EMIF IP のシミュレーションの詳細については、外部メモリー・インターフェイス・ハンドブックの次のセクションを参照してください。
EMIF シミュレーションのデザイン例を生成する方法、および ModelSim*-Intel® FPGA シミュレーション・ソフトウェアを使用してシミュレーションを実行する方法については、外部メモリー・インターフェイス IP デザイン・ユーザーガイドの次のセクションを参照してください。
EMIF デザインの検証方法については、次のオンライン・トレーニング・カリキュラムを参照してください。
| トレーニング・コース | 説明 |
|---|---|
Verifying Memory Interfaces IP in Arria® 10 Devices (インテル® Arria® 10 デバイスでのメモリー・インターフェイス IP の検証) |
このコースでは、EMIF デザインの機能をシミュレーションにより検証する方法とタイミング解析を実行する方法について説明します。 |
EMIF ピンの詳細については、外部メモリー・インターフェイス IP ユーザーガイドの次のプロトコル仕様のセクションを参照してください。
簡素化された I/O 配置については、インテル® Arria® 10 / インテル® Stratix® 10 FPGA 向けインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションで利用可能な使いやすいドラッグ・アンド・ドロップ・ツールのインターフェイス・プランナーを参照してください。インターフェイス・プランナーの使用方法と利点については、次のビデオを参照してください。
インターフェイス・プランナーでリソース・ロケーション・アサインメントを行う方法については、次のオンライン・トレーニング・カリキュラムを参照してください。
| トレーニング・コース | 説明 |
|---|---|
Fast & Easy I/O System Design with Interface Planner (インターフェイス・プランナーを使用した迅速かつ簡単な I/O システムデザイン) |
このコースでは、インターフェイス・プランナーを使用してデザイン・リソース・フロアプランを実装する方法について説明します。 |
Ping Pong PHY では、2 つのメモリー・インターフェイスがアドレスバスとコマンドバスを共有できます。これは、DDR3/DDR4 プロトコルと、Stratix® V、インテル® Arria® 10、インテル® Stratix® 10 の各 FPGA でサポートされています。Ping Pong PHY の概念、利点、シミュレーション結果の解析については、次のビデオを参照してください。
HPS の EMIF IP を生成するにはどうすればよいですか？
ハード・プロセッサー・サブシステム (HPS) の EMIF の制限事項、IP 生成、ピン制約に関するクイック・リファレンス・ガイドについては、次のガイドラインを参照してください。
PHYLite に関する情報はどこにありますか？
PHYLite IP では、インテル® Arria® 10 FPGA およびインテル® Stratix® 10 FPGA のカスタム・メモリー・インターフェイスの PHY ブロックを構築できます。PHYLite IP の詳細については、次のユーザーガイドを参照してください。
さまざまな DQ/DQS グループサイズに基づいて PHYLite のピンアウトを適切に割り当てる方法の詳細については、次のビデオを参照してください。
注: ビデオはインテル® Stratix® 10 デバイスにも適用できます。
PHYLite IP は、インテル® Arria® 10 / インテル® Stratix® 10 FPGA の入力 / 出力バッファーのさまざまな I/O 規格と終端値をサポートします。On-Chip-Termination (OCT) ブロックを作成する方法と、PHYLite IP の終端 I/O バッファーに OCT ブロックを関連付ける方法については、次のビデオを参照してください。
書き込み / 読み取りの符号間干渉 (ISI) とクロストークの測定、コマンド、アドレス、制御、データの各ピンの配置、および I/O バンクの配置制限については、次のガイドラインを参照してください。
注: インテル® Arria® 10 デバイスのチャネル・ガイドラインは、インテル® Stratix® 10 デバイスにも適用できます。
ボードスキューとチャネル損失の計算に役立つ 2 種類のツールが用意されています。
| ボード・スキュー・パラメーター・ツール | チャネル損失計算ツール | |
|---|---|---|
| 機能 |
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| サポート |
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| リソース |
EMIF タイミング・クロージャ―の詳細については、外部メモリー・インターフェイス IP ユーザーガイドの次のセクションを参照してください。
EMIF IP のデバッグ方法については、外部メモリー・インターフェイス IP ユーザーガイドの次のセクションを参照してください。
デバッグに使用できる主要ツールは、外部メモリー・インターフェイス・デバイス・ツールキットです。
| EMIF デバッグ・ツールキット | |
|---|---|
| 機能 |
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| サポート |
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| アクセシビリティ― |
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EMIF デバッグ・ツールキットを使用するにはどうすればよいですか？
複数のメモリー・インターフェイスをデイジーチェーン接続して、EMIF デバッグ・ツールキットとの互換性を確保するための手順については、次のユーザーガイドを参照してください。
EMIF デバッグ・ツールキットで利用可能な読み取り / 書き込み 2D アイ・ダイアグラム機能により、データピンごとに読み取り / 書き込みアイ・ダイアグラムが生成されます。EMIF IP 生成プロセス中の重要な電圧リファレンス・パラメーターと、2D アイ・ダイアグラム機能の使用方法については、次のビデオを参照してください。
Traffic Generator 2.0 では、カスタマイズ可能なトラフィック・パターンとテストパターンを使用して、外部メモリー・インターフェイスをテストおよびデバッグできます。Traffic Generator 2.0 機能の使用方法の詳細については、次のガイドとビデオを参照してください。
ドライバーマージン設定機能を使用すると、ユーザー・モード・トラフィック中に、ピンごとの読み取り / 書き込みマージン設定データをキャプチャーできます。ドライバーマージン設定とキャリブレーション・マージン設定の違い、およびドライバーマージン設定機能の使用方法については、次のビデオを参照してください。
EMIF デザインのデバッグ方法については、次のオンライン・トレーニング・カリキュラムを参照してください。
| トレーニング・コース | 説明 |
|---|---|
このコースでは、EMIF ツールキットまたはオンチップ・デバッグ・ツールキットを使用してデバッグを実行する方法、Traffic Generator 2.0 の使用方法、およびこれらのデバッグツールとの互換性を確保するために複数のメモリー・インターフェイス・デザインを構成する方法について説明します。 |
コントローラーの性能および効率についての詳細は、外部メモリー・インターフェイス IP ユーザーガイドの次のセクションを参照してください。
EMIF IP のサポートされる機能については、次のリリースノートを参照してください。
EMIF IP に関する現在の既知の問題については、ナレッジ・データベースを参照してください。
EMIF（外部メモリー・インターフェイス）IP（Intellectual Property）についての詳細は、外部メモリー・インターフェイス IP ユーザーガイドを参照してください。
外部メモリー・インターフェイスのトレーニング・コースについては、次のトレーニング・カタログを参照してください。