外部メモリー・インターフェイス IP サポートセンター
外部メモリー・インターフェイス (EMIF) サポートページは、インテル® FPGA 向けの全体にわたるデザインプロセスを提供します。
概要
外部メモリー・インターフェイス (EMIF) サポートページでは、インテル® Agilex™ 7、インテル® Stratix® 10、インテル® Arria® 10、およびインテル® Cyclone® 10 FPGA の外部メモリー・インターフェイスの計画、デザイン、実装、検証に関する情報を確認できます。また、デバッグ、トレーニング、その他のリソースに関する資料もご覧になれます。
このページは、一連のデザインプロセスに沿って構成されています。
その他のFPGAsに関するサポートリソースは、次のリンクから検索してください。 FPGA ドキュメント、トレーニング・ コース、 ビデオ、 デザイン例、 ナレッジベース。
1.デバイスの選択
デバイスはどのように選択すればよいですか?
メモリー要件に基づいてインテル® FPGA を選択する際に役立つ 2 つのツールが用意されています。
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EMIF デバイスセレクター |
EMIF スペック・エスティメーター |
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機能 |
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デバイスサポート |
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リソース |
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EMIF ツール |
Intel Agilex® 7、インテル® Stratix® 10、またはインテル®® Arria 10 デバイス向け EMIF デバイスセレクターをダウンロード |
外部メモリー Intellectual Property (IP) を選択する方法は?
利用可能な各種メモリー Intellectual Property (IP) の詳細については、次のオンライン・トレーニング・カリキュラムを参照してください。
トレーニング・コース |
詳細 |
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このコースでは、利用可能な各種外部メモリー・インターフェイス・オプションと、インテル® Stratix® 10 / インテル® Arria® 10 FPGA のアーキテクチャー上の機能やハード・メモリー・コントローラー機能について説明します。 |
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インテル® Stratix® 10 MX デバイスの高帯域幅メモリー (HBM2) インターフェイス: 概要、アーキテクチャー |
このコースでは、高帯域幅メモリーをインテル® Stratix® 10 MX FPGA デバイスに統合するメリット、ハード化された HBM コントローラーの機能とオプション、HBM2 IP の生成方法について説明します。 |
このコースでは、ハード化された HBM コントローラーの機能とオプション、およびコントローラーとユーザーロジックの間の Arm* AMBA 4 AXI インターフェイスについて説明します。 |
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このコースでは、ハード・プロセッサー・サブシステム (HPS) SDRAM の機能と AMBA AXI ブリッジ・アーキテクチャーについて説明します。 |
2.ユーザーガイドとドキュメント
Intel Agilex® 7 デバイス | インテル® Stratix® 10 デバイス | インテル® Arria® 10 デバイス | インテル®® Cylcone®® 10 デバイス | 追加のユーザーガイド |
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3.EMIF IP の生成
EMIF IP に関する情報はどこにありますか?
外部メモリー・インターフェイス (EMIF) Intellectual Property (IP) に関する情報については、以下の外部メモリー・インターフェイス IP ユーザーガイドを参照してください。
- 「ユーザーガイド」のセクションを参照してください
EMIF IP を生成するにはどうすればよいですか?
外部メモリー・インターフェイス (EMIF) Intellectual Property (IP) パラメーターに関する詳細は、以下の EMIF IP ユーザーガイド内のプロトコル固有のセクションを参照してください。
トピック |
Intel Agilex® 7 |
インテル® Stratix® 10 |
インテル® Arria® 10 FPGA |
インテル® Cyclone® 10 |
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EMIF IP パラメーターの説明 |
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注: EMIF IP の生成方法の詳細については、以下の「ユーザーガイド」および「トレーニング・コースとビデオ」セクションを参照してください。 |
機能シミュレーションを実行するにはどうすればよいですか?
外部メモリー・インターフェイス (EMIF) Intellectual Property (IP) のシミュレーションに関する詳細については、EMIF IP ユーザーガイド内の以下のセクションを参照してください。
インテル® Agilex™ 7 FPGA EMIF IP - シミュレーション・メモリー IP - インテル® Stratix® 10 シミュレーション・メモリー IP
- インテル® Stratix® 10 MX シミュレーション HBM2 IP
- インテル® Arria® 10 シミュレーション・メモリー IP
- インテル® Cyclone® 10 シミュレーション・メモリー IP
EMIF シミュレーション・デザイン例の生成方法および、ModelSim* - Intel FPGA シミュレーション・ソフトウェアを使用してシミュレーションを実行する方法については、EMIF IP デザイン例ユーザーガイド内の以下のセクションを参照してください。
- インテル® Agilex™ 7 FPGA - シミュレーション向け EMIF デザイン例の生成
- インテル® Stratix® 10 シミュレーション向け EMIF デザイン例の生成
- インテル® Arria® 10 シミュレーション向け EMIF デザイン例の生成
- インテル® Cyclone® 10 シミュレーション向け EMIF デザイン例の生成
EMIF デザインの検証方法については、「メモリー・インターフェイス IP の検証」コースの「トレーニング・コースとビデオ」のセクションを参照してください。
FPGA リソースとピン配置に関する情報はどこにありますか?
外部メモリー・インターフェイス (EMIF) ピン情報の詳細については、以下の EMIF Intellectual Property (IP) ユーザーガイドのプロトコル固有のセクションを参照してください。
簡素化された I/O 配置については、インテル® Arria® 10 / インテル® Stratix® 10 FPGA 向けインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションで利用可能な使いやすいドラッグ・アンド・ドロップ・ツールのインターフェイス・プランナーを参照してください。インターフェイス・プランナーの使用方法と利点については、次のビデオを参照してください。
- 外部メモリー・インターフェイス・デザイン向け BluePrint プラットフォーム・デザイナーの紹介パート 1 (全 2 回)
- 外部メモリー・インターフェイス・デザイン向け BluePrint プラットフォーム・デザイナーの紹介パート 2 (全 2 回)
インターフェイス・プランナーでリソース・ロケーション・アサインメントを行う方法については、次のオンライン・トレーニング・カリキュラムを参照してください。
トレーニング・コース |
詳細 |
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このコースでは、インターフェイス・プランナーを使用してデザイン・リソース・フロアプランを実装する方法について説明します。 |
関連情報
Ping Pong PHY とは何ですか?
- Ping Pong PHY では、2 つのメモリー・インターフェイスがアドレスバスとコマンドバスを共有できます。これは、DDR3 / DDR4 プロトコルと、Stratix® V、インテル® Arria® 10、インテル® Stratix® 10 の各 FPGA でサポートされています。Ping Pong PHY の概念、利点、シミュレーション結果の解析については、次のビデオを参照してください。
PHYLite に関する情報はどこにありますか?
- PHYLite IP では、インテル® Arria® 10 およびインテル® Stratix® 10 FPGA のカスタム・メモリー・インターフェイスの PHY ブロックを構築できます。PHYLite IP の詳細については、次のユーザーガイドを参照してください。
- さまざまな DQ/DQS グループサイズに基づいて PHYLite のピンアウトを適切に割り当てる方法の詳細については、次のビデオを参照してください。
- PHY Lite のグループピン配置に関するビデオ (注: 動画は、インテル® Stratix® 10 デバイスにも適用されます。)
- PHYLite IP は、インテル® Arria® 10 / インテル® Stratix® 10 FPGA の入力 / 出力バッファーのさまざまな I/O 規格と終端値をサポートします。On-Chip-Termination (OCT) ブロックを作成する方法と、PHYLite IP の終端 I/O バッファーに OCT ブロックを関連付ける方法については、次のビデオを参照してください。
4.ボードデザインとシミュレーション
ボードのレイアウトとデザインに関する情報はどこにありますか?
外部メモリー・インターフェイス (EMIF) ボードレイアウトおよびデザイン情報の詳細については、以下の EMIF Intellectual Property (IP) ユーザーガイドのプロトコル固有のセクションを参照してください。
ボード / チャネル・シミュレーションを実行するにはどうすればよいですか?
書き込み / 読み取りの符号間干渉 (ISI) とクロストークの測定、コマンド、アドレス、制御、データの各ピンの配置、および I/O バンクの配置制限については、次のガイドラインを参照してください。
ボードスキューとチャネル損失を計算するにはどうすればよいですか?
ボードスキューとチャネル損失の計算に役立つ 2 種類のツールが用意されています。
トピック |
ボード・スキュー・パラメーター・ツール |
チャネル損失計算ツール |
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機能 |
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サポート |
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ツール |
タイミング・クロージャーに関する情報はどこにありますか?
外部メモリー・インターフェイス (EMIF) タイミング・クロージャーに関する情報については、EMIF Intellectual Property (IP) ユーザーガイド内の次のセクションを参照してください。
5.デバッグ
外部メモリー・インターフェイスのデザインをデバッグするにはどうすればよいですか?
外部メモリー・インターフェイス (EMIF) Intellectual Property (IP) に関する情報については、EMIF IP ユーザーガイド内の次のセクションを参照してください。
デバッグで利用可能な主なツールは EMIF デバッグ・ツールキットです。
トピック |
EMIF デバッグ・ツールキット |
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機能 |
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サポート |
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アクセシビリティー |
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EMIF デバッグ・ツールキットを使用するにはどうすればよいですか?
複数のメモリー・インターフェイスをデイジーチェーン接続して、EMIF デバッグ・ツールキットとの互換性を確保するための手順については、次のユーザーガイドを参照してください。
EMIF デバッグ・ツールキットで利用可能な読み取り/書き込み 2D アイ・ダイアグラム機能により、データピンごとに読み取り/書き込みアイ・ダイアグラムが生成されます。EMIF IP 生成プロセス中の重要な電圧リファレンス・パラメーターと、2D アイ・ダイアグラム機能の使用方法については、次のビデオを参照してください。
Traffic Generator 2.0 では、カスタマイズ可能なトラフィック・パターンとテストパターンを使用して、外部メモリー・インターフェイスをテストおよびデバッグできます。Traffic Generator 2.0 機能の使用方法の詳細については、次のガイドとビデオを参照してください。
- Traffic Generator 2.0 ガイド
- トラフィック・ジェネレーター 2.0 ビデオ (近日公開)
ドライバーマージン設定機能を使用すると、ユーザー・モード・トラフィック中に、ピンごとの読み取り/書き込みマージン設定データをキャプチャーできます。ドライバーマージン設定とキャリブレーション・マージン設定の違い、およびドライバーマージン設定機能の使用方法については、次のビデオを参照してください。
EMIF デザインのデバッグ方法については、次のオンライン・トレーニング・カリキュラムを参照してください。
トレーニング・コース |
詳細 |
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このコースでは、EMIF ツールキットまたはオンチップ・デバッグ・ツールキットを使用してデバッグを実行する方法、トラフィック・ジェネレーター 2.0 の使用方法、およびこれらのデバッグツールとの互換性を確保するために複数のメモリー・インターフェイス・デザインを構成する方法について説明します。 |
コントローラーのパフォーマンスの最適化に関する情報はどこにありますか?
コントローラーのパフォーマンスと効率に関する情報については、外部メモリー・インターフェイス (EMIF) Intellectual Property (IP) ユーザーガイド内の次のセクションを参照してください。
EMIF に関する既知の問題を確認するにはどうすればよいですか?
EMIF IP に関する現在の既知の問題については、ナレッジベースを参照してください。
6.トレーニング・コースおよびクイックビデオ
トレーニング・コース
インテル® Agilex™ 7 デバイス
- Introduction to Memory Interfaces in Intel Agilex® 7 FPGAs F & I Series
- Intel Agilex® 7 FPGAs F & I シリーズにおけるメモリー・インターフェイスの統合
- Intel Agilex® 7 FPGAs F & I シリーズのメモリー・インターフェイスの検証
- Intel Agilex® 7 FPGAs F シリーズおよび I シリーズにおけるメモリー・インターフェイスのオンチップデバッグ
インテル® Arria® 10 およびインテル® Stratix® 10 デバイス
クイックビデオ
- DDR4 Ping-Pong Phy (サポート対象: Stratix® V、インテル® Arria® 10、およびインテル® Stratix® 10 デバイス)
- 外部メモリー・インターフェイス・デザイン向け BluePrint プラットフォーム・デザイナーの紹介 (パート 1、全 2 回)
- 外部メモリー・インターフェイス・デザイン向け BluePrint プラットフォーム・デザイナーの紹介 (パート 2、全 2 回)
- インテル FPGA外部メモリー・インターフェイスのパッケージ・デスキュー
- インテル® Arria® 10 EMIF IP のボードタイミング
- インテル® Arria® 10 外部メモリー・インターフェイスの制約上での実装
- インテル® FPGA 外部メモリー・インターフェイスのボードレイアウト・ガイドラインの自動チェック
- インテル® Arria® 10 開発キット向け RLDRAM3 EMIF デザインの構築方法および EMIF ツールキットを使用したキャリブレーション・ステータスのテスト方法
- インテル® Arria® 10 外部メモリー・インターフェイス・ツールキット
- インテル® Arria® 10 EMIF サンプル・トラフィック・ジェネレーター
- ソフト Nios® プロセッサーを使用したインテル® Arria® 10 外部メモリー・インターフェイスのデバッグ
その他の推奨ユーザーガイド
外部メモリー・インターフェイス (EMIF) Intellectual Property (IP) に関する情報については、以下の EMIF IP ユーザーガイドを参照してください。