コンフィギュレーションの比較

各種コンフィギュレーション手法の比較については、表 1 を参照してください。

表 1. 各種コンフィギュレーション手法の一般的な比較

アクティブまたはパッシブ・コンフィギュレーション手法 コンフィギュレーション手法 シリアルまたはパラレル・コンフィギュレーション 外部メモリおよび/またはコンフィギュレーション・デバイス (1) DATA バス幅(ビット数) 相対コンフィギュレーション時間 (2)
アクティブ AS シリアル シリアル・コンフィギュレーション (EPCS) デバイス (英語版・PDF) 1 中程度

AS

シリアル

シリアル・コンフィギュレーション (EPCQ) デバイス (英語版・PDF)

1,4

中程度

AP パラレル サポートされているコモン・フラッシュ・インタフェース(CFI)対応 パラレル・フラッシュ・メモリ 16 中程度
パッシブ PS シリアル

Altera® MAX® シリーズ CPLD、またはプロセッサとフラッシュ・メモリ

1 低速
シリアル ダウンロード・ケーブル 1 低速
FPP パラレル MAX シリーズ CPLD、またはマイクロプロセッサとフラッシュ・メモリ 8, 16, 32 高速
JTAG シリアル MAX シリーズ CPLD、またはマイクロプロセッサとフラッシュ・メモリ 1 低速
シリアル ダウンロード・ケーブル 1 低速

注:

  1. 同じコンフィギュレーション手法を使用する異なるデバイスが、異なる外部コントローラおよび/またはコンフィギュレーション・デバイスをサポートすることがあります。詳しくは、コンフィギュレーション・ハンドブック のそれぞれのアルテラ・デバイスのコンフィギュレーションの章を参照してください。
  2. コンフィギュレーション時間は、相対的な比較として示されており、一般的なガイドラインとしてのみ役立ちます。コンフィギュレーション時間はコンフィギュレーション手法ごとに異なり、コンフィギュレーション・ファイルのサイズ、コンフィギュレーション・データの幅、ドライビング・クロックの周波数、およびフラッシュ・アクセス時間に依存します。

アクティブおよびパッシブ・コンフィギュレーション手法

一般に、アルテラのコンフィギュレーション手法は、アクティブ・コンフィギュレーション手法またはパッシブ・コンフィギュレーション手法に分類されます。アクティブ・コンフィギュレーション手法では、デバイスがコンフィギュレーション・プロセスを制御し、外部メモリ・デバイスからコンフィギュレーション・データを取得します。アクティブ・コンフィギュレーション手法には、アクティブ・シリアル (AS) とアクティブ・パラレル (AP) があります。メモリ・デバイスは、AS コンフィギュレーションの場合は、シリアル・コンフィギュレーション (EPCQ) デバイス (英語版・PDF)、AP コンフィギュレーションの場合はサポートされているパラレル・フラッシュ・メモリです。

これとは反対に、パッシブ・コンフィギュレーション手法では、コンフィギュレーション・デバイスがコンフィギュレーション・プロセスを制御し、コンフィギュレーション・データを供給します。PC、マイクロプロセッサ、または MAX シリーズ CPLD などの外部インテリジェント・ホストをコンフィギュレーション・デバイスにすることができます。パッシブ・コンフィギュレーション手法には、パッシブ・シリアル (PS)、ファースト・パッシブ・パラレル (FPP)、および JTAG があります。

外部メモリおよび/またはコンフィギュレーション・デバイス

すべてのコンフィギュレーション手法は、外部メモリまたはコンフィギュレーション・デバイスを必要とします。これらの外部デバイスは、特定のコンフィギュレーション手法を使用する際にコンフィギュレーション・データを格納し、アルテラ FPGA をコンフィギュレーションするのに必要です。例えば、外部メモリ・デバイスは、シリアル・コンフィギュレーション (EPCQ) デバイス (英語版・PDF)、またはサポートされているパラレル・フラッシュ・メモリ・デバイスのどちらでもかまいません。コンフィギュレーション・コントローラには、マイクロプロセッサまたは MAX シリーズのいずれかの CPLD を使用できます。外部メモリおよび/またはコンフィギュレーション・デバイスごとに、異なるコンフィギュレーション手法がサポートされることに注意してください。MAX シリーズ CPLD は、JTAG インタフェースを介してコモン・フラッシュ・インタフェース (CFI) 準拠のフラッシュ・メモリ・デバイスをプログラムするためのパラレル・フラッシュ・ローダ IP をサポートし、フラッシュ・メモリ・デバイスからアルテラ FPGA へのコンフィギュレーション (パッシブ・シリアルおよびファースト・パッシブ・パラレル) を制御するためのロジックを備えています。


DATA バスの幅

DATA バスの幅によって、コンフィギュレーション手法での DCLK サイクルあたりの送信ビット数が決まります。一般に、コンフィギュレーション手法は、シリアル・コンフィギュレーション手法またはパラレル・コンフィギュレーション手法にグループ化することもできます。シリアル・コンフィギュレーション手法では、1 DCLK サイクルあたり 1 ビットが送信されます。PS、AS、および JTAG はシリアル・コンフィギュレーション手法です。一方、パラレル・コンフィギュレーション手法では、1 DCLK サイクルあたり 1 ビットよりも多いビット数が送信されます。FPP コンフィギュレーション手法では、1 DCLK サイクルあたり 8、16、および 32 ビットが送信されます。AP コンフィギュレーション手法では、1 DCLK サイクルあたり 16 ビットが送信されます。一般に、1 DCLK サイクルあたりに送信される DATA ビット数が多いほど、コンフィギュレーション時間が短くなります。

相対コンフィギュレーション時間

コンフィギュレーション・サイクルは、リセット、コンフィギュレーション、および初期化の 3 つのステージで構成されます。相対コンフィギュレーション時間は、ここではコンフィギュレーション・ステージにのみ関係しています。デバイスがユーザー・モードに入るのに要する時間は、実際にはこれよりも長くなります。

コンフィギュレーション時間はコンフィギュレーション手法ごとに異なり、コンフィギュレーション・ファイルのサイズ、コンフィギュレーション・データの幅、ドライビング・クロックの周波数、およびフラッシュ・アクセス時間に依存します。同じデバイス・ファミリおよび集積度を対象にした様々なコンフィギュレーション手法の間で、相対コンフィギュレーション時間を推定することができます。

AS コンフィギュレーション時間は、EPCQ から FPGA デバイスにデータを転送するのに要する時間に支配されます。AS インタフェースは、内部オシレータから生成される FPGA の DCLK 出力によって同期動作します。40 MHz オシレータを使用する場合、DCLK の最小周波数は 20 MHz (50 ns) です。例えば、EP3C10 デバイスの最大 AS コンフィギュレーション時間の推定値は、(2.5 M ビットの非圧縮データ) = RBF サイズ x (最大 DCLK 周期/DCLK サイクルあたり 1 ビット) = 2.5 M ビット x (50 ns/1 ビット) = 125 ms です。

一般に、FPP コンフィギュレーション手法のコンフィギュレーション時間が最も短くなります。どの FPP 手法でも、コンフィギュレーション周波数は外部デバイスによって制御されます。AS、PS、および JTAG コンフィギュレーション手法のコンフィギュレーション時間は相対的に遅くなります。ただし、相対コンフィギュレーション時間は推定値にすぎません。実際のコンフィギュレーション時間は、コンフィギュレーション・データの幅、デバイスがクロックされるコンフィギュレーション周波数、コンフィギュレーション・ファイルのサイズ、およびフラッシュ・アクセス時間によって大きく異なります。

CLKUSR 機能のサポート

デバイスによっては、コンフィギュレーション後に 1 個または複数のデバイスの初期化を同期させるユーザー供給クロックを入力するオプション・ピンが CLKUSR ピンしかない場合があります。この機能により、1 個または複数のデバイスが同時にユーザー・モードに入ることができます。このピンは、Quartus® Prime または、Quartus® II 開発ソフトウェアの CLKUSR (Enable user-supplied start-up clock) オプションをオンにするとイネーブルされます。

詳しくは、コンフィギュレーション・ハンドブック のそれぞれのアルテラ・デバイスのコンフィギュレーションの章を参照してください。

スケーラビリティ

アルテラの シリアル・コンフィギュレーション (EPCS) デバイス (英語版・PDF) と (EPCQ) デバイス (英語版・PDF) は、Stratix® シリーズ(Stratix および Stratix GX を除く)、Arria® シリーズ、および Cyclone® シリーズ FPGA 向けのシングル・デバイス・コンフィギュレーション・ソリューションをサポートしています。

適切なコンフィギュレーション・デバイスを選択するには、ターゲットの FPGA または FPGA のチェインに必要な合計コンフィギュレーション・スペースを求める必要があります。FPGA のチェインをコンフィギュレーションする場合は、各 FPGA のコンフィギュレーション・ファイル・サイズを加算して、必要な合計コンフィギュレーション・スペースを算出する必要があります。