デバイス・コンフィグレーション - サポートセンター

インテル® FPGA のコンフィグレーション Intellectual Property (IP) サポートセンターへようこそ!

ここではコンフィグレーション・スキームと機能の選択、デザイン、実装に関する情報を提供します。また、システムの起動方法やコンフィグレーション・リンクのデバッグ方法に関するガイドラインもご覧になれます。このページは、コンフィグレーション・システムの一連のデザインフローに従ってカテゴリー分けされています。

インテル® Agilex™、インテル® Stratix® 10インテル® Arria® 10インテル® Cyclone® 10 デバイスについては、以下のページからサポート情報を入手できます。その他のデバイスについては、ドキュメント・アーカイブトレーニング・コースオンラインセミナー & ビデオデザイン例 ナレッジベースから検索してください。

表1 - コンフィグレーション・スキームと機能の概要

デバイスファミリー コンフィグレーション・スキーム コンフィグレーション機能
スキーム データ幅 (ビット) 最大クロックレート  (1) 最大データレート  (1) デザイン・セキュリティー パーシャル・リコンフィグレーション (4) RSU  SEU CvP
インテル® Agilex™ Avalon®-ST 32 bits 125 MHz 4000 Mbps Parallel Flash Loader II IP core
16 bits 125 MHz 2000 Mbps
8 bits 125 MHz 1000 Mbps
アクティブシリアル(AS)(2) 4 bits 133(3) MHz 532 Mbps  √
SD/MMC 8 bits 50 MHz 400 Mbps N/A 
JTAG 1 bit 30 MHz 30 Mbps N/A N/A 
インテル® Stratix®  10 Avalon®-ST 32 bits 125 MHz 4000 Mbps Parallel Flash Loader II IP core
16 bits 125 MHz 2000 Mbps
8 bits 125 MHz 1000 Mbps
アクティブシリアル(AS)(2) 4 bits 133(3) MHz 532 Mbps  √
SD/MMC 8 bits 50 MHz 400 Mbps N/A 
JTAG 1 bit 30 MHz 30 Mbps N/A N/A 
インテル® Arria®  10 HPS を介したコンフィグレーション 32 bits 100 MHz 3200 Mbps via HPS  N/A 
16 bits 100 MHz 1600 Mbps
ファースト・パッシブ・パラレル(FPP) 32 bits 100 MHz 3200 Mbps Parallel Flash Loader IP core N/A 
16 bits 100 MHz 1600 Mbps
8 bits 100 MHz 800 Mbps
アクティブシリアル(AS)(2) 4 bits 100 MHz 400 Mbps (5)
1 bit 100 MHz 100 Mbps
パッシブシリアル(PS) 1 bit 100 MHz 100 Mbps (5) Parallel Flash Loader IP core N/A 
JTAG 1 bit 33 MHz 33 Mbps   (5) N/A N/A 
インテル® Cyclone®  10 GX ファースト・パッシブ・パラレル(FPP) 32 bits 100 MHz 3200 Mbps Parallel Flash Loader IP core N/A 
16 bits 100 MHz 1600 Mbps
8 bits 100 MHz 800 Mbps
アクティブシリアル(AS)(2) 4 bit 100 MHz 400 Mbps (5)
1 bits 100 MHz 100 Mbps
パッシブシリアル(PS) 1 bit 100 MHz 100 Mbps (5) Parallel Flash Loader  IP core N/A 
JTAG 1 bit 33 MHz 33 Mbps N/A  (5) N/A N/A 
インテル® Cyclone® 10 LP ファースト・パッシブ・パラレル(FPP) 8 bits 66(6)/100(8) MHz 528(6)/800(8) Mbps N/A  N/A  Parallel Flash Loader  IP core N/A 
パッシブシリアル(PS) 1 bit 66(6)/133(7) MHz 66(6)/133(7) Mbps N/A  N/A  Parallel Flash Loader IP core N/A 
アクティブシリアル(AS) 1 bit 40 MHz 40 Mbps N/A  N/A  N/A 
JTAG 1 bit 25 MHz 25 Mbps N/A  N/A  N/A N/A 
  • RSU: Remote System Update (リモート・システム・アップデート)
  • SEU: Single Event Upset (シングル・イベント・アップセット)
  • CvP: Configuration via Protocol (プロトコルを介したコンフィグレーション)
  • PFL: Parallel Flash Loader (パラレル・フラッシュ・ローダー)
  1. 最大クロックレートと最大データレートは暫定です。
  2. EPCQ-L デバイスでサポートされているコンフィグレーションのみ。
  3. 外部コンフィグレーション・クロック・ソースを使用する場合の最大クロックレートは 133 MHz です。内蔵オシレーターをコンフィグレーション・クロック・ソースとして使用する場合、SmartVID の動作中、またはデバイスがユーザーモードの場合は、最大クロックレートが低下します。
  4. デバイスのコンフィグレーションを完全に行った後で、パーシャル・リコンフィグレーションを行うことができます。詳細については、パーシャル・リコンフィグレーション・ユーザーガイドを参照してください。
  5. パーシャル・コンフィグレーションは、内部ホストとしてコンフィグレーションされている場合にのみ実行できます。
  6. 内部ロジックへの供給電圧 VCCINT = 1.0 V
  7. 内部ロジックへの供給電圧 VCCINT = 1.2 V
  8. 内部ロジックへの供給電圧 VCCINT = 1.2 V。インテル® Cyclone® 10 LP 1.2 V コア電圧デバイスは、10CL006、10CL010、10CL016、10CL025、10CL040 のみ 133 MHz DCLK fMAXをサポートします。

SoC デバイスの FPGA 部分は、ハード・プロセッサー・システム (HPS) を利用することでコンフィグレーションできます。

インテル® Agilex™ デバイス

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

 
インテル® Stratix® 10 デバイス
  • インテル® Stratix® 10 デバイス・セキュリティー・ユーザーガイド - ユーザーガイドをご希望の方は、インテル販売代理店にお問い合わせください。
インテル® Arria® 10 デバイス

インテル® Cyclone®10 GX デバイス

関連書類:

 

パーシャル・リコンフィグレーション・サポート・ページ

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone® 10 GX デバイス

インテル® Cyclone® 10 LP デバイス

表 2 - デバイス・コンフィグレーション設定とプログラミング・ファイル生成フロー

1.全般設定
  • インテル® Quartus® Prime 開発ソフトウェアで [Device and Pin Options] ダイアログボックスの [General] ページを開きます。
  • デバイスのオプションを指定します。これらのオプションはコンフィグレーション・スキームとは独立です。
2.コンフィグレーション設定

 

  • インテル® Quartus® Prime 開発ソフトウェアで [Device and Pin Options] ダイアログボックスの [Configuration] ページを開きます。
  • デバイス・コンフィグレーション・スキーム、コンフィグレーション・デバイス設定、コンフィグレーション・ピン設定を指定します。
3.プログラミング・ファイル設定
  • インテル® Quartus® Prime 開発ソフトウェアで [Device and Pin Options] ダイアログボックスの [Programming Files] ページを開きます。
  •  生成するプログラミング・ファイルのフォーマットを選択します。このページでのプログラミング・ファイルの選択はオプションです。Convert Programming File または Programming File Generator を使用して、選択したコンフィグレーション・スキーム向けにプログラミング・ファイルのタイプを変換 / 生成することをお勧めします。
4.その他のオプションの高度な機能設定
  • インテル® Quartus® Prime 開発ソフトウェアで [Device and Pin Options] ダイアログボックスの [Error Detection CRC]、[CvP Settings]、および [Partial Reconfiguration] の各ページを開きます。
  • [Error Detection CRC] ページ: エラー検出を使用するかどうか、およびチェックするレートを指定します。
  • [CvP Settings] ページ: CvP 設定のタイプを指定します。
  • [Partial Reconfiguration] ページ: パーシャル・リコンフィグレーション設定を指定します。
5.コンフィグレーション・ファイルとプログラミング・ファイルの生成
  •  デザインのコンパイルが完了したら、インテル® Quartus® Prime 開発ソフトウェア内の Convert Programming Files または Programming File Generator を使用して、選択したコンフィグレーション・スキームまたはコンフィグレーション機能向けにプログラミング・ファイルのタイプを変換 / 生成します。

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone® 10 GX デバイス

インテル® Cyclone® 10 LP デバイス

デバイス・データシート内のコンフィグレーション仕様には、次の仕様が記載されています。

  • コンフィグレーション制御ピンのタイミング仕様
  • サポートされる各コンフィグレーション・スキームのタイミング / パフォーマンス仕様
  • コンフィグレーション・ビット・ストリーム・サイズ
  • サポートされる各コンフィグレーション・スキームの予測コンフィグレーション時間

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone® 10 GX デバイス

インテル® Cyclone® 10 LP デバイス

 

インテル® Stratix® 10 SDM デバッグ・ツールキットによって、ユーザーはインテル® Stratix® 10 FPGA 上でコンフィグレーションのデバッグやセキュア・デバイス・マネージャー (SDM) の操作を行うことができます。

·    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 18.1以降で利用できます。

インテル® Arria® 10 デバイス上でのコンフィグレーションの失敗、デザイン・セキュリティー、およびエラー検出 CRC (Cyclic Redundancy Check) に関するツールをお探しの場合 

·    コンフィグレーション診断ツールをご希望の方は、インテル販売代理店にお問い合わせください。

FPGA コンフィグレーションに失敗した場合は、このトラブルシューターまたはフォルトツリー解析を使用して、考え得る原因を特定してください。

·    FPGA コンフィグレーション・トラブルシューター

·    コンフィグレーション・フォルト・ツリー解析 (英語) 

ナレッジベースにアクセスし、直面している問題のキーワードを入力してソリューションを検索してください。 

Here shows the criteria of third party configuration devices supported by Intel® Quartus® Convert Programming File Tools and Quartus® Programmer version 18.1 Standard and PRO.

Table 3 - Intel Supported Third Party Configuration Devices

Intel® FPGA Vendor P/N Byte addressing Dummy Clock Settings Permanent Quad-Enabled flash? Intel® Tested and Supported Flash Devices(10)
ASx1 ASx4
Intel® Stratix® 10 Micron*  MT25QU128 3-byte(1) 8(4) 10(4) No(6) MT25QU128ABA8ESF-0SIT
MT25QU256 MT25QU256ABA8E12-1SIT
MT25QU512 MT25QU512ABB8ESF-0SIT
MT25QU01G MT25QU01GBBB8ESF-0SIT
MT25QU02G MT25QU02GCBB8E12-0SIT
Macronix* MX25U128  3-byte(1) 8(1) 6(1) No(6) MX25U12835FMI-100
MX25U256 MX25U25645GMI00
MX25U512 MX25U51245GMI00
MX66U512 MX66U51235FXDI-10G
MX66U1G MX66U1G45GXDI00
MX66U2G MX66U2G45GXRI00
Intel® Arria® 10, Intel® Cyclone® 10 GX Micron* MT25QU256 4-byte(4) 10(4) 10(4) No(6) MT25QU256ABA8E12-1SIT
MT25QU512 MT25QU512ABB8ESF-0SIT
MT25QU01G MT25QU01GBBB8ESF-0SIT
MT25QU02G MT25QU02GCBB8E12-0SIT
Macronix* MX25U256(3) 4-byte(5) 10(5) 10(5) Yes(6) MX25U25645GXDI54
MX25U512(3) MX25U51245GXDI54
MX66U1G(3) MX66U1G45GXDI54
MX66U2G(3) MX66U2G45GXRI54
Cyclone® V, Arria® V, Stratix® V Micron* MT25QL128 3-byte(1) 12(4) 12(4) No(6) MT25QL128ABA8ESF-0SIT
MT25QL256 4-byte(4) 4(4) 10(4) No(6) MT25QL256ABA8ESF-0SIT
MT25QL512 MT25QL512ABB8ESF-0SIT
MT25QL01G MT25QL01GBBB8ESF-0SIT
MT25QL02G MT25QL02GCBB8E12-0SIT
Macronix* MX25L128 3-byte(1)(2) 8(1) 6(1) No(6) MX25L12833FMI-10G
MX25L256 MX25L25645GMI-08G
MX25L512 MX25L51245GMI-08G
Cypress* S25FL128 3-byte(1)(2) 8(1) 4(1) No(6) S25FL128SAGMFI000
S25FL256 S25FL256SAGMFI000
S25FL512 S25FL512SAGMFI0I0
Cyclone® 10 LP Micron* MT25QL128 3-byte(1)(2) 8(1) N/A  No(6) MT25QL128ABA8ESF-0SIT
MT25QL256 MT25QL256ABA8ESF-0SIT
MT25QL512 MT25QL512ABB8ESF-0SIT
MT25QL01G MT25QL01GBBB8ESF-0SIT
MT25QL02G MT25QL02GCBB8E12-0SIT
Macronix* MX25L128 3-byte(1)(2) 8(1) N/A  No(6) MX25L12833FMI-10G
MX25L256 MX25L25645GMI-08G
MX25L512 MX25L51245GMI-08G
Cypress* S25FL128 3-byte(1)(2) 8(1) N/A  No(6) S25FL128SAGMFI000
S25FL256 S25FL256SAGMFI000
S25FL512 S25FL512SAGMFI0I0

1. Using the default setting of the configuration devices.

2. When performing remote system upgrade, the start address of the images must be set within first 128 Mb.
3. Intel® Arria® 10 and Intel® Cyclone® 10 GX supports only Macronix* configuration devices with part number MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54, MX66U2G45GXRI54

4. Intel® Quartus® Progammer set the non-volatile configuration register during programming operation. User need to set the register manually if using a third party programmer.

5. The configuration devices is permanent to this value, user do not have the options to change this setting.    

6. Intel® Quartus® Programmer issues command to enable quad mode   

7. These configuration devices are not supported by legacy ASMI Parallel I Intel® FPGA IP core and ASMI Parallel II Intel® FPGA IP core. For new design, please refer to Generic Serial Flash Interface Intel® FPGA IP core.

8.  AS x 1 - Active serial configuration support 1 bit data width

9.  AS x 4 - Active serial configuration scheme support 4 bit data width

タイトル タイプ 説明
Introduction to Configuring Intel® FPGAs (インテル® FPGA のコンフィグレーションの概要) (英語) オンライン インテル® FPGA のコンフィグレーションとコンフィグレーション・デバイスのプログラミングに利用できるコンフィグレーション・スキーム、ソリューション、機能、ツールについて学習します。

Configuration Schemes for Intel® FPGAs (インテル® FPGA のコンフィグレーション・スキーム) (英語)

オンライン インテル® FPGA のコンフィグレーションに使用できるすべてのコンフィグレーション・スキームの間の差異について学習します。

Configuration Solutions for Intel FPGAs (インテル® FPGA 向けコンフィグレーション・ソリューション) (英語)

オンライン インテル® FPGA のコンフィグレーション・デバイス、シリアル / パラレル・フラッシュ・ローダー、エンベデッド・コンフィグレーション・ソリューションについて学習します。

Configuration for Stratix® 10 Devices (インテル® Stratix® 10 デバイスのコンフィグレーション) (英語)

オンライン インテル® Stratix® 10 FPGA デバイスで利用できる特有のコンフィグレーション機能について学習します。

Remote System Upgrade in Intel® MAX® 10 Devices (インテル® MAX® 10 デバイスでのリモート・システム・アップグレード) (英語)

オンライン インテル® MAX® 10 デバイスで RSU をセットアップし実行する方法について学習します。

Creating Second Stage Bootloader for Altera SoCs (インテル® FPGA SoC 向けのセカンド・ステージ・ブートローダーの作成) (英語)

オンライン セカンド・ステージ・ブート・ソフトウェアのカスタマイズと生成を素早く行うことのできるフローとツールについて学習します。
Secure Boot with Arria 10 SoC FPGAs (インテル® Arria® 10 SoC FPGA でのセキュアブート) (英語) オンライン

暗号化 / 署名されたセカンド・ステージ・ブート・イメージの生成とそれらのイメージによるインテル® Arria® 10 SoC FPGA のプログラミングについて学習します。

Mitigating Single Event Upsets in Intel® Arria® 10 and Intel Cyclone® 10 GX Devices (インテル® Arria® 10 およびインテル® Cyclone® 10 GX デバイスにおける Single Event Upset の緩和) (英語) 

オンライン 独自の SEU 緩和ソリューションの設計に使用できるインテル® Arria® 10 およびインテル® Cyclone® 10 GX デバイスファミリーの機能について学習します。
SEU Mitigation in Intel® FPGA Devices:Hierarchy Tagging (インテル® FPGA デバイスにおける SEU の緩和: 階層的タグ付け) (英語) オンライン Single Event Upset (SEU) の緩和テクニックに、階層的タグ付けと呼ばれる機能を追加することによって、センシティビティー・プロセシング・ソリューションを向上できます。その詳細について学習します。
SEU Mitigation in Intel® FPGA Devices:Fault Injection (インテル® FPGA デバイスにおける SEU の緩和: フォールト・インジェクション) (英語) オンライン

FIT (Failure in Time) レートを削減するフォールト・インジェクション IP コアとフォールト・インジェクション・デバッガー・ソフトウェアについて学習します。

Using the Generic Serial Flash Interface (汎用シリアル・フラッシュ・インターフェイスの使用) (英語) オンライン インテル® FPGA 汎用シリアル・フラッシュ・インターフェイス IP コアを使用して、任意の SPI タイプのフラッシュデバイスをプログラミングする方法について学習します。 
タイトル 概要

Configuration via Protocol(CvP) (英語)

このビデオでは、PCIe* プロトコルを使用してインテル® Arria® 10 デバイスをコンフィグレーションする方法を解説します。
1 つの JTAG チェーン内の複数の JTAG デバイス向けに JAM ファイルをカスタマイズする方法、パート 1 (英語) このビデオでは、マルチデバイス JTAG チェーンを使用して、ボード向けに JAM ファイルをカスタマイズする方法について紹介します。
1 つの JTAG チェーン内の複数の JTAG デバイス向けに JAM ファイルをカスタマイズする方法、パート 2 (英語) このビデオでは、マルチデバイス JTAG チェーンを使用して、ボード向けに JAM ファイルをカスタマイズする方法について解説します。
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