デザイン・エントリーおよびプランニング・リソース・センター

アルテラは、デザインのプランニングと構築に関するガイドラインのほか、デザインのメタスタビリティの管理に関する詳細、およびデザインの結果の品質に大きな影響を及ぼすことがある HDL コーディング・スタイルに関する詳細を提供します。デザイン・エントリー、プランニング、およびガイドラインについては、以下のページをご覧ください。

デザイン・エントリー機能の概要については、Quartus® II 開発ソフトウェア・デザイン・エントリー ページもご参照ください。

デザインに関する既知の問題と技術サポート・ソリューションを検索するには、アルテラの ナレッジ・データベース をご利用ください。
また、アルテラ・フォーラム にて他のアルテラのユーザーと技術問題について討論することも可能です。 それ以上の技術サポートが必要な場合は、mySupport でサービス・リクエストを作成してください。

デザイン・エントリーとプランニングのためのリソース

表 1 に、デザイン・エントリーとプランニングに関する資料 (デザイン・ガイドラインを含む) へのリンクを示します。

表1. デザイン・エントリーとプランニングに関する資料

資料名 説明
Design Planning with Quartus II Software英語版・PDF) Quartus II ハンドブックのこの章では、重要な FPGA デザイン・プランニングの問題を説明し、推奨事項を提供し、アルテラ FPGA に使用してデザインの生産性を向上させるのに役立つ各種ツールを解説しています。
Recommended Design Practices英語版・PDF) Quartus II ハンドブックのこの章では、同期デザイン手法と推奨されるデザイン技法を解説しています。また、潜在的なデザイン問題を見つけるのに役立つ Quartus II デザイン・アシスタントについても解説しています。
Managing Metastability with Quartus II Software英語版・PDF) Quartus II ハンドブックのこの章では、アルテラ・デバイスのメタスタビリティの管理に役立つ Quartus II の分析、レポート、および最適化機能を解説しています。また、メタスタビリティへの影響を低減させるデザイン・ガイドラインも提供しています。
Recommended HDL Coding Styles英語版・PDF) Quartus II ハンドブックのこの章には、アルテラ・メガファンクションの推測、デバイス固有のコーディング・ガイドラインを含む Verilog HDL および VHDL コーディング・スタイルの推奨事項と例を記載しています。
Designing with Low-Level Primitives User Guide英語版・PDF) このユーザーガイドでは、アーキテクチャの小さなビルディング・ブロックとアサインメントを使用して特定のハードウェア実装を規定する、低レベルの HDL デザイン技法を解説しています。
Advanced Synthesis Cookbook:
A Design Guide for Stratix II, Stratix III and Stratix IV Devices

英語版・PDF)
このユーザーガイドでは、Stratix® II、Stratix III、および Stratix IV FPGA のアダプティブ・ロジック・モジュール (ALM) 向けデザイン・ブロックの最適化に使用できる手作業の技法について説明しています。この資料には回路ビルディング・ブロックとそれに関連する説明が集められ、各セクションにはテストに使用することが可能で、さらに複雑な最適化の導出についての理解を深めるためにも使用できるデザイン例ファイルのリストが含まれています。
Quartus II Integrated Synthesis英語版・PDF) Quartus II ハンドブックのこの章は、Quartus II 開発ソフトウェアでのデザイン・フローと言語サポートが記載されています。Quartus II の合成オプション、属性、および他の機能での合成結果を改善および制御する方法を説明しています。また、ノード命名規則および合成を通じてノードを保持する方法についても説明しています。

表 2 に、デザイン・エントリーとプランニングに関するトレーニングとデモンストレーション (デザイン・ガイドラインを含む) へのリンクを示します。

表 2. デザイン・エントリーとプランニングに関するトレーニングとデモ

資料名 説明
Design Entry (英語版) オンライン・デモ このコースでは、プロジェクトのセットアップ方法と Quartus II 開発ソフトウェアへのデザイン・エントリ方法を紹介します。
【所要時間 : 約 4 分】
Design Planning Guidelines for High-Density FPGAs
(高集積 FPGA のデザイン・プランニング・ガイドライン/英語版)
オンライン・コース このコースでは、適切なデザイン・プランニング技法によってピン・レイアウト、消費電力、およびタイミングの問題を回避する方法を紹介します。
【所要時間 : 約 1 時間】
VHDL Basics
(VHDL の基本/英語版)
オンライン・コース このコースでは、VHDL 言語の概要およびプログラマブル・ロジック・デザインにおける使用方法を紹介します。
【所要時間 : 約 1 時間】
Introduction to VHDL
(VHDL 基礎編/英語版)
インストラクター・コース このコースでは、VHDL 言語の基礎およびプログラマブル・ロジック・デザインにおける使用方法を紹介します。VHDL による合成の構造を中心に説明しますが、シミュレーションの構造についても取り上げます。デザイン作成を開始するための VHDL の基礎知識が身につきます。単純であっても実用的な各種デザインを実装することによって実務経験を積みます。
【所要時間 : 1日間】
Advanced VHDL Design Techniques
(高度な VHDL デザイン技法/英語版)
インストラクター・コース このコースでは、VHDL 合成の効率的なコーディング技法、特にアルテラ・デバイスにおいて効率的なコーディング技法を紹介します。動作コードと構造コードの記述経験を積み、レジスタ、メモリ、演算機能などの共通ロジック・ファンクションの効率的なコーディング方法について学びます。
【所要時間 : 1日間】
Verilog HDL Basics
(Verilog HDL の基本/英語版)
オンライン・コース このコースでは、Verilog HDL 言語の概要およびプログラマブル・ロジック・デザインにおける使用方法を紹介します。
【所要時間 : 約 1 時間】
Introduction to Verilog HDL
(Verilog HDL 基礎編/英語版)
インストラクター・コース このコースでは、基本構造とモデル化構造を Verilog で実装して最適な FPGA デザインを作成する方法を学習します。Verilog HDL 合成の構造を中心に説明しますが、シミュレーション構造についても取り上げます。プログラマブル・ロジック・デザインでの遅延など、Verilog HDL の各種機能を利用する方法についても学びます。単純であっても実用的な各種デザインを実装することによって実務経験を積みます。
【所要時間 : 1日間】
Advanced Verilog HDL Design Techniques
(高度な Verilog HDL デザイン技法/英語版)
インストラクター・コース このコースでは、合成可能な Verilog の記述に効率的なコーディング技法、特にアルテラ・デバイスにおいて効率的なコーディング技法を紹介します。動作コードと構造コードを記述し、効率的な複数のコーディング・スタイルでステート・マシンを実装する経験を積みます。デザインを FPGA に最適化する方法についても学びます。
【所要時間 : 1日間】
Using the Quartus II Software: Schematic Design
(Quartus II 開発ソフトウェアを使用する:回路図のデザイン
   /英語版
オンライン・コース このコースでは、Quartus II 開発ソフトウェアのグラフィック・エディタを使用して回路図デザインを作成する方法を学習します。Quartus II 開発ソフトウェアとともにインストールされるファンクションのライブラリ (マルチプライヤ、フィルタなど) の利用方法も学習します。独自のカスタム機能の生成方法についても学びます。
【所要時間 : 30分】