MAX II および MAX デザイン例

表 1 から 5 にあるデザイン例は、Quartus® II または MAX+PLUS® II ソフトウェアを使用するアルテラ MAX® II および MAX デバイス・ファミリの各種機能を示しています。 各種デザイン入力方法について詳しくは、Quartus II または MAX+PLUS II ソフトウェアのヘルプ・ファイルを参照してください。

免責条項:これらのデザイン例は、アルテラ・デバイスのみを対象としたものです。 デザイン例は、現状の状態のまま提供するものであり、いかなる保証もありません。

表 1 ~ 3 の各デザイン例には、以下が含まれています。

  • Verilog で記述されたソース・コード
  • Verilog で記述されたテストベンチ
  • MDN B2 または MDN B3 デモ・ボード用の Quartus II Web Edition v6.0 プロジェクト・ファイルおよびプログラム・ファイル (Quartus II ソフトウェア バージョン 7.2 を使用したデザイン・コンパイルからのロジック・エレメント (LE) および I/O リソースを示しています。)
  • テストベンチ、波形画像ファイルを含む ModelSim® 6.1d Web Edition プロジェクト・ファイル
    • 大規模なシミュレーション用のシミュレーション・ファイルは含まれていません。
  • 技術資料

追加の例は、MAX II リファレンス・デザインのページで使用できます。

表 1. MAX II、MAX IIG、MAX IIZ ピン/ポートの拡張およびブリッジのデザイン例

デザイン名 説明 デザイン・ファイル
AN 494: MAX II CPLD の I2C バス・インターフェスを使用した GPIO ピンの拡張 (PDF) I2C インタフェースを使用した汎用 I/O の拡張
(リソース利用率: 18 I/O & 約 61 LE)
ダウンロード (ZIP)
AN 484: SMBus による MAX II CPLD での GPIO ピンの拡張 (PDF) SMBus インタフェースを使用した汎用 I/O の拡張
(リソース利用率: 18 I/O & 約 87 LE)
ダウンロード (ZIP)
AN 487: MAX II CPLD による SPI-I2S 変換 (PDF) SPI インタフェースおよび I2C バスを備えたデバイス間のブリッジ
(リソース利用率: 8 I/O & 約 286 LE)
ダウンロード (ZIP)
AN 486: MAX II CPLD による SPI-I2C 変換 (PDF) SPI インタフェースを介した I2S バス上のオーディオ・デバイスへのコントロール・データ・フロー
(リソース利用率: 6 I/O & 約 102 LE)
ダウンロード (ZIP)

表 2. MAX II、MAX IIG、MAX IIZ インタフェースまたはコントロールのデザイン例

デザイン名 説明 デザイン・ファイル
AN 509: MAX II CPLD を使用した SDIO デバイスのマルチプレックス (PDF) I2C インタフェースを介して実現する SDIO マルチプレクサ
(リソース利用率: 9 I/O & 34 LE 以下)
ダウンロード (ZIP) (1)
AN 492: MAX II CPLD を使用した CF+ インタフェース (PDF) コンパクト・フラッシュ・インタフェースの実装
(リソース利用率: 45 I/O & 約 119 LE)
ダウンロード (ZIP)
AN 495: MAX II CPLD を使用した IDE/ATA コントローラ (PDF) IDE コントローラーの実装
(リソース利用率: 89 I/O & 約 134 LE)
ダウンロード (ZIP)
AN 497: MAX II CPLD を使用した LCD コントローラ (PDF) LCD コントローラーの実装
(このデザイン例では、Optrex 16x2 のドット・マトリクス LCD モジュールを使用しており、他の LCD モジュールに拡張可能)
(リソース利用率: 46 I/O & 約 211 LE)
ダウンロード (ZIP)
AN 499: MAX II CPLD を使用したモバイル SDRAM インタフェース (PDF) モバイル DRAM デバイスへのインタフェースの実装
(リソース利用率: 85 I/O & 約 138 LE)
ダウンロード (ZIP)
AN 500: MAX II CPLDを使用したNANDフラッシュ・メモリ・インタフェース (PDF)

NAND フラッシュ・デバイスへのインタフェースの実装
(リソース利用率: 13 I/O & 約 11 LE)

ダウンロード (ZIP)
AN 502: MAX II CPLD への SMBus コントローラの実装 (PDF) SMBus コントローラーの実装
(リソース利用率: 24 I/O & 約 896 LE)
ダウンロード (ZIP)
AN 485: MAX II CPLD を使用したシリアル・ペリフェラル・インタフェース・マスタ (PDF) SPI マスタの実装
(リソース利用率: 25 I/O & 約 68 LE)
ダウンロード (ZIP)
AN 488: MAX II CPLD を使用したステッパ・モータ・コントローラ (PDF) ステッピングモータ・コントローラーの実装
(リソース利用率: 8 I/O & 約 59 LE)
ダウンロード (ZIP)
AN 489: MAX II デバイスの UFM の使用 (PDF) I2C インタフェースを介した MAX II ユーザー・フラッシュ・メモリへのアクセス
(リソース利用率: 4 I/O & 約 124 LE)
ダウンロード (ZIP)

注:

  1. ModelSim® および テストベンチ・ファイルは、このデザインに含まれていません。

 

表 3. MAX II、MAX IIG、MAX IIZ 消費電力管理およびその他ロジックのデザイン例

デザイン名 説明 デザイン・ファイル
AN 491: MAX II CPLD を使用したオート・スタート (PDF) MAX II の動作を自動スタートおよび自動ストップさせる機能による消費電力の削減
(リソース利用率: 8 I/O & 約 45 LE)
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AN 493: MAX II CPLD を使用した I2C バッテリ・ゲージ・インタフェース (PDF) I2C インタフェースを使用したバッテリ・ゲージ状態を遠隔でモニター
(リソース利用率: 34 I/O & 約 107 LE)
ダウンロード (ZIP)
AN 496: MAX II CPLD の内蔵オシレータの使い方 (PDF) MAX II ユーザー・フラッシュ・メモリ・ブロック のオシレータをクロック・ソースとして使用
(リソース利用率: 17 I/O & 約 41 LE)
ダウンロード (ZIP)
AN 498: MAX II CPLD のオート・ストップおよびオート・スタート機能を使用した LED の点滅 (PDF) 自動スタートおよび自動ストップ機能を使用した LED の点滅
(リソース利用率: 3 I/O & 約 20 LE)
ダウンロード (ZIP)
AN 501: MAX II CPLD を使用したパルス幅変調 (PDF) MAX II ユーザー・フラッシュ・メモリ・ブロック・オシレータを使用したパルス幅変調の実装
(リソース利用率: 8 I/O & 約 52 LE)
ダウンロード (ZIP)
AN 490: MAX II CPLDs as Voltage Level Shifters (英語版・PDF) 複数の電源電圧環境で必要な電圧レベル変換機能の実装
(リソース利用率: 16 I/O & 約 0 LE)
ダウンロード (ZIP)

表 4. その他の MAX II CPLD デザイン例

デザイン名 説明 技術資料
CFI フラッシュのプログラミングおよび FPGA のコンフィギュレーション MAX II パラレル・フラッシュ・ローダーを使用した、CFI フラッシュ・デバイスのプログラミングまたは FPGA のコンフィギュレーション AN 386: Using the Parallel Flash Loader with the Quartus II Software (英語版・PDF)
LED ドライバ MAX II デバイスを使用した LED ドライバの実装 AN 286: Implementing LED Drivers in MAX & MAX II Devices (英語版・PDF)
消費電力管理コントローラー MAX II デバイスの使用した、ポータブル・アプリケーションでの消費電力管理 AN 422: MAX II CPLD を使用したポータブル・システムにおける消費電力の管理 (PDF)

MAX II および MAX CPLD デザイン例は機能別にグループ化されています。 デザイン例を表示するには、デザイン・エントリ手法をクリックします。

表 5 .Quartus II または MAX+PLUS II ソフトウェア用の MAX II および MAX デザイン例

バス & I/O ファンクション デザイン・エントリ手法
アナログ・キーボード・エンコーダ グラフィック・エディタ
マイクロコントローラの I/O エキスパンダ Verilog HDL
16 x 16 クロスポイント・スイッチ Verilog HDL
カスタマイズされた 4 ポート・クロスポイント・スイッチ Verilog HDL
パラメータ化されたトライ・ステート・バス(lpm_bustri) AHDL
グラフィック・エディタ
双方向バスに接続されるトライ・ステート・バス AHDL
グラフィック・エディタ
マルチプレクサに変換されるトライ・ステート・バス AHDL
グラフィック・エディタ
アルテラ・デバイスのトライ・ステート・バス

グラフィック・エディタ

VHDL

トライ・ステートのインスタンス化 Verilog HDL
双方向バス VHDL
双方向ピン Verilog HDL
ロジック デザイン・エントリ手法
パラメータ化された乗算器 (lpm_mux) AHDL
グラフィック・エディタ
DFFE のインスタンス化 Verilog HDL
VHDL
(lpm_dff)を使用した DFF のインスタンス化 VHDL
リニア・フィードバック・シフト・レジスタ グラフィック・エディタ
同期ステート・マシン Verilog HDL
演算ファンクション デザイン・エントリ手法
パラメータ化されたカウンタ (lpm_counter) AHDL
Verilog HDL
動作カウンタ Verilog HDL
キャリ・ルックアヘッド加算器 VHDL
リップル・キャリー加算器 VHDL
ダウン・カウンタ VHDL

デザイン例の免責事項

これらのデザイン例は、アルテラ製のデバイスでのみ使用することができ、所有権はアルテラに帰属します。本 資料は、お客様の便宜をはかることのみを目的と しており、明示または黙示の保証を含まずに提供しております。したがって、商品性の保証、権利の非侵害、または特定目的への適合性を含め、またそれらに限 らず、いかなる保障、表明、または保証に対しても(明示的、暗示的、または法令に定められているいないを問わず)一切責任を負わないものとします。アルテ ラは明確に、これらのデザイン例をアルテラ以外のメーカが販売する製品と組み合わせて使用することを推奨、提案、または要求しません。