最適化サポート・リソース

アルテラの Quartus® Prime または、Quartus® II 開発ソフトウェアは、デザインを面積およびタイミングについて最適化するのを支援する幅広い機能を備えています。このページでは、デザインの最適化、フィジカル・シンセシス、デザイン・スペース・エクスプローラ(DSE)の実行を支援するリソースを提供します。

Quartus® Prime または、Quartus® II 開発ソフトウェアは、デザインを標準的なコンパイル・プロセスよりもさらに最適化するためのフィジカル・シンセシス・ネットリスト最適化を提供します。フィジカル・シンセシスは、使用する合成ツールに関係なく、デザインの性能向上に役立ちます。

DSE は、任意の個別デザインで最良の結果を得るためのオプションのセットを自動的に検索します。DSE は、各種の最適化手法を適用してデザインのデザイン・スペースを探索し、結果を解析してデザインの最良の設定を見出すのを支援します。

デザインの最適化に関するリソースについては、以下のページをご覧ください。

インクリメンタル・コンパイルの概要やデモについては、最適化ページをご覧ください。

既知の最適化に関する問題およびテクニカル・サポート・ソリューションを検索するには、アルテラの ナレッジ・データベース をご利用ください。また Altera Forum では、他のアルテラ・ユーザーと技術的な問題について質疑できます。

デザイン最適化リソース

デザイン最適化により、性能を向上させてタイミングの終結、リソース使用量の低減、およびコンパイル時間の短縮を図ることができます。表 1 にデザイン最適化のためのサポート・リソースを示します。

表 1. 最適化サポートの技術資料

タイトル 説明
タイミング収束と最適化 (日本語版・PDF) Quartus Prime 開発ソフトウェア・ハンドブックのこの章では、アルテラ・デバイスの設計時に、リソース使用量の低減、コンパイル時間の短縮、タイミング性能の向上を図るための手法を説明しています。
タイミング・クロージャ・フロアプラン (日本語版・PDF) Quartus Prime 開発ソフトウェア・ハンドブックのこの章では、Chip Planner ツールを使用してフロアプランの解析および最適化を行うかについて説明します。この章ではさらに、LogicLock 領域を使用してロジック配置を制御する方法も紹介します。
Engineering Change Management with the Chip Planner (英語版) Quartus Prime 開発ソフトウェア・ハンドブックのこの章では、Chip Planner を使用したECO (Engineering Change Order:設計変更管理) と実行とデザイン・フィッティングの解析および最適化(サポートされるデバイス用)を紹介します。
ネットリストおよびフィジカル・シンセシスの最適化 (日本語版・PDF) Quartus Prime 開発ソフトウェア・ハンドブックのこの章では、Quartus Prime 開発ソフトウェアでのネットリスト最適化およびフィジカル・シンセシスがどのようにデザインのネットリストを変更でき、結果の品質改善に役立つかについて説明しています。
シンセシスおよびネットリスト・ビューワのリソース・センター このリソースセンタで紹介する、推奨するコーディング・ガイドラインを使用することで品質の高い結果を得ることが可能です。詳細は、シンセシスおよびネットリスト・ビューワのリソース・センタのデザイン&コーディング・ガイドライン・セクションをご覧ください。
インクリメンタル・コンパイルのリソース・センター

インクリメンタル・コンパイルを使用して、コンパイル時間を短縮したり、最適化中の結果を保持することができます。

表 2 に最適化リソースの機能と使用に関するトレーニングおよびデモへのリンクを示します。

表 2. 最適化サポートのトレーニング・コースおよびデモ

タイトル 説明
Optimization Advisor
(オンライン・デモ)

Quartus II ソフトウェアの Optimization Advisor に関する短いデモンストレーションを行います。

これは 4 分間のオンライン・デモです。

 

Quartus II ソフトウェア・デザイン・シリーズ:基礎編 

(インストラクター・コース)

Quartus II ソフトウェア・デザイン・シリーズ:基礎編
(オンライン・トレーニング)

このコースでは Quartus II ソフトウェアをどのように使ってアルテラ FPGA や CPLD の設計を行うかを学ぶことが出来ます。新規プロジェクトの作成、新規/既存デザイン・ファイルへの入力、コンパイル、プログラマによるデバイスのコンフィギュレーションを通じ て、Quartus II の基礎を学習します。
基本的な内部タイミングおよび I/O タイミング制約の入力と TimeQuest タイミング・アナライザによるデザインの解析のほか、ピン・アサインメントの計画と管理、合成/シミュレーションに通常使用される EDA ツールとの連携についても学習できます。
これは、 8 時間のインストラクター・コースです。

Quartus II ソフトウェアの使用について: Chip Planner
(オンライン・コース)

Chip Planner を使用したデザイン解析について紹介します。クリティカル・パスおよびフィジカル・タイミング見積りの表示の仕方や、Chip Planner を使った消費電力解析方法、そして配線の輻輳の表示について説明します。

そして、ECOの実行方法にして紹介します。最後に、フロアプランのアサイメントについて説明します。

これは 1.5 時間のオンライン・コースです。

Timing Closure Using Quartus II Advisors and Design Space Explorer (オンライン・コース)

Quartus II の Optimization Advisor を使い、デザインのタイミング・クロージャと、そのタイミング・クロージャにおいてそのデザインに最適な設定を自動化するのに役立つツールである Quartus II DSE を最適に設定する方法を解説します。

これは 1 時間のオンライン・コースです。

Best HDL Design Practices for Timing Closure (オンライン・コース)

HDL デザイン手法を使ってタイミング・クロージャの問題を解決する方法を解説します。

これは 1 時間のオンライン・コースです。