密結合メモリーを搭載した Nios® II プロセッサー

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このデザイン例は、密結合メモリーの使用方法を示すもので、デザインに Nios® II プロセッサーが含まれます。Nios® II プロセッサーは、緊密に連携したメモリーホストを実現することで、パフォーマンス・クリティカルなアプリケーションにおいて、固定化された低レイテンシーのオンチップ・メモリー・アクセスを保証します。このデザインは、以下のインテル® FPGA Development Kits 向けに提供されています。

  • Nios® II エンベデッド評価キット、Cyclone® III エディション
  • エンベデッド・システム開発キット、Cyclone® III エディション
  • Stratix® IV GX FPGA 開発キット

このデザイン例を使用

このデザインの使用には、インテル® デザイン例ライセンス契約の条件が適用されます。

ハードウェア要件

  • 密結合ホストを搭載した Nios® II コア
  • オンチップメモリー
  • DDRx SDRAM コントローラー
  • JTAG UART
  • システムタイマー
  • 高解像度タイマー
  • パフォーマンス・カウンター
  • LED パラレル I/O (PIO)
  • システム識別 (ID) ペリフェラル

図 1.インストラクション・メモリーとデータメモリーが密に結合した Nios® II システム。

関連リンク

この例をプロジェクトで使用する際の詳細は、以下をご覧ください。

Nios® II ソフトウェア開発者向けハンドブック ›