このデザイン例は、密結合メモリーの使用方法を示すもので、デザインに Nios® II プロセッサーが含まれます。Nios® II プロセッサーは、緊密に連携したメモリーホストを実現することで、パフォーマンス・クリティカルなアプリケーションにおいて、固定化された低レイテンシーのオンチップ・メモリー・アクセスを保証します。このデザインは、以下のインテル® FPGA Development Kits 向けに提供されています。
- Nios® II エンベデッド評価キット、Cyclone® III エディション
- エンベデッド・システム開発キット、Cyclone® III エディション
- Stratix® IV GX FPGA 開発キット
このデザイン例を使用
- 「Nios® II プロセッサーでの密結合メモリーの使用」チュートリアルでは、密結合メモリーを使用する Nios® II システムを作成するための詳細な手順を説明しています。
- tcm.zip には、このドキュメントで説明されているデザインの実行に必要な C 言語ファイルが含まれています。
- Nios® II イーサネット規格のデザイン例では、このデザインを実行するハードウェア・プラットフォームを紹介しています。
このデザインの使用には、インテル® デザイン例ライセンス契約の条件が適用されます。
ハードウェア要件
- 密結合ホストを搭載した Nios® II コア
- オンチップメモリー
- DDRx SDRAM コントローラー
- JTAG UART
- システムタイマー
- 高解像度タイマー
- パフォーマンス・カウンター
- LED パラレル I/O (PIO)
- システム識別 (ID) ペリフェラル