TimeQuest タイミング・アナライザ・リソース・センター

TimeQuest タイミング・アナライザは、多くのASIC開発ツールで採用されている業界標準の Synopsys Design Constraints (SDC) フォーマットをサポートした、次世代のタイミング・アナライザです。 このページでは、TimeQuest タイミング・アナライザに関するより細かな情報へのリンクを提供しています。

TimeQuest タイミング・アナライザに関するリソースについては、以下のページをご覧ください。


TimeQuest アナライザの概要については、Quartus® II TimeQuest タイミング・アナライザ: SDC ベース FPGA タイミング解析製品 のページを参照してください。

既知の TimeQuest に関する問題およびテクニカル・サポート・ソリューションを検索するには、アルテラの ナレッジ・データベース または Altera Forum をご利用ください。

さらにテクニカル・サポートが必要な場合は、mySupport を使用して、サービス・リクエストの作成および更新を行ってください。


TimeQuest アナライザのリソース

表 1 に TimeQuest タイミング・アナライザに関する技術資料へのリンクを示します。

表 1. TimeQuest アナライザの技術資料

タイトル 説明
TimeQuest タイミング・アナライザ (英語版・PDF) Quartus II 開発ソフトウェア・ハンドブックのこの章では、TimeQuest アナライザの機能と SDC コマンドでデザインを制約する方法について説明します。
TimeQuest タイミング・アナライザへのマルチサイクル例外の適用
英語版・PDF)
このアプリケーション・ノートでは、TimeQuest アナライザにマルチサイクルの例外を適用する方法を詳しく説明します。
Quartus II TimeQuest タイミング・アナライザ・クックブック (英語版・PDF) このクックブックは、さまざまなデザインの回路にタイミング制約を適用する方法を示す各種デザインの例とテンプレートを提供します。
Switching to the TimeQuest Timing Analyzer (英語版・PDF) Quartus II 開発ソフトウェア・ハンドブックのこの章では、クラシック・アナライザから TimeQuest アナライザに切り替える方法について説明します。
TimeQuest タイミング・アナライザ - クイック・スタート・チュートリアル
英語版・PDF)
このチュートリアルでは、TimeQuest アナライザについて簡単に紹介します。
SDC and TimeQuest API Reference Manual (英語版・PDF) このリファレンス・マニュアルには、TimeQuest アナライザおよび完全な Tcl API でサポートされるすべての SDC コマンドのリストが記載されています。
AN 471: High-Performance FPGA PLL Analysis with TimeQuest (英語版・PDF) このアプリケーション・ノートでは、TimeQuest アナライザを使用して PLL (phase-locked loops) を解析および制約する方法を説明しています。
Performing Equivalent Timing Analysis Between Altera TimeQuest and Xilinx Trace white paper (英語版・PDF) このホワイトペーパーは、アルテラの TimeQuest アナライザ および ザイリンクスの Trace 間での同等なスタティック・タイミング解析の実施方法について解説します。
TimeQuest アナライザのクロック解析 タイミング解析のための等式の導出を含む、クロック解析に関する詳細情報を提供します。
TimeQuest の例外 TimeQuest の SDC 例外およびそれらの優先順位の概要を解説します。
TimeQuest のコレクション サポートされているすべてのコレクション API (TimeQuest アナライザの中核部分)を紹介します。
TimeQuest GUI 機能 TimeQuest アナライザの GUI とその機能に精通します。

表 2 に TimeQuest タイミング・アナライザに関するトレーニングおよびデモへのリンクを示します。

表 2. TimeQuest アナライザのトレーニングおよびデモ

コース名 コース内容・所要時間等 説明

TimeQuest タイミング・アナライザ (英語)

TimeQuest タイミング・アナライザ (中国語)

オンライン・コース
所要時間:約 1.5 時間
Quartus II ソフトウェアに搭載された TimeQuest スタティック・タイミング・アナライザ・ツールを使用して、FPGA または HardCopy® ASIC の性能を検証します。また、TimeQuest アナライザを使用してタイミング制約 (アサインメント) も作成します。サポートされる SDC を使用して、TimeQuest アナライザのユーザー・インタフェースおよびスクリプト・ファイルからタイミング・レポートを生成します。
ソース・シンクロナス・インタフェースに対する制約 オンライン・コース
所要時間:約 1 時間
このトレーニングでは、Quartus II ソフトウェアに搭載された TimeQuest タイミング・アナライザでシングル・データ・レートのソース・シンクロナス・インタフェースを制約および解析する方法を示します。コモン・クロック・システム・インタフェースと比較した場合のソース・シンクロナス・インタフェースの利点について説明します。SDC 制約を記述すると、シングル・データ・レートのソース・シンクロナス入出力を制約することができます。また、TimeQuest タイミング・アナライザを使用したソース・シンクロナス入出力タイミングのレポートおよび解析方法も説明します。
ダブル・データ・レート・ソースのシンクロナス・インタフェースに対する制約 オンライン・コース
所要時間:約 30 分間
このトレーニングでは、ダブル・データ・レートのインタフェースとそれらの制約に関する課題のいくつかを紹介します。入力および出力 DDR インタフェースの両方に対するクロックの制約、データの制約、およびタイミング例外について説明します。最後に、TimeQuest タイミング・アナライザで DDR ソース・シンクロナス・インタフェースのタイミングを解析する方法について説明します。
Quartus II 基礎編 インストラクター・コース
所要時間:8 時間
このコースでは、Quartus II 開発ソフトウェアを使用して FPGA や CPLD を設計する方法について説明します。新規プロジェクトの作成、新規または既存のデザイン・ファイルへの入力、ターゲット FPGA または CPLD 向けのコンパイル、および Quartus II プログラマでデバイスをコンフィギュレーションしてイン・システムでデザインが機能することの確認を行います。基本的な内部および I/O タイミング制約を入力し、Quartus II 開発ソフトウェアのタイミング・アナライザである TimeQuest アナライザを使用してこれらのタイミング制約に関するデザインを解析します。
Quartus II 応用編:タイミング解析 インストラクター・コース
所要時間:8 時間
FPGA デザインを検証できるようにする Quartus II ソフトウェアの上級機能について説明します。FPGA のタイミング・パラメータの理解、SDC ファイルの記述、TimeQuest タイミング・アナライザでの各種タイミング・レポートの生成、FPGA デザインへのこの知識の応用など、タイミング・デザインの制約および解析方法について説明します。Quartus II ソフトウェア・ツールと EDA シミュレーション・ツールによって FPGA の消費電力の概算も行います。