プラットフォーム・デザイナー (以前の Qsys) システム・デザイン・チュートリアル (PDF) は、トップダウンのアプローチでメモリー・テスター・システムを構築するプロシージャーの手順をガイドします。階層アイソレーションおよび一般的なコンポーネントの新しい概念を紹介します。新しい機能、例えば汎用コンポーネントをブラックボックスとしてインスタンス化、システム整合性およびインターフェイス要件の確認、インテル® Quartus® Prime Pro Edition ソフトウェアおよびプラットフォーム・デザイナーのデバイス設定および知的財産 (IP) 参照の同期などを示しています。
このデザインはスケーラブルで、読み取りと書き込みのアクセスが可能な任意の Avalon® Memory-Mapped (Avalon®-MM) サブ・インターフェイスをテストできます。このため、このデザイン例を開始点として使用し、その他多種多様なメモリーのタイプおよびインターフェイスをテストできます。
Qsys システム・デザイン・チュートリアル - スタンダード・エディション (PDF) では、インテル® Quartus® Prime ソフトウェアにあるシステム統合ツールを使用したデザインの作成および検証の手順を、ステップバイステップで提供します。このデザイン例には、メモリー・テスター・システムをデザインするためのコンポーネントが含まれています。チュートリアルでは、以下のステップを実行します。
- システム統合ツールにあるコンポーネントを使用して、メモリー・テスター・デザインを作成
- サブシステムの階層レベルでデザインを構築
- FPGA をプログラムし、テスターがレポートするメモリー効率を計算
- バス機能モデル (BFM) を使用して、シミュレーションでデザイン・コンポーネントの 1 つを検証
- システムコンソールを使用して、Avalon®-MM ブリッジに JTAG を使用したシステムを制御
ソフトウェアの要件
このデザインには、以下を含むインテル® Quartus® Prime ソフトウェアが必要です。
- Nios® II エンベデッド・デザイン・スイート
- ModelSim*-インテル® FPGA または Starter Edition ソフトウェア
デザイン例の使用
- インテル® Arria® 10 FPGA 向けプラットフォーム・デザイナー・チュートリアルのデザイン例 (.zip)
- ZIP ファイルには、プラットフォーム・デザイナー・システム・デザイン・チュートリアル内のプロシージャーに従うのに必要なすべてのハードウェアおよびソフトウェア、ならびに完成したデザインが含まれています。デザインの対象は、DDR4 SDRAM ドーターカードがインストール済みの、インテル® Arria® 10 GX FPGA デベロップメント・キットです。デザインは、インテル® Quartus® Prime Pro Edition ソフトウェア バージョン 17.0 でテストされました。
- インテル® Arria® 10 FPGA 向け Qsys チュートリアルのデザイン例 (.zip)
- ZIP ファイルには、DDR4 SDRAM ドーターカードがインストール済みの、インテル® Arria® 10 GX FPGA デベロップメント・キットを対象とする、完成したデザインが含まれています。デザインは、インテル® Quartus® Prime Standard Edition ソフトウェア・バージョン 16.1 でテストされました。
- Qsys チュートリアルのデザイン例 (.zip)
- ZIP ファイルには、Qsys システム・デザイン・チュートリアルにあるプロシージャーに従い、デザイン例を使用するのに必要な、すべてのハードウェアおよびソフトウェアが含まれています。デザインの対象は、以下のデベロップメント・キットです。
- このデザインに含まれている Readme ファイルでは、以下のボード要件を満たす独自のカスタムボードに、このデザインをポートする方法の手順を提供しています。
- Stratix®、Cyclone®、または Arria® シリーズ FPGA
- 12K ロジックエレメント (LE) またはアダプティブ・ルックアップ・テーブル (ALUT) が利用可能
- 128K の空きメモリービット
- JTAG プログラミング・ケーブル接続
- テスト用の外部メモリー、および Avalon®-MM サブ・インターフェイスを備えたメモリー・コントローラー
- Stratix®、Cyclone®、または Arria® シリーズ FPGA
このデザインの使用には、インテル® ハードウェア・リファレンス・デザイン・ライセンス契約の契約条件が適用されます。
ブロック図
デザインの構成、および例に含まれるシステム・コンポーネントまたはコアの概要は、下記ブロック図を参照してください。