Single Event Upsets (SEU)

概要

Single event upset (SEU) は、コンフィギュレーション・メモリーセル、ユーザーメモリー、レジスタなどのストレージ素子における電離放射線の衝突によって生じます。地上アプリケーションの場合、物質中の放射性不純物から放出されるα粒子、宇宙線と地球大気の相互作用によって生じる高エネルギー中性子、ほとんどの場合熱化した高エネルギー中性子であるが人工装置でも発生する可能性のある熱中性子などの、主なイオン化放射線源が問題となります。過去20年間の研究により、アルファ粒子放射線による SEU の影響を最小限に抑える高純度パッケージ材料が生成されました。避けられない大気中性子は、今日でも SEU の影響の主な原因となっています。ソフトエラーはランダムであり、エネルギーレベル、フラックス、および細胞感受性に関連する確率に従って発生します。

インテルは、多くのプロセス世代にわたって、デバイスにおける SEU の影響を研究し、SEU に最適化した物理レイアウトによるソフトエラー率の低減とプロセス技術、およびソフトエラー軽減技術の両面において豊富な経験を積み重ねてきました。インテルは業界初の自動回路冗長性チェック (CRC) を導入し、他のエラーチェックソリューションに共通する余分なロジックや複雑な要件を取り外しました。インテル® デバイス・ファミリーはすべて、JEDEC の JESD-89 仕様で定義された標準的なテスト手順を用いて、ロスアラモス Weapons Neutron Research (WNR) などの施設で SEU の動作と性能のテストを行っています。

LANSCE (Los Alamos Neutron Science Center) におけるインテル® FPGA の SEU テストによって、以下の結果が得られました:

• Stratix® 10 以外のすべての製品向けのハード CRC 回路および I/O レジスターで SEU エラーは確認されていません。
• 超大規模・高密度 FPGA でも数百年の平均故障間隔 (MTBFI) があります。
  

インテル® Stratix® シリーズ、Arria® GX シリーズ、および Cyclone® シリーズの FPGA ファミリーは、専用ハード回路を内蔵し、追加費用なしで CRC を継続的かつ自動的にチェックするための専用ハード回路を内蔵しています。28nm プロセス・テクノロジーおよびそれ以降のプロセスノードで製造される製品については、インテルは CRAM ビット・アップセット検出および修正に加え、CRAM アップセット・ビット訂正 (スクラビング) を実装しています。 インテル® Quartus® Prime 開発ソフトウェアで CRC チェッカーを簡単に設定できます。

その他の緩和手法と、インテル® FPGA デバイスの SEU テストに関する詳細については、お近くのインテルの 販売担当者、または販売代理店にお問い合わせください。

ドキュメント

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