SGMII (Serial Gigabit Media Independent Interface)

インテル® Stratix® 10、インテル® Arria® 10、Stratix® V、Stratix® IV、Stratix® III、Arria® V、Arria® II GX (高速スピードグレード)、インテル® Cyclone® 10 GX & LP FPGAは、10/100/1000 Mbps または外部イーサネット PHY デバイスへのギガビット・イーサネット接続のための普及拡大が進む SGMII (Serial Gigabit Media Independent Interface) 仕様をサポートします。これらのデバイスは、最大 1.4 Gbps のデータレートで高速 LVDS インターフェースをサポートする内蔵シリアライザー/デシリアライザーを備えています。SERDES 回路は、1.25 Gbps で動作する SGMII インターフェースに対するソース同期および非同期シリアルデータ通信をサポートするように構成されます。この SGMII ソリューションは、SGMII 仕様に適合し、デバイス当たりのポート数が少数から多数までのギガビット・イーサネットを持つシステムのコストと消費電力を節約します。

インテル® Stratix® 10、インテル® Arria® 10、Stratix® V、Stratix® IV、Stratix® II GX、Arria シリーズ、インテル® Cyclone® 10 GX、Cyclone® V GX、Cyclone® V GT、Cyclone® IV GX の内蔵ギガビット・シリアル・トランシーバーは、10/100/1000Mb またはギガビット・イーサネット用の SGMII インターフェイスもサポートします。

SGMII アプリケーション

代表的なチップ間 SGMII アプリケーションでは、 10/100/1000 Mbps イーサネットまたはギガビット・イーサネット・リンク用に、12~48 本の全二重 SGMII を使用することがあります。

図 1 は、SGMII インターフェイスで直接バックプレーンに接続あるいは、PHY デバイスを介して インテル® FPGA 10/100/1000 Mbps イーサネット・ネットワーク/バックプレーンに接続するインテル® FPGA のトリプル・スピード・イーサネット インテル® FPGA IP ファンクションで構成されたギガビット・イーサネット・ライン・カードの例です。これら2つの例では、異なるインテル® FPGA デバイスが持つ、 LVDS I/O とシリアル・トランシーバーが SGMII インターフェイスを実現できることを示します。

図 1. インテル® FPGA デバイスと PHY デバイスによる SGMII 接続の例

注:

  1. PHY デバイスの例としては、Marvell 88E1112S および 88E1240 および Broadcom BCM5461S および 8012S があります。

これらのインテル® FPGA デバイスは、ラインカード上のギガビット・イーサネット SFP (small form-factor pluggable) 光または銅モジュール・ポート、ホスト・プロセッサー、とバックプレーン・ドライバーの接続も提供できます。これらのデバイスは、標準的なラインカード上で他のデバイスとの幅広いインターフェースもサポートします。

図 2 は、LVDS I/O および、シリアル・トランシーバーを用いて SGMII インターフェイスでインテル® FPGA のデバイスと 10/100/1000Mbps、もしくはギガビット・イーサネット SFP モジュールに接続するギガビット・イーサネット・ラインカードの 2つの例を示します。

図 2. インテル® FPGA デバイスと SFP モジュールによる SGMII 接続の例

インテル® FPGA デバイスにおける SGMII の機能

インテル® FPGA デバイスは、LVDS I/O で次の 3 つのレシーバー・データパス・モードをサポートします。

  • DPA (ダイナミック・フェーズ・アラインメント) モード
  • 非 DPA モード
  • ソフト CDR モード

SGMII インターフェースの場合は、受信データパスでのソフト CDR モードと DPA モード (ソース・シンクロナス・モード) をデータ通信に使用します。

  • 非同期システムでのソフト CDR モード: これらのシステムでは、アップストリーム・トランスミッターからのデータチャネルで送信されるソース・シンクロナス・クロックはありません。 トランスミッターとレシーバーは、2つの異なるソースからの基準クロックを使用します。
  • 同期システムでのソフト CDR モード: トランスミッターとレシーバーは、同じソースからの基準クロックを使用します。
  • ソース・シンクロナス・モード: これらのシステムでは、ソース・シンクロナス・クロックはデータチャネルで送信されます。 レシーバーノードはこのソース・シンクロナス・クロックを使用して受信したデータを復帰します。

インテル® FPGA デバイスの LVDS トランスミッターは、プログラマブル出力電圧設定、出力コモンモード範囲、およびプリエンファシスの設定を備えています。 受信側では、これらのデバイスは広範囲の入力電圧振幅および入力コモンモードで動作することができます。

トリプル・スピード・イーサネット インテル® FPGA IP ファンクション

インテルは、フィジカル・メディア・アッタチメント、フィジカル・コーディング・サブレイヤー、および MAC(Media Access Control) 用のトリプル・スピード・イーサネット インテル® FPGA IP ファンクションを使用した Stratix® V、Stratix® IV、Stratix® III、Stratix® II GX、Arria® シリーズによるイーサネット・アプリケーションのための完全な革新的カスタム・ロジック・ソリューションを提供します。トリプル・スピード・イーサネット インテル® FPGA IP ファンクションは、ソフト CDR としてコンフィグレーションされた Stratix® V、Stratix® IV、Stratix® III、Arria® V、Arria® II GX デバイスの LVDS ハードマクロを使用します。トリプル・スピード・イーサネット インテル® FPGA IP ファンクションについて詳細は、インテルの販売代理店にお問い合わせください。