インテル® Stratix® 10 サポートページでは、ビデオ、関連資料、トレーニング・コースなど、インテル® Stratix® 10 デザインを始めるのに役立つ情報を紹介します。

トレーニング

インテル® HyperFlex™ オンライン・トレーニング(英語版)

コースタイトル

内容

Intel® HyperFlex™ FPGA Architecture in Intel® Stratix® 10 Overview 前世代デバイスに比べ 2 倍の性能向上を可能にする、インテル® Stratix® 10 デバイスに採用された新しい HyperFlex™ コア・アーキテクチャーについて解説します。
Intel® Quartus® Prime Hyper-Aware Design Flow インテル® Stratix® 10 HyperFlex™ アーキテクチャーの活用を支援するインテル® Quartus® Prime 開発ソフトウェアのフローの新機能について解説します。
Using Fast Forward Compile 新しいインテル® Quartus® Prime 開発ソフトウェアの Fast Forward Compile 機能を使用し、デザイン性能を迅速に調査して性能目標を達成する方法を解説します。
Introduction to Hyper-Retiming インテル® HyperFlex™ FPGA アーキテクチャーと Hyper-Retiming がどのように連携するか、および Hyper-Retiming と従来の FPGA リタイミング戦略との違いについて解説します。
Eliminating Barriers to Hyper-Retiming インテル® Stratix® 10のインテル® HyperFlex™ FPGA アーキテクチャーにおいて Hyper-Retiming による最大限の性能向上が得られないデザイン状況とコーディング・スタイルについて解説します。
Introduction to Hyper-Pipelining インテル® HyperFlex™ FPGA アーキテクチャーと Hyper-Pipelining がどのように連携するか、そして Hyper-Pipelining と従来の FPGA パイプライン化戦略との違いについて解説します。
Understanding Critical Chains クリティカル・チェーン解析の概要に触れ、より高いクロックスピードを実現するための手法を解説します。
Introduction to Hyper-Optimization Hyper-Optimization の仕組み、およびデザイン目標の達成に Hyper-Optimization が必要かどうかを判断する方法を解説します。
Hyper-Optimization Techniques 1: Loop Analysis and Solutions FPGA デザイン内のループに起因する典型的な性能ボトルネックと、インテル® Stratix® 10 デバイスでループをデザイン性能の制約要因にしないようにするための基本戦略について解説します。
Hyper-Optimization Techniques 2: Pre-Computation インテル® Stratix® 10 デバイスにおいてデザイン性能へのループの影響を抑える事前計算の背後にある手法とテクニックについて解説します。
Hyper-Optimization Techniques 3: Shannon’s Decomposition 特別な最適化手法であるシャノン展開を使用して、インテル® Stratix® 10 デバイス向けデザインに対するループの影響を最小限に抑える方法を解説します。

HyperFlex™ インストラクター・トレーニング/オンライン・トレーニング・コース (英語版)

コースタイトル 内容
Performance Optimization with Intel® HyperFlex™ FPGA Architecture in Intel® Stratix® 10 インテル® Stratix® 10のインテル® HyperFlex™ FPGA アーキテクチャーを利用するためのインテル® Quartus® Prime 開発ソフトウェアの機能といくつかの基本的なデザイン手法について学習します。段階的に性能曲線を改善できるように、2 ステップに分けて HyperFlex™ アーキテクチャーによる性能向上を図る方法を解説します。
Advanced Optimization with Intel® HyperFlex™ FPGA Architecture in Intel® Stratix® 10 インテル® Stratix® 10のインテル® HyperFlex™ FPGA アーキテクチャーの性能をフルに発揮させるためのデザイン手法を学習します。コーディング・スタイルおよびロジック構造をどう変更すれば、デザインの全体的な機能を変更することなく、最適化されていないデザインの最大 2 倍のクロックレートを達成できるかについて解説します。