PCI Express 向けインテル® FPGA IP

PCI Express* のブロック図

インテル® Stratix® 10 DX 機能デモ


インテル® Agilex™ PCIe Gen4 x16 デモ


インテル® Stratix® 10 PCI Express Gen3 x16 SR-IOV 


PCI Express* (PCIe*) プロトコルは、1 秒間に 2.5 ギガトランスファー (GT/s) から 16.0 GT/s 以上のデータ転送速度を備えた高性能、スケーラブル、そして機能豊かなシリアルプロトコルです。PCI Express* 向けインテル® FPGA Intellectual Property (IP) は、業界団体である PCI-SIG* による次世代仕様の策定とともに機能拡張し続けます。インテルは、1992年以来 PCI-SIG* のメンバーとして、新しい世代のシリコンが登場する度に PCI-SIG* コンプライアンス・ワークショップに参加して現代の業界水準への相互運用性と適合性を確実にしています。

PCI Express* IP ソリューションには、業界のテクノロジーをリードするインテルの PCI Express* ハード・プロトコル・スタック (トランザクション層およびデータリンク層が含まれる) とハード化された物理層 (フィジカル・メディア・アタッチメント (PMA) およびフィジカル・コーディング・サブレイヤー (PCS) が含まれる) が含まれています。インテルの PCI Express* IP には、ダイレクト・メモリ・アクセス (DMA) エンジンやシングル・ルート I/O バーチャライゼーション (SR-IOV) といったソフト / ハード・ロジック・ブロックがオプションで含まれます。Pタイル における最新版のハード IP コアには VirtIO、ScalableIO、および Shared Virtual Memory への機能サポートが含まれています。このハード化された IP とソフト IP のユニークな組み合わせが、最適統合のための優れたパフォーマンスと柔軟性を提供します。

また、インテル® FPGA PCI Express IP は PCI SIG テストに合格しています。

インテルは、Platform Designer (旧Qsys) に準拠するインテル® FPGA IP 機能に基づいた PCI Express* IP ソリューションを提供しています。

Pタイル PCIe* ハード IP は 2019年8月の PCI-SIG* コンプライアンス・テスト・イベントにおいて合格しています。結果は PCI-SIG* のインテグレーター・ウェブページに掲載されています。

詳しくは、 インテル® FPGA 販売代理店までお問い合わせください。

Pタイル ハードIP の PCIe 機能:

  • ハード IP として実装されたトランザクション層、データリンク層および物理層を含む完全なプロトコルスタック
  • エンドポイント・モードおよびルートポート・モードで Gen4 x16 までをネイティブにサポート
  • ポート分岐性能: 4 つの x4 ルートポート、2 つの x8 エンドポイント
  • アップストリーム・モードおよびダウンストリーム・モード双方で TLP バイパスモードをサポート
  • 最大ペイロード 512B までサポート
  • 最大 512 の未処理 NPR のみで x16 コントローラーの 10 ビットのタグをサポート
  • Separate Refclk with Independent Spread Spectrum Clocking (SRIS)
    • Separate Refclk with no Spread Spectrum Clocking (SRNS)
    • 共通 Refclk アーキテクチャー
  • PCI Express* アドバンスド・エラー・レポーティング (PF のみ)
  • D0 および D3 PCIe パワーステートのみサポート
  • レシーバーにおける Lane Margining
  • リタイマーの存在の検知

多機能およびバーチャライゼーション機能:

  • SR-IOV サポート (各エンドポイントで 8 PF、2K VF)
  • Configuration Intercept Interface による VirtIO サポート
  • Scalable I/O および Shared Virtual Memory (SVM)* サポート (予定)
  • Acess Control Service (ACS)
  • Alternative Routing-ID Interpretation (ARI)
  • Function Level Reset (FLR)
  • TLP Processing Hint (TPH)
  • Address Translation Services (ATS)
  • Process Address Space ID (PasID)

ユーザー・インターフェイス機能:

  • AVST / AVMM ユーザー・サイド・インターフェイス
  • 別ヘッダー、データおよびプレフィックスを備えたユーザー・パケット・インターフェイス
  • ユーザー・パケット・インターフェイスはいかなるサイクルにおいても最大 2 TLP を処理可能 (x16 モードのみ)
  • 最大 512 の未処理ノンポステッド・リクエスト (x16 コアのみ)
  • 最大 256 の未処理ノンポステッド・リクエスト (x8 および x4 コア)
  • 自律ハード IP モードのサポート
    • このモードでは、FPGA 構成とユーザー・モードへの入力が完了する前に PCIe* ハード IP のホストとの通信を可能にします。
  • PCIe* リンクによる FPGA コア構成 (CVP Init および CVP アップデート) 

IP デバッグ機能:

  • 以下の機能を含むデバッグ・ツールキット:
    • プロトコルおよびリンク・ステータス情報
    • PMA レジスターアクセスと Eye View 能力を含む、基本的および高度なデバッグ機能

ドライバーサポート:

  • Linux/Windows デバイスドライバー

表 1.デバイスサポートとハード PCI Express* IP ブロック数

デバイスファミリーハード PCI Express* IP ブロック数PCI Express* リンク速度  

Gen1

(2.5 GT/s)

Gen2

(5.0 GT/s)

Gen3

(8.0 GT/s)

Gen4

(16.0 GT/s)

Gen5

(32.0 GT/s)

インテル® Agilex™1 ~ 3 個 / デバイス チェックマークチェックマークチェックマークチェックマークチェックマーク
インテル® Stratix® 101 ~ 4 個 / デバイスチェックマークチェックマークチェックマークチェックマーク 
インテル® Arria® 101 ~ 4 個 / デバイスチェックマークチェックマークチェックマーク  
インテル® Cyclone® 101 個 / デバイスチェックマークチェックマーク   
Stratix® V1 ~ 4 個 / デバイスチェックマークチェックマークチェックマーク  
Arria® V1 ~ 2個 / デバイスチェックマークチェックマーク   
インテル® Cyclone® 10 GX1 個 / デバイス チェックマークチェックマーク   
Cyclone® V GT2 個 / デバイスチェックマークチェックマーク   
Cyclone® V GX1 ~ 2個 / デバイスチェックマーク    
Stratix® IV2 ~ 4個 / デバイスチェックマークチェックマーク   
Cyclone® IV GX1 個 / デバイスチェックマーク    
Arria® II GZ1 個 / デバイスチェックマークチェックマーク   
Arria® II GX1 個 / デバイスチェックマーク    

表 2.デバイス構成と機能サポート

インタフェース・タイプAvalon®-STAvalon®-MMAvalon®-MM (DMA あり)SR-IOVCvP / PRoP
デバイス / 構成 
インテル® Agilex™エンドポイントGen4 x16 までGen4 x16 までGen4 x16 まで提供状況Gen4 x16 まで: CvP Init
ルートポートGen4 x16 までGen4 x16 まで---
インテル® Stratix® 10エンドポイントGen4 x16 までGen4 x16 までGen4 x16 まで提供状況Gen4 x16 まで: CvP Init
ルートポートGen4 x16 までGen4 x16 まで---
インテル® Arria® 10エンドポイントGen3 x8 までGen3 x4 までGen1 x8、Gen2 x4、Gen2 x8、Gen3 x2、Gen3 x4、Gen3 x8提供状況Gen3 x8まで: CvP および PRoP
ルートポートGen3 x8 までGen3 x4 まで---
インテル® Cyclone® 10 GXエンドポイントGen2 x4 までGen2 x4 までGen2 x4-Gen2 x4まで: CvP および PRoP
ルートポートGen2 x4 までGen2 x4 まで---
Stratix® VエンドポイントGen3 x8 までGen3 x4 までGen1 x8、Gen2 x4、Gen2 x8
Gen3 x2、Gen3 x4、Gen3 x8
提供状況Gen1: CvP Init および CvP アップデート
Gen2: CvP Init および CvP アップデート
ルートポートGen3 x8 までGen3 x4 まで---
Arria® V GZエンドポイントGen3 x8 までGen3 x4 までGen1 x8、Gen2 x4、Gen2 x8
Gen3 x2、Gen3 x4、Gen3 x8
-Gen1: CvP Init および CvP アップデート
Gen2: CvP Init および CvP アップデート
ルートポートGen3 x8 までGen3 x4 まで---
Arria® VエンドポイントGen1 x8 および Gen2 x4 まで

Gen1 x8 および

Gen2 x4 まで (x2 なし)

Gen1 x8、Gen2 x4-Gen1 x8 および Gen2 x4 まで
Gen1: CvP Init および CvP アップデート
Gen2: CvP Init
ルートポートGen1 x8 および Gen2 x4 まで

Gen1 x8 および

Gen2 x4 まで (x2 なし)

---
Cyclone® VエンドポイントGen2 x4 までGen2 x4まで (x2 なし)Gen2 x4-Gen2 x4 まで
Gen1: CvP Init および CvP アップデート
Gen2: CvP Init
ルートポートGen2 x4 までGen2 x4まで (x2 なし)---
  • CvP-Configuration via Protocol (プロトコルを介したコンフィグレーション)
  • PRoP – Partial Reconfiguration over PCI Express* (PCI Express* を介したパーシャル・リコンフィグレーション)
  • SR-IOV – Single Root I/O Virtualization (シングルルート I/O 仮想化)
  • DMA – Direct Memory Access (ダイレクト・メモリー・アクセス)

表 3.PCI Expre ss* IP の品質指標

基本情報

IP の初回リリース年

2005

インテル® Quartus® Prime 開発ソフトウェアの最新バージョンをサポート

20.1

ステータス

製品化済み

提供内容

製品に含まれるものは以下のとおりです。

  • デザインファイル (暗号化ソースコード、または合成後のネットリスト)
  • タイミング制約および / またはレイアウト制約
  • 変更履歴付きドキュメント
すべて「あり」 (Readme ファイルの提供を除く)

IP に同梱されるその他の提供物

テストベンチおよびデザインのサンプル

エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化 GUI

あり

インテル® FPGA IP 評価モードサポートのため IP コア有効化 

あり

ソース言語

Verilog

テストベンチ言語

Verilog

同梱ソフトウェア・ドライバー

あり

ドライバーがサポートする OS

Linux*/ Windows*

実装情報

ユーザー・インターフェイス

Avalon® Streaming、Avalon Memory-Mapped

IP-XACT メタデータ

なし

検証

サポートされるシミュレーター

NCSim、ModelSim、VCS

検証済みハードウェア

インテル® Arria® 10、インテル® Stratix® 10

業界標準のコンプライアンス・テストの実施

あり

「あり」の場合、実施したテストの種類

PCI-SIG

「あり」の場合、使用したインテル® FPGA デバイス

インテル® Stratix® 10 GX L タイル、インテル® Stratix® 10 GX H タイル、インテル® Stratix® 10 DX P タイル

「あり」の場合、実施日

2019年8月 (インテル® Stratix® 10 FPGA P タイル)

「なし」の場合、今後の予定

該当なし

相互運用性

IP における相互運用性テストの実施有無

あり

「あり」の場合、使用したインテル® FPGA デバイス

インテル® Stratix® 10 GX L タイル / H タイル、インテル® Stratix® 10 DX P タイル

相互運用性レポートの提供

あり

インテルでは、PCIe* のリファレンス・デザインおよびアプリケーション・ノートを豊富に用意しています。これらのリファレンス・デザインおよびアプリケーション・ノートには、インテル® FPGA および SoC での実現可能性の検討やデバイスの選択、そしてデザインの検証にすぐに利用できるソリューションが含まれています。

また、インテル® FPGA 開発キットは、デザインの考案をすぐに開始するために必要となる、ハードウェアおよびソフトウェアの両方を備えた完全なシステムレベルのデザイン環境を整えることで、リファレンス・デザインおよびアプリケーション・ノートを補完しています。それぞれのリファレンス・デザインには、その開発サイクルに使用したインテル® FPGA 開発キットおよびインテル® Quartus® ソフトウェア (バージョン 15.1以降) のバージョンが明示されています。

PCIe* は幅広くコンフィグレーション可能な IP ソリューションで、多様なアプリケーションのニーズに対応可能なため、そのようなすべてのコンフィグレーションまたはアプリケーションについてのリファレンス・デザインを提供することは容易ではありません。特定のコンフィグレーションまたはデバイスに対して、すぐに利用可能なリファレンス・デザインがない場合は、必要な要件に近いデザインを使用し、編集または移植することもできます。 

 

ユーザーガイドとリファレンス・デザインは、新しい PCI Express IP サポートセンターで入手できます。

 

このインテル® FPGA Intellectual Property (IP) の機能に関するテクニカル・サポートは、PCI Express* - サポート・センターにアクセスしてください。 また、ナレッジベースでこの機能に関連するトピックを検索することもできます。

† テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.com/benchmarks/ (英語) を参照してください。

Intel および Quartus は、アメリカ合衆国および / またはその他の国における Intel Corporation またはその子会社の商標です。