PCI Express* 向けインテル® FPGA IP

図1． PCI Express* ブロック図

Intel^® Stratix^® 10 PCI Express* Gen3x16 SR-IOV (英語)

PCI Express* Link Inspector Demo (英語)

Automated Generation of SignalTap II Files for Intel® Arria® 10 IP Core Debug (英語)

PCI Express* (PCIe*)プロトコルは、2.5 GT/s ～ 8.0 GT/s 以上のデータ転送レートを持つ機能豊富かつスケーラブルな高性能シリアル・プロトコルです。インテル® FPGAの PCI Express* IP (Intellectual Property) は、PCI-SIG* による次世代仕様の策定とともに拡大し続けています。インテル® は、1992 年に PCI-SIG のメンバーになってから継続的に PCI-SIG コンプライアンス・ワークショップに参加し、新しい世代のシリコンが登場するたびに相互運用性と最新業界標準への適合性を保証しています。

PCI Express* IP ソリューションは、トランザクション・レイヤーとデータ・リンク・レイヤーを含むアルテラの最先端 PCI Express* ハード・プロトコル・スタック、およびフィジカル・メディア・アタッチメント (PMA) とフィジカル・コーディング・サブレイヤー (PCS) の両方を含むハード・フィジカル・レイヤー（物理層）で構成されます。主要ブロックのハード化により、FPGA ロジック・リソースが 20 % 節約されます^†。インテルの PCI Express* IP には、スキャッタ・ギャザー・リスト・ベースのダイレクト・メモリ・アクセス (DMA) エンジン、シングル・ルート I/O バーチャライゼーション (SR-IOV) などのソフト・ロジック・ブロックも含まれています。このハード IP とソフト IP の独自の組み合わせにより、卓越した性能と最適な統合に必要な柔軟性を提供します。

インテルは、プラットフォーム・デザイナー（旧：Qsys）に対応したインテル® FPGA IP ファンクション・ベースの PCI Express* IP ソリューションを提供しています。詳細については、販売代理店にお問い合わせください。

機能

インテル® Stratix^® 10 デバイス上の新しいハード・プロトコル・スタック
- インテル® Stratix® 10 デバイス: インテルの 14 nm トライゲート (FinFET) プロセス
第 4 世代ハード・プロトコル・スタック、PCS 層、および PMA 層
- 4 世代にわたるデバイス
  - (65nm、40nm、28nm、20nm)
- 7 つの製品ファミリー
パフォーマンスと効率を最大化するための DMA エンジンおよびデバイスドライバー
- 高スループット、高 Input/Output Per Second (IOPS) パフォーマンス
  - 最大 6.8 ギガビット/秒 (Gbps) のスループットおよび 500K を超える IOPS
- スキャッター・ギャザー・ベースの DMA
- Linux* および Windows* のデバイスドライバー
  - キャラクターおよびブロックのデバイスドライバーをサポート
  - オープンソース・コード
  - BSD/GPL のデュアル・ライセンス・モデル
Gen1、Gen2、Gen3 をサポート
x1、x2、x4、x8 のレーン幅 (インテル® Stratix® 10 デバイスでは x16 のレーン幅)
ルートポートおよびエンドポイントの構成
SR-IOV の特長
- 4 つの物理機能 (PF) / 2048 の仮想機能 (VF)
- MSI / MSI-X 割り込みをサポート
Configuration via Protocol (PCIe*) Initialization (CvP Init) (プロトコルを介したコンフィグレーションの初期化)
- 電源投入時のプログラミング用
Partial reconfiguration over protocol (PCIe*) (PRoP) (プロトコルを介したパーシャル・リコンフィグレーション)
- 通電時の複数イメージ・プログラミング用
複数のユーザー・インターフェイスのオプション
- Avalon* Streaming (Avalon*-ST)
- Avalon*-MM (Memory-Mapped)
- Avalon*-MM (DMA あり)

デバイスサポート

表1．デバイスサポートとハード PCI Express* IP ブロック数

デバイスファミリー	ハード PCI Express* IP ブロック数	PCI Express* リンク性能
デバイスファミリー	ハード PCI Express* IP ブロック数	Gen 1（2.5 GT/s）	Gen 2（5.0 GT/s）	Gen 3（8.0 GT/s）
インテル® Stratix^® 10	1 ～ 4 個／デバイス
インテル® Arria^® 10	1 ～ 4 個／デバイス
インテル® Cyclone® 10 GX	1 個／デバイス
Stratix^® V	1 ～ 4 個／デバイス
Arria® V	1 ～ 2個／デバイス
Cyclone^® V GT	2 個／デバイス
Cyclone® V GX	1 ～ 2個／デバイス
Stratix® IV	2 ～ 4個／デバイス
Cyclone® IV GX	1 個／デバイス
Arria® II GZ	1 個／デバイス
Arria® II GX	1 個／デバイス

表2．デバイス・コンフィグレーションと機能サポート

インターフェイス･タイプデバイス／コンフィグレーション		Avalon-ST	Avalon-MM	Avalon-MM with DMA	SR-IOV	CvP / PRoP
インテル® Stratix® 10	エンドポイント	Gen3 x16 まで	Gen3 x16 まで	最大 Gen3 x16	最大 Gen3 x16	最大 Gen3 x16：CvP Init および CvP Update
インテル® Stratix® 10	ルートポート	Gen3 x16 まで	Gen3 x16 まで	N/A	N/A	N/A
インテル® Arria® 10	エンドポイント	Gen3 x8 まで	Gen3 x4 まで	Gen1 x8, Gen2 x4, Gen2 x8, Gen3 x2, Gen3 x4, Gen3 x8	出荷中	最大 Gen3 x8：CvP および PRoP
インテル® Arria® 10	ルートポート	Gen3 x8 まで	Gen3 x4 まで	N/A	N/A	N/A
インテル® Cyclone® 10 GX	エンドポイント	Gen2 x4まで	Gen2 x4 まで	Gen2 x4	N/A	最大 Gen2 x4：CvP および PRoP
インテル® Cyclone® 10 GX	ルートポート	Gen2 x4まで	Gen2 x4 まで	N/A	N/A	N/A
Stratix® V	エンドポイント	Gen3 x8 まで	Gen3 x4 まで	Gen1 x8, Gen2 x4, Gen2 x8 Gen3 x2, Gen3 x4, Gen3 x8	出荷中	Gen1:CvP Init および CvP Update Gen2:CvP Init および CvP Update
Stratix® V	ルートポート	Gen3 x8 まで	Gen3 x4 まで	N/A	N/A	N/A
Arria® V GZ	エンドポイント	Gen3 x8 まで	Gen3 x4 まで	Gen1 x8, Gen2 x4, Gen2 x8 Gen3 x2, Gen3 x4, Gen3 x8	N/A	Gen1:CvP Init および CvP Update Gen2:CvP Init および CvP Update
Arria® V GZ	ルートポート	Gen3 x 8 まで	Gen3 x 4 まで	N/A	N/A	N/A
Arria® V	エンドポイント	Gen1 x8 および Gen2 x4 まで	Gen1 x8 および Gen2 x4 まで (x2 は除く)	Gen1 x8, Gen2 x4	N/A	Gen1x8 および Gen2x4 まで Gen1: CvP Init および CvP Update Gen2: CvP Init
Arria® V	ルートポート	Gen1 x8 および Gen2 x4 まで	Gen1 x8 および Gen 2x4 まで (x2 は除く)	N/A	N/A	N/A
Cyclone® V	エンドポイント	Gen2 x 4 まで	Gen2 x 4 まで (x2 は除く)	Gen2 x 4	N/A	Gen2 x 4 まで Gen1: CvP Init および CvP Update Gen2: CvP Init
Cyclone® V	ルートポート	Gen2 x 4 まで	Gen2 x 4 まで (x2 は除く)	N/A	N/A	N/A

IP の品質指標

表 3. PCI Express* IP の品質指標

基本情報
IP の初回リリース年	2005
サポートされるインテル® Quartus^® Prime 開発ソフトウェアの最新バージョン	18.1
状況	製品化済み
提供内容
製品に含まれるものは以下のとおりです。デザインファイル (暗号化ソースコード、または合成後のネットリスト) ModelSim* - Intel® FPGA Edition ソフトウェア用シミュレーション・モデルタイミング制約および / またはレイアウト制約変更履歴付き資料 Readme ファイル	すべて｢あり｣ (Readme ファイルの提供を除く)
IP に同梱されるその他の提供物	テストベンチおよびデザインのサンプル
エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化された GUI	あり
インテル® FPGA IP 評価モードのサポート	あり
ソース言語	Verilog および VHDL
テストベンチ言語	Verilog
同梱ソフトウェア・ドライバー	あり
ドライバーがサポートする OS	Linux/Windows
実装情報
ユーザー・インターフェイス	Avalon® Streaming、Avalon® Memory-Mapped
IP-XACT メタデータ	なし
検証
サポートされるシミュレーター	NCSim、ModelSim*、VCS/VCSMX
検証済みハードウェア	インテル® Arria® 10 FPGA、インテル® Stratix® 10 FPGA
業界標準のコンプライアンス・テストの実施	あり
｢あり｣の場合、実施したテストの種類	PCI-SIG*
｢あり｣の場合、使用したインテル® FPGA デバイス	インテル® Stratix® 10 GX L-Tile
｢あり｣の場合、実施日	2017年12月
｢なし｣の場合、今後の予定	該当なし
相互接続性
相互接続性テストの実施	あり
｢あり｣の場合、使用したインテル® FPGA デバイス	インテル® Stratix® 10 GX L タイル
相互接続性レポートの提供	あり

スタートガイド

インテルでは、PCIe* のリファレンス・デザインおよびアプリケーション・ノートを豊富に用意しています。これらのリファレンス・デザインおよびアプリケーション・ノートには、インテル® FPGA および SoC での実現可能性の検討やデバイスの選択、そしてデザインの検証にすぐに利用できるソリューションが含まれています。

また、インテル® FPGA 開発キットは、デザインの考案をすぐに開始するために必要となる、ハードウェアおよびソフトウェアの両方を備えた完全なシステムレベルのデザイン環境を整えることで、リファレンス・デザインおよびアプリケーション・ノートを補完しています。それぞれのリファレンス・デザインには、その開発サイクルに使用したインテル® FPGA 開発キットおよび Quartus® II またはインテル® Quartus® Prime 開発ソフトウェア(バージョン15.1以降) のバージョンが明示されています。

PCIe* は幅広くコンフィグレーション可能な IP ソリューションで、多様なアプリケーション・ニーズに対応可能であるため、そのようなすべてのコンフィグレーションまたはアプリケーションについてのリファレンス・デザインを提供することは容易ではありません。特定のコンフィグレーションまたはデバイスに対して、すぐに利用可能なリファレンス・デザインがない場合は、必要な要件に近いデザインを使用し、編集または移植することもできます。

インテル® FPGA 向け PCI Express* IP – サポートセンターで利用可能なリファレンス・デザインを提供しています。

技術サポート

インテル® FPGA IP ファンクションに関する技術サポートは、Intel® Premier Support　までお問い合わせください。また、このファンクションに関連するトピックは、ナレッジベースで検索することもできます。