SerialLite II インテル® FPGA IP コア

図1. 代表的なアプリケーションのブロック図

SerialLite II IP (Intellectual Property)は、あるポイントから他のポイントへ高速で確実に転送するための、シンプルで軽量なソリューションを提供します。多くのリンク支援機能を提供するロジックと共に、最大 16レーンのシリアルリンクから形成され、多くのリンクサポート機能がロジックによって提供されます。データの送受信における主要なアクセスとしては Atlantic* インターフェイスが使用されます。

SerialLite II プロトコルは、簡単に構築でき、ロジック使用を最小限に抑え、ロジック設計者の負担を低減できる仕様となっております。 SerialLite II IP は機能が豊富で、強力な GUI を使用してパラメーターライズ可能です。

SerialLite II IP を使用して構築されたリンクは 622 Mbps から 6.375 Gbps で動作可能です。リンクの信頼性は8B/10B エンコーディング・スキームやCRC (Cyclic Redundancy Code)オプション機能により強化されています。さらに、リトライ・オン・エラー機能によりビット・エラー・レートの低減も可能です。データレートやデータ転送のずれに対してはクロック補償およびフロー制御機能でサポートされ、データの損失を防ぎます。

Note that the Intel Arria 10 and Cyclone® V device families indirectly support the use of the SerialLite II Intel FPGA IP core in the Intel Quartus® design software. If your design requires the IP core on Intel Arria 10 or Cyclone V devices, please contact your local sales representative for a special license and easy-to-follow implementation guidelines.

  • 物理層における機能
    • レーンあたり 622 Mbps から 6.375 Gbps (データレートは Arria® 10 デバイスをサポート)
    • シングルレーンまたはマルチプルレーンを最大16 レーンまでサポート
    • 毎レーン8、16、または32ビットの データパス
    • シンメトリック、アシンメトリック、ユニディレクショナル/シンプレックスまたはブロードキャスト・モード
    • オプショナル・ペイロードやアイドル・スクランブル
    • 自己同期リンク・ステート・マシン
    • 最大16レーンに拡張可能なチャネル・ボンディング
    • 同期または非同期動作
      • 非同期用の自動クロックレート補償
      • +/-100、および +/-300 ppm
  • リンク層機能
    • Atlantic* インターフェイス準拠
    • 2種類のユーザーパケットをサポート: データパケットとプライオリティ・パケット
    • CRC-32 または CRC-16 CRC (Cyclic Redundancy Code) を使用たパケット・インテグリティの保護(オプション)
    • プライオリティ・パケットにおけるリトライ・オン・エラー機能(オプション)
    • フロー制御(データ/プライオリティ)
    • 制限のないデータとプライオリティ・パケット・サイズ
    • リンク管理パケット(オプション)
  • 最大3.125 Gbps にてアシンメトリック、ユニディレクショナルまたはブロードキャスト・モードをフルサポート(デバイスサポートに関しては、ユーザーガイドをご覧ください。)
  • 簡単に使用できる GUI インターフェイス
  • インテル® FPGA でサポートしているVHDL、Verilog HDL シミュレーター上で使用可能なIP ファンクション・シュミレーション・モデル

インテル® FPGA の SerialLite II IP コアは、以下のデバイスファミリーでサポートされています。

IP コアに関する技術サポートは、Intel® Premier Support にお問い合わせください。 ナレッジベース を使用してこのファンクションに関する関連トピックを検索することも可能です。

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