RapidIO インテル® FPGA IP コア

RapidIO® スタンダード 規格はワイヤレス業界の大部分において高速インターコネクトとして採用されており、一般に DSP プロセッサー間およびコントロール・プレーン・プロセッサーとメモリー間で使用されています。 RapidIO はまた、最高 6.25Gbaud データレートの XAUI または CEI など、フィジカル・メディア・アタッチメント (PMA) の電気的特性に対して広く使用されている規格を採用しているため、バックプレーン・インターコネクトとしても支持を集めています。

インテルが提供する 2 つの異なる RapidIO インテル® FPGA IP

  • RapidIO II インテル® FPGA IP コア は、RapidIO リビジョン 2.2 の仕様条項に準拠しています。
    • フィジカル、トランスポート、ロジカルレイヤー分割 (モジュラー・アーキテクチャー)
    • IDLE2 シーケンス - 長いコントロール・シンボル
    • 1.25、2.5、3.125、5.0、6.25 Gbaud レーンレート (1x、2x、4x のリンク幅)
  • RapidIO インテル® FPGA IP は、 RapidIO リビジョン 1.3 および 2.1 の仕様に準拠しています。
    • フィジカル、トランスポート、ロジカルレイヤー分割 (モジュラー・アーキテクチャー)
    • IDLE1 sequence - 短いコントロール・シンボル
    • 1.25、2.5、3.125、5.0 Gbaud レーンレート (1x、4x のリンク幅)

 

レーンレート、リンク幅、スピードグレードなどデバイスのサポートに関する詳細は、RapidIO インテル® FPGA IP ユーザーガイド をご覧ください。

  • エンベデッド・トランシーバー・ベースの PHY
  • 使いやすさ
    • IP パラメーター・エディターでは、インターフェイスの FIFO の深さ、アドレス変換ウィンドウ、差動出力電圧、およびプリエンファシスなどのパラメーター設定を容易に手動で最適化
    • 簡単なコンフィグレーションにより、リソース使用率を削減し、アプリケーションのニーズに応じてより小さな インテル® FPGA IP コア・バリエーションを作成
    • システム・インターコネクトを実現する プラットフォーム・デザイナー (旧:Qsys)
  • 堅牢なソリューション
    • エンドポイント IP (Intellectual Property) コア、テストベンチ、および主要な DSP プロセッサーおよびスイッチベンダーとの相互接続性をテスト済み
    • RapidIO リビジョン 1.3 / 2.1 および 2.2 の仕様に準拠

アドレス変換やシンプルな Avalon* Memory-Mapped (Avalon-MM) インターフェイス、および Avalon* Streaming (Avalon-ST) FIFO インターフェイスなどの機能を含むすべての RapidIO レイヤーを選択することでデザイン時間を数カ月短縮し、システムレベルの統合がすぐに実現できるソリューションです。

プロトコル・ソリューション

図 1 は プラットフォーム・デザイナー (旧:Qsys)を使って構築される、処理エレメントとして Nios® II ソフトコア・エンベデッド・プロセッサーを備えたシステムの例です。プログラムメモリーには、多様なエンドポイントのシステムレベル enumeration のための「ブートコード」を含めることができます。またエンドポイントの CAR (Capability Address Register) および インテル® FPGA IP コアをコンフィグレーションすることができます。

 

図 1. 完全な SRIO システム

基本情報

IP の初回リリース年

2009

サポートされるインテル® Quartus® Prime 開発ソフトウェアの最新バージョン

18.1

状況

実稼動対応

提供内容

製品に含まれるものは以下のとおりです。
  • デザインファイル (暗号化ソースコード、または合成後のネットリスト)
  • ModelSim* - Intel® FPGA Edition ソフトウェア用シミュレーション・モデル
  • タイミング制約および / またはレイアウト制約
  • テストベンチまたはデザインのサンプル
  • 変更履歴付き資料
  • Readme ファイル

  • あり

  • あり

  • あり
  • あり
  • あり
  • なし

IP に同梱されるその他の提供物

なし

エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化された GUI

あり

インテル® FPGA IP 評価モードのサポート

あり

ソース言語

Verilog と VHDL の両方

テストベンチ言語

Verilog と VHDL の両方

同梱ソフトウェア・ドライバー

なし

ドライバーがサポートするオペレーティング・システム (OS)

該当なし

実装情報

ユーザー・インターフェイス

Avalon-MM、Avalon-ST

IP-XACT メタデータ

なし

検証

サポートされるシミュレーター

ModelSim*、VCS、Riviera-PRO、NCSim

検証済みハードウェア

インテル® Arria® 10 デバイス、Arria® V デバイス、インテル® Cyclone® 10 デバイス、Cyclone® V デバイス、Stratix® V デバイス

業界標準のコンプライアンス・テストの実施

なし

「あり」の場合、実施したテストの種類

該当なし

「あり」の場合、使用したインテル® FPGA デバイス

該当なし

「あり」の場合、実施日

該当なし

「なし」の場合、今後の予定

なし

相互接続性

I相互接続性テストの実施

あり

「あり」の場合、使用したインテル® FPGA デバイス

Arria® V デバイス、インテル® Arria® 10 デバイス、インテル® Cyclone® 10 デバイス、インテル® Stratix® 10 デバイス

相互接続性レポートの提供

あり

RapidIO インテル® FPGA IP コアの技術サポートは、RapidIO IP コア・リソースセンター をご利用ください。さらに詳しい インテル® FPGA IP コアの技術サポートとして、 Intel® Premier Support オンライン・サポート・システムも使用可能です。 また、ナレッジベース でこの機能の関連トピックを検索することもできます。

また、SRIO インテル® FPGA IP のコンフィグレーションに関する Web ベースの技術トレーニングもご利用いただけます。