Interlaken Look-Aside インテル® FPGA IP コア

図 1.代表的なアプリケーションのブロック図

300G Interlaken Look-Aside IP Performance Interop with TE Connectivity Using Intel® Arria® 10 Device


Automated Generation of Signal Tap II Files for Intel Arria 10 IP Core IP Debug Feature


インテル® Quartus® Prime 開発ソフトウェアでボタンを押すだけでハードウェアを設計する例


Interlaken Look-Aside は、10 Gbps ~ 300 Gbps 超のパケット転送レートでデータパスデバイスと Look-Aside コプロセッサー間の相互運用を可能にする拡張性に優れたプロトコルです。Interlaken Look-Aside インテル® FPGA Intellectual Property (IP) コアは、今日の広帯域化と高性能化要件のニーズに対応すべく、絶えず進化し続けています。Interlaken Alliance が創設された 2007年からのメンバーであるインテルは、プロトコルの新機能とともに進化し続け、お客様に堅牢で実装が容易な Interlaken Look-Aside IP ソリューションを提供し続けています。 Interlaken Look-Aside インテル® FPGA IP コアは、300G 超 の幅広いバンド幅を提供します。

インテルと Cavium が連携し提供する事前検証済パケット分類ソリューション

Cavium NEURON Search Processor 搭載のインテル® Stratix® V FPGA 上の Interlaken Look -Aside インテル ® FPGA IP コアは、様々なネットワークやデータセンター・プラットフォームでの実装が容易で確実なパケット分類ソリューションを提供します。

インテルと Cavium は、お客様の意思決定プロセスをさらに簡素化するため、この完全で高性能なチップセットによって実装可能な各種の相互運用モードと性能指標について解説する相互運用性レポートを作成しました。このレポートを入手するには、販売担当者にお問い合わせください。

図 2.インテルと Cavium 間の Interlaken Look-Aside による接続設定

インテルと Cavium 間の接続システム概要

システムの概要詳細
ハードウェア
  • インテル: Stratix® V GX デバイス (5SGXMA7)
  • Cavium: NEURON Search プロセッサー評価ボード (EBA-NSP)
Interlaken Look-Aside IP コンフィグレーション設定
  • 4 レーン x 10.3125 Gbps
  • 8 レーン x 10.3125 Gbps
結果
  • 多様なパケットサイズのトラフィックを高い信頼性で正常に転送
  • 論理チャネルの処理を検証
  • 12 バイト未満のパケットの最大パケット・スループットは、614 Mpps
  • 平均レイテンシーは 256 ns (インテル® FPGA ILA IP 上)

インテル® FPGA Interlaken Look-Aside IP ソリューション

Interlaken Look-Aside インテル® FPGA IP コアには、インテルのテクノロジーをリードするトランシーバーであるフィジカル・メディア・アタッチメント(PMA)、フィジカル・コーディング・サブレイヤー (PCS) およびメディア・アクセス・コントロール (MAC) レイヤーが含まれます。PCS レイヤーと PMA レイヤーは インテル® Stratix® 10、 インテル® Arria® 10、 Stratix V、および Arria® V FPGA 内でハード化されています。Interlaken Look-Aside IP コアは広範なシミュレーション検証を経ており、社内外を問わず、さまざまなプラットフォームでの動作が実証されています。インテルは引き続き業界をリードする ASSP ベンダーと、次世代プラットフォームでの相互運用性を高めていきます。インテル® FPGA IP 評価モード機能を使用すれば、ライセンス不要で IP が評価できます。

インテルはカスタマイズされた Interlaken Look-Aside IP ソリューションを提供します。詳細については、正規販売代理店にお問い合わせください。

  • 最大 25 Gbps のデータレート
  • 最大 24 のマルチレーン構成
  • パケットモードのサポート
  • 低遅延なデータパスの送受信
  • BurstShort のサポート: 8 バイト以上
  • 最大 2 本の論理チャネル
  • インバンドフロー制御
  • IP の完全統合 (MAC、PCS、PMA レイヤー)
  • 調整可能なプリエンファシスおよびイコライゼーション設定
  • さまざまなアプリケーションのニーズに合わせた最適化を行うためのカスタム IP の提供

Interlaken Look-Aside IP 品質メトリックス

基本情報

IP の初回リリース年

2012

サポートされるインテル® Quartus® ソフトウェアの最新バージョン

19.4

ステータス

カスタマイズのリクエスト 1

提供内容

製品に含まれるものは以下のとおりです。

  • デザインファイル (暗号化ソースコード、または合成後のネットリスト)
  • タイミング制約および / またはレイアウト制約
  • 変更履歴付き資料
すべて「あり」

IP に同梱されるその他の提供物

テストベンチとデザインサンプル

エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化された GUI

なし

インテル® FPGA IP 評価モードサポートのため IP コアを有効化

なし

ソース言語

Verilog

テストベンチ言語

Verilog

同梱ソフトウェア・ドライバー

なし

ドライバーがサポートするオペレーティング・システム (OS)

該当なし

実装情報

ユーザー・インターフェイス

Avalon® ST - like

IP-XACT メタデータ

なし

検証

サポートされるシミュレーター

NCSim、ModelSim、VCS/VCSMX、Xcelium

検証済みハードウェア

済。インテル® Arria® 10 FPGA Transceiver Signal Integrity Development Kit、

インテル® Stratix® 10 Signal Integrity Development Kit、 

インテル® Agilex™ F-Series Transceiver-SoC Development Kit

業界標準のコンプライアンス・テストの実施

該当なし

「あり」の場合、実施したテストの種類

該当なし

該当する場合にベースとなるインテル® FPGA 製品

該当なし

「あり」の場合、実施日

該当なし

「なし」の場合、今後の予定

なし

相互接続性

相互接続性テストの実施

なし

該当する場合にベースとなるインテル® FPGA 製品

 

相互運用性レポートの提供

 なし

  1. お近くの販売担当者にお問い合わせください。

Look-Aside IP は現在、カスタム IP となっています。サポートが必要な場合は、お近くの販売店および FAE にお問い合わせください。 


この IP コアの技術サポートについては、インテル® プレミアサポートをご覧ください。また、ナレッジセンターでこの機能に関連するトピックを検索することもできます。