Stratix® FPGA は2017年6月1日をもって出荷を終了しました。

Volume 1 (ver 3.4, Jan 2006, 3 MB)

Section I. Stratix Device Family Data Sheet

Volume 2 (ver 3.5, Jun 2006, 6 MB)

Section I. Clock Management

Section II. Memory

Section III. I/O Standards

Section IV. Digital Signal Processing (DSP)

Section V. IP & Design Considerations

Section VI. Configuration & Remote System Upgrades

Chapter 11. Configuring Stratix & Stratix GX Devices (ver 3.2, Jul 2005, 559 KB) (Replaces AN 208)

Section VII. PCB Layout Guidelines

アプリケーション・ノート

AN 326: Interfacing QDRII+ & QDRII with Stratix II, Stratix II GX, Stratix, & Stratix GX Devices (ver 5.1, May 2008, 2 MB)

AN 425: Using the Command-Line Jam STAPL Solution for Device Programming (ver 2014.09.22, Sep 2014, 1 MB)Updated

AN 114: Designing with High-Density BGA Packages for Altera Devices (ver 5.3, Sep 2014, 844 KB)Updated

AN 311: ASIC-to-FPGA Design Methodology and Guidelines (ver 3.1, Apr 2009, 286 KB)

AN 357: Error Detection & Recovery Using CRC in Altera FPGA Devices (ver 1.4, Jul 2008, 371 KB)

AN 282: Implementing PLL Reconfiguration in Stratix & Stratix GX Devices (ver 2.0, Dec 2005, 511 KB)

Example 1: Shift Register in LEs

Example 2: altpll_reconfig Design with the MIF

Example 3: altpll_reconfig Design

AN 342: Interfacing DDR SDRAM with Stratix & Stratix GX Devices (ver 2.0, Dec 2005, 428 KB)

AN 315: Guidelines for Designing High-Speed FPGA PCBs (ver 1.1, Feb 2004, 2 MB)

Clock Switchover Example Design

エラッタ・シート

技術ノート

デバイス・ピンアウト・ファイル

プロセス変更通知

以下に、アルテラ の Stratix® デバイスについて最もよく尋ねられる質問とその回答を示します。

全般

性能

メモリ

デジタル信号処理ブロック

PLL(Phase-Locked Loop)

I/O と 終端

デバイス構成

Nios® II エンベデッド・プロセッサ

ソフトウェアと IP(Intellectual Property)

全般

Stratix デバイス・ファミリとは何ですか?

アルテラの Stratix デバイス・ファミリは、FPGAファミリで、以前のアーキテクチャと比べ一般的な性能は 50% 程度向上しています。Stratix デバイスに LogicLock™ デザイン方法を使用すれば、面倒なデザイン統合プロセスが簡単になり、最高の性能を発揮するブロック・ベース・デザインの開発・最適化を実現する基盤が得られます。Stratix デバイスには、7M ビットのエンベデッド TriMatrix メモリ、デジタル信号処理(DSP)ブロック、Terminator テクノロジなどの特長があります。1.5V、0.13 ミクロンの全層銅配線プロセス・テクノロジを採用した Stratix デバイス・ファミリの集積度の範囲は、ロジック・エレメント(LE)数で 10,570~79,040 です。Stratix デバイスにより、「Time-to-Market」最小限に抑えながら、広帯域幅のアプリケーションにおいて柔軟なソリューションを開発することが可能になります。

何種類の集積度、パッケージ、速度ランクを利用できますか? 出荷開始時期はいつですか?

Stratix デバイスの集積度は 7 種類あり、パッケージと速度ランクも多様です。7 種類すべての、Stratix FPGA ファミリは出荷を開始しています。詳細はStratix デバイスの概要のページの表1をご覧ください。

Stratix デバイスの出荷開始時期はいつですか?

Stratix FPGA ファミリの 7 つの製品はいずれも量産認定され、すぐに入手可能です。デバイスの出荷開始時期に関する詳細は、Stratix デバイス・ファミリの概要の表 1 をご覧ください。

Stratix デバイスではいくつのシステム・ゲートを利用できますか?

従来のゲート計数方法で数えた Stratix デバイスのシステム・ゲート集積度は 400 万~ 4,300 万ゲートです。しかし、システム・ゲートは確立された FPGA 業界標準に従っていないため、FPGA がますます複雑化するにつれて、システム・ゲートをただ 1 つの測定単位として使用してロジック集積度、高度な機能、およびメモリ・ブロックを表すことは次第に困難になっています。エンベデッド・メモリと LE は不均衡に増加するため、ゲート計数の重み付けの釣り合いが取れず、誤解を招く恐れがある集積度の値が最終的に示されます。LE ベースの計数法によってデバイスの選択が容易になり、混乱を避けることができます。したがって、Stratix デバイスの集積度は、FPGA のロジック容量をさらに正確に表す LE ベースの計数法で表します。

Stratix デバイスの注文コードはそれぞれの集積度とどのように関連しますか?

Stratix デバイスの注文コードは、デバイスで使用可能な LE 数から得られた近似値です。例えば、18,460 個の LE を持つ 2 番目に小さい Stratix デバイスには EP1S20 デバイスという名前が付いています。

Stratix デバイスは他のデバイス・ファミリとドロップイン互換ですか?

Stratix デバイスは、これまでのアルテラのデバイス・ファミリとドロップイン互換ではありません。Stratix デバイス・ファミリのアーキテクチャは一から開発されたまったく新しいものであり、機能、性能、パッケージがまったく新しいため、これらに対応する新しいピンアウトが開発されました。お客様は、サードパーティ製の EDA 開発ツールや Quartus® II ソフトウェアを使用すれば、Stratix デバイス向けにデザインを容易に変更することができます。

 

性能

プッシュボタン性能と最適化性能の違いは何ですか?

プッシュボタン性能は、Quartus II ソフトウェアで利用可能な性能向上オプションのみを使用したときに、設計者が既存のデザインで達成する最大システム周波数を表します。一方、最適化性能には、Quartus II ソフトウェアの性能向上オプションと、最初の配置配線の前後に手作業で行うデザイン最適化技法の組み合わせが関係します。ターゲットとするアーキテクチャへの適合度が上がるように元のデザインを変更し、デバイスで使用可能なデバイス・ファミリ固有のいずれかの機能を全面的に利用することもできます。

MultiTrack インタコネクトとは何ですか?

MultiTrack インタコネクトは、コラム・ベースとロウ・ベースの可変長の配線を使用して、ロジック・リソース、TriMatrix メモリ、DSP ブロック、I/O 構造の間を高速接続する連続配線構造です。これらの配線により、各デザイン・ブロック内部とデザイン・ブロック間で一定の速度で信号が高速伝搬するようになるとともに、タイミング結果の予測が可能になります。Quartus II ソフトウェアがインテリジェントに信号に優先順位を付けて、デザイン上重要なパスが高速な配線を通るようにすることで、性能が向上します。

Direct Drive テクノロジとは何ですか?

Direct Drive テクノロジは、アルテラ独自の確定的配線技術で、すべてのファンクションについて、デバイス内の配置に関係なく、同じ配線リソースが使用されるように保証します。デザインの変更や追加を行うと、通常はその後でシステムの最適化をやり直すことが必要になりますが、時間のかかることが多いこのプロセスは Direct Drive テクノロジの採用により不要になり、ブロック・ベース・デザインのシステム統合ステージは非常に簡単になります。各領域内部の信号は、その周囲領域におけるロジック・リソースの使用量に関係なく、同じ速度で伝搬します。このため、設計者はデザインのさまざまな部分を自由に追加、変更、移動することができ、それによってデザインの性能、適合性および機能性に悪影響が及ぶことはありません。

 

メモリ

TriMatrix メモリとは何ですか? どんな機能をサポートしていますか

TriMatrix メモリはエンベデッド・メモリ構造をしており、サイズの異なる 3 種類のメモリ・ブロックで、7M ビットのメモリ容量と 8 テラビット/秒のメモリ総帯域幅を実現しています。これら 3 種類のメモリ・ブロックは、ターゲットとするアプリケーションがそれぞれ異なります。512 ビットの M512 ブロックは、FIFO(first-in first-out)アプリケーションなどの小型ファンクションに使用することができ、4K ビットの M4K ブロックは、マルチチャネル I/O プロトコルからの着信データの保存に使用することができ、 512K ビットのM-RAM ブロックは、Nios™ のマイクロプロセッサ・コードの格納やインターネット・プロトコル・パケット・バッファリングなどのストレージ消費量の多いアプリケーションに使用することができます。どのメモリ・ブロックも、 エラー検出用のパリティ・ビットを余分に持ち、混合幅モードと混合クロック・モードをサポートしています。さらに、M4K ブロックと M-RAM ブロックは、高度な書き込み処理用にデュアル・ポート・モードとバイト・マスキングもサポートしています。

Stratix デバイスが大容量メモリを搭載するように設計されているのはなぜですか? 複数のブロック・サイズが必要なのはなぜですか?

次世代システムの速度が内部処理能力を常に上回るようになった結果、バッファリングとオン・チップ・ストレージに対するニーズが増大しました。これに対応するために、Stratix デバイスは、旧世代のアルテラのアーキテクチャと比べロジック/メモリ比が 4 倍増加するように設計されています。この増加は、面積を有効利用する M-RAM ブロックの搭載により実現されました。一方、データ・ポートの総数も、メモリの総ビット数と同様に重要です。デバイスの最大メモリ帯域幅は、このパラメータによって決まるからです(最大メモリ帯域幅は、システムが高速化を続けるに従い、性能の尺度としてますます重要視されています)。M512 ブロックと M4K ブロックを多数追加すれば、デバイスのポートの有効数は増加し、メモリ・ブロックに出入りするデータの転送速度を高めることができます。

 

デジタル信号処理ブロック

デジタル信号処理(DSP)ブロックとは何ですか? どんな機能がありますか?

Stratix デバイスに使用されている DSP ブロックは、RAKE レシーバ、VoIP(voice over Internet protocol)ゲートウェイ、OFDM(orthogonal frequency division multiplexing)トランシーバ、画像処理アプリケーション、マルチメディア・エンターテインメント・システムなどのアプリケーション向けに最適化された高性能エンベデッド処理ユニットです。DSP ブロックによって、DSP アプリケーションにおける性能上のボトルネックがなくなり、しかも予測可能かつ信頼性の高い性能が得られるため、性能を犠牲にせずにリソースを節約できます。 各 DSP ブロックでは入力レジスタ、出力レジスタ、およびオプションの中間パイプライン・レジスタを使用できるため、性能は 300MHz 以上、帯域幅は 2.4 GMACs(giga multiply accumulate operations per second)まで高まります。

このタイプの DSP ブロック・アーキテクチャにはどんな利点がありますか?

Stratix の DSP ブロックには、性能とリソースの使用量に関する多くの利点があります。PLD の処理能力は、並列演算や TDM(time-domain multiplexing)を必要とする集中計算型のアプリケーションで、業界標準の DSP プロセッサを上回っています。DSP ブロックの内部では乗算ステージとそれに続く累算/加算/減算ステージとが完全に分離されているため、性能はチップの他の部分の使用状況とは無関係に決まります。DSP ブロックのさまざまなステージに使用されるリソースを、そのデバイスの汎用部分が共用することはありません。したがって、そのデバイスのリソース消費率が 99% であっても 10% であっても、DSP ブロックの性能は同じです。

 

PLL(Phase-Locked Loop)

Stratix デバイスに PLL はいくつ実装されていますか?

最大容量の Stratix デバイスでは最大12 のオン・チップ PLL を利用可能であり、各 PLL は精密な周波数合成とタイミング管理を行うことができます。Stratix デバイスの PLL は、これまではハイ・エンドのディスクリート PLL デバイスだけでしか利用できなかった機能を備えているため、基板レベルのクロック・システムを管理することができ、これによってデザインの簡略化と総コストの削減が実現します。各 PLL には複数の出力部があり、Stratix デバイスで使用可能な 40 のシステム・クロックのどれでもドライブすることができます。したがって、クロッキングに対するニーズに完全に対応することが可能になります。どの PLL にも、完全な周波数合成機能(クロック周波数を逓倍したり分周したりする機能)と、I/O タイミングの最適化のための位相シフト機能があります。

Stratix デバイスでは何種類の PLL を使用することができますか? どんな機能がありますか?

Stratix デバイスは、エンハンスト PLL と高速 PLL の 2 種類の PLL をサポートしています。エンハンスト PLL はデバイスあたり最大 4 つあります。この PLL は豊富な機能を持つ汎用 PLL で、外部フィードバック、クロック切り換え、フェーズ・コントロールと遅延コントロール、PLL 再構成、スペクトラム拡散クロッキング、プログラマブル帯域幅などの最新の機能をサポートしています。高速 PLL はデバイスあたり最大 8 つあります。この PLL は、高速差動 I/O インタフェースを管理する高速出力を持ち、クロック周波数の逓倍やフェーズ・シフトなどの汎用クロック管理機能も備えています。

 

I/O と 終端

Stratix デバイスはどの高速差動電気標準 I/O 規格をサポートしていますか?

高速差動 I/O デザインでの実績を持つアルテラは、Stratix デバイスでも LVDS、PCML、HyperTransport™、LVPECL のサポートを継続しています。アルテラの差動 I/O ソリューションは、プログラマブル・ロジック業界の他のソリューションとは異なり、専用の高速回路を使用しているため、デバイスのスループットは最大限に高まります。専用回路には、最適化されたトランスミッタおよびレシーバ I/O バッファ、シリアライズ/デシリアライズ回路、高性能の高速 PLL、強化されたバイト・アライメント機能などがあります。デバイスあたり最大 152 チャネルを使用することができ、そのうち 80 チャネルは 840Mbps の性能に最適化されています。

Stratix デバイスはどの高速 I/O インタフェースをサポートしていますか?

Stratix デバイスは、SPI-4 Phase 2(POS-PHY Level 4)、SFI-4、10 ギガビット・イーサネット XSBI インタフェース(16 ビット)、HyperTransport、RapidIO、common switch interface(CSIX)、Utopia Level IVなど、最新の広帯域幅バス・プロトコルの多くをサポートしています。

Stratix デバイスはどの外部メモリ・インタフェースをサポートしていますか?

表 1 に示されているように、Stratix デバイス・ファミリの外部メモリ・インタフェース・ソリューションは、最新のシンクロナス・ランダム・アクセス・メモリ(SRAM)デバイスやシンクロナス・ダイナミック・ランダム・アクセス・メモリ(SDRAM)デバイスの性能要件を上回っています。性能上のボトルネックを発生させずに外部メモリ・デバイスをシステム・デザインに容易に統合でき、オン・チップ TriMatrix メモリの豊富なリソースの他に、追加のストレージ容量を利用できるようになります。設計者は、アルテラまたはサードパーティが開発した IP(intellectual property)メモリ・コントローラ・コアを購入するか、アルテラのウェブ・サイトからロイヤリティ・フリーのリファレンス・デザインをダウンロードするか、または特定のアプリケーション用にカスタマイズされたコアを独自に開発することができます。

メモリ・デバイス・タイプ サポートされているクロック速度 最大データ転送レート
SDR(Single Data Rate)SDRAM 200 MHz 200 MHz
DDR(Double Data Rate)SDRAM 200 MHz 400 Mbps
DDR FCRAM(Fast-Cycle RAM) 200 MHz 400 Mbps
ZBT(Zero Bus Turnaround)SRAM 200 MHz 200 MHz
QDR(Quad Data Rate)SRAM 167 MHz 668 Mbps
QDR II 167 MHz 668 Mbps

デバイス構成

リモート・システム・アップグレード(RSU)機能とは何ですか?

RSU 機能を使用すると、Stratix デバイスの再構成をリモート・ソースから行うことができるようになり、時間とコストが削減され、製品寿命が延びます。新しいアプリケーション・データをリモート・ソースからシステムに送り、最新のコンフィギュレーション・デバイスなどの外部メモリ・デバイスに保存しておき、後から Stratix デバイスの再構成に使用することができます。Stratix デバイスには、この新しいアプリケーション・データを使用した再構成を確実に成功させる専用回路があります。エラーが発生しそうな場合は、Stratix デバイスは、安全でバグのない初期構成データを使用して、外部メモリ・デバイスからの再構成を自動的に開始します。Stratix デバイスの登場により、設計者は、手作業での再構成を行うためにすべてのサイトにアクセスするという時間のかかるプロセスを経ずに、システム・アップグレードやバグ・フィックスを安全に実行できるようになりました。

 

Nios II エンベデッド・プロセッサ

Stratix デバイスは Nios II エンベデッド・プロセッサをサポートしていますか?

Stratix デバイスは Nios II エンベデッド・プロセッサをサポートし、アルテラの従来のアーキテクチャを大幅に上回る性能をもたらします。Stratix デバイスは、同時マルチ・マスタ Avalon™ バス、カスタム命令機能、先進的なデバッグ・ソリューションなど、Nios の現行機能を引き続きサポートしています。

 

ソフトウェアと IP(Intellectual Property)

どのバージョンのソフトウェアが Stratix デバイスをサポートしますか?

Quartus II ソフトウェアで、すべてのStratix デバイスをサポートしています。SignalProbe™、Fast Fit、Linux のサポートなどの新機能により、設計者は、総開発時間を最小限に抑える、本当の意味で統合されたひとつのプラットフォーム開発ツールを手にしたのです。最新の PowerFit™ テクノロジはデザインの配置・配線を最適化し、リソースの有効利用と性能向上を実現します。Stratix デバイス用のプログラミング・ファイル生成は、今後提供されるサービス・パックによってサポートされます。

どのサードパーティ製ツールが Stratix デバイスをサポートしますか? いつ入手できますか?

アルテラは、大手のサードパーティ EDA ベンダ各社と共同で、Stratix デバイスのデザイン用に本当にシームレスなデザイン・フローを提供します。Exemplar™ や Synplicity®、Synopsys は、アルテラのデバイスで最高の性能を発揮できるように、自社の合成ツールとシミュレーション・ツールで Stratix デバイス・ファミリをサポートする予定です。利用可能なサードパーティ製ソフトウェアの詳細については、アルテラの担当者にお問い合わせください。

どのような IP(Intellectual Property)コアが Stratix デバイス用に提供されますか?

既存のアルテラの Megacore はすべて、Stratix デバイスをサポートするように変更されます。アルテラとアルテラ AMPPSM(Altera Megafunction Partners Program)のコアは、Stratix のアーキテクチャ向けに特に最適化され、徹底的な検証、完全なドキュメントの作成、およびフルサポートが行われます。すべての信号処理コア、通信コア、バス・インタフェース・コアが対象になります。スケジュールについては、アルテラの担当者にお問い合わせください。