The Stratix® II GX Device Handbook is comprised of two volumes. Volume 1 is the Stratix II GX FPGA family data sheet. Volume 2 includes the Stratix II GX Transceiver User Guide. Volume 2 also provides detailed information on Stratix II GX features and PCB layout guidelines. To view both volumes, click the link below.

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Get more information on pin connection guidelines.

Check the Knowledge Database for Known Issues with the Stratix II GX Handbook.

Stratix II GX Device Handbook (Complete Two-Volume Set) (14 MB)

Volume 1 (ver 4.4, Jun 2009, 4 MB)

Volume 2 (ver 4.3, Oct 2007, 15 MB)

AN 326: Interfacing QDRII+ & QDRII with Stratix II, Stratix II GX, Stratix, & Stratix GX Devices (ver 5.1, May 2008, 2 MB)

AN 425: Using the Command-Line Jam STAPL Solution for Device Programming (ver 2014.09.22, Sep 2014, 1 MB)Updated

AN 553: Design Files

AN 462: Implementing Multiple Memory Interfaces Using the ALTMEMPHY Megafunction (ver 1.3, Apr 2009, 784 KB)

Example Design for AN 462: top.qar

AN 449: External Memory Interface Design Guidelines for Stratix II, Stratix II GX, and Arria GX Devices (ver 1.2, Sep 2007, 284 KB)

AN 339: Serial Digital Interface Demonstration for Stratix II GX Devices (ver 3.3, May 2007, 288 KB)

Section I. Stratix II GX Transceiver User Guide

Chapter 1. Stratix II GX Transceiver Block Overview (ver 2.4, Oct 2007, 137 KB)

Chapter 2. Stratix II GX Transceiver Architecture Overview (ver 4.2, Oct 2007, 2 MB)

  • (日本語版なし)

Chapter 3. Stratix II GX Dynamic Reconfiguration (ver 1.1, Oct 2007, 2 MB)

  • (日本語版なし)

Chapter 4. Stratix II GX ALT2GXB Megafunction User Guide (ver 4.2, Oct 2007, 5 MB)

Chapter 5. Stratix II GX ALT2GXB_RECONFIG Megafunction User Guide (ver 1.4, Oct 2007, 356 KB)

Chapter 6. Specifications & Additional Information (ver 3.1, Oct 2007, 238 KB)

Section II. Clock Management

Chapter 7. PLLs in Stratix II & Stratix II GX Devices (ver 4.5, Jul 2009, 2 MB)

Section III. Memory

Chapter 8. TriMatrix Embedded Memory Blocks in Stratix II & Stratix II GX Devices (ver 4.5, Oct 2007, 381 KB)

Chapter 9. External Memory Interfaces in Stratix II & Stratix II GX Devices (ver 4.5, Oct 2007, 405 KB)

Section IV. I/O Standards

Chapter 10. Selectable I/O Standards in Stratix II & Stratix II GX Devices (ver 4.6, Oct 2007, 513 KB)

Chapter 11. High-Speed Differential I/O Interfaces with DPA in Stratix II & Stratix II GX Devices (ver 2.3, Oct 2007, 353 KB)

Section V. Digital Signal Processing (DSP)

Chapter 12. DSP Blocks in Stratix II & Stratix II GX Devices (ver 2.2, Oct 2007, 338 KB)

Section VI. Configuration & Remote System Upgrades

Chapter 13. Configuring Stratix II & Stratix II GX Devices (ver 4.5, Oct 2007, 997 KB)

Chapter 14. Remote System Upgrades with Stratix II & Stratix II GX Devices (ver 4.5, Oct 2007, 293 KB)

Chapter 15. IEEE 1149.1 (JTAG) Boundary Scan Testing for Stratix II & Stratix II GX Devices (ver 3.3, Oct 2007, 273 KB)

Section VII. PCB Layout Guidelines

Chapter 16. Package Information for Stratix II & Stratix II GX Devices (ver 4.3, May 2007, 480 KB)

  • Chapter 1. 概要 (ver 1.2, Apr 2006, 224 KB)

Chapter 1. Introduction (ver 1.6, Oct 2007, 116 KB)

Chapter 2. Stratix II GX Architecture (ver 2.2, Oct 2007, 2 MB)

Chapter 3. Configuration & Testing (ver 1.4, Oct 2007, 186 KB)

Chapter 4. DC and Switching Characteristics (ver 4.6, Jun 2009, 2 MB)

Chapter 5. Reference and Ordering Information (ver 1.3, Oct 2007, 87 KB)

アルテラのStratix® II GXデバイスに関するFAQ(最もよく尋ねられる質問)を以下記載します。



Stratix II GXデバイス・ファミリとは何ですか?

90nm Stratix II GXファミリは、高速トランシーバを搭載したFPGA製品です。このデバイスは、増加を続けている高速シリアル配線を必要とするアプリケーションとプロトコル向けのアルテラの完全なプログラマブル・ソリューションの一つです。Stratix II GXデバイスは、アルテラの集積Stratix II FPGA製品と同一の革新的なアーキテクチャをベースにしており、最大20個のシリアライザ/デシリアライザ(SERDES)ベースのトランシーバを集積しています。

Stratix II GXシリアル・トランシーバは、622Mpbsから6.375Gbpsの範囲で動作し、低いジッタ生成と高いジッタ・トレランスを特長としています。送信プリエンファシス、受信イコライゼーション、プログラム可能な差動出力電圧(VOD)などの追加機能は、最もデータ負荷の高いバックプレーンに対しても低ビットエラーレート(BER)ソリューションを提供します。この新しいトランシーバ・ファミリは、PCI Express、シリアル・デジタル・インタフェース(SDI)、XAUI、SONET、ギガビット・イーサネット、SerialLite II、Serial RapidIO™、CEI-6G-LR/SR(Common Electrical Interface 6 Gbps Long Reach and Short Reach)などの多くの標準プロトコルをサポートします。Stratix II GXデバイス・トランシーバの消費電力は、3.125Gbps動作時で1チャネル当りわずか125mW、また6.375Gbps動作時で1チャネル当り225mWです。これは、トランシーバを搭載したFPGAの中では最小の消費電力となります。

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What are the benefits of using Stratix II GX devices?

Altera developed Stratix II GX devices based on customer input and protocol roadmaps. Stratix II GX FPGAs and their complete system solution of intellectual property (IP), system models, reference designs, signal integrity tools, and supporting collateral help customers complete their designs quickly and efficiently. Additionally, the transceivers have been designed to provide excellent signal integrity and the lowest-power solution in an FPGA, resulting in a reduction in board layout risks and improved system performance margins.

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What are transceiver blocks?

Stratix II GX transceivers are full-duplex, high-speed, serial I/O channels capable of transmission speeds up to 6.375 Gbps using clock data recovery (CDR). Each transceiver features dedicated circuitry that implements various stages of the data recovery/transmission, SERDES, encoding/decoding, and synchronization processes. A seamless interface with the programmable logic fabric ensures reliable data transfer, maximized data throughput, and simplified timing analysis.

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Stratix II GXデバイスの新たな主要トランシーバ機能は何ですか?

アルテラは、高性能アプリケーション向けFPGA製品の機能を拡張する、Stratix II GX FPGA製品の新たなトランシーバ機能群を提供します。次の表は、Stratix II GXとStratix GXデバイス・ファミリの機能の違いを示しています。

表 1. Stratix II GXとStratix GXのトランシーバ機能の比較

特長 Stratix II GX Stratix GX

622 Mbps – 6.375 Gbps

500 Mbps – 3.1875 Gbps


270 Mbps

270 Mbps

  • 3.1875 Gbps で動作時に 1 チャネル当り 125 mW
  • 6.375 Gbps で動作時に 1 チャネル当り 225 mW
  • 3.1875 Gbps で動作時に 1チャネル当り 150 mW
最大プリエンファシス・ レベル
  • 500%
  • 3 タップ
  • 140%
  • 2 タップ
  • 17 dB
  • 4 ステージ
  • 9 dB
  • 1 ステージ

400 mV – 1,400 mV

  • 400 mV – 1,600 mV
  • クワッド(4つの受信PLL(1)、1つの送信PLL)
  • 独立チャネル
  • 4つ異なるデータ転送速度
  • クワッド(4つの受信PLL、1つの送信PLL)
  • 独立チャネル
  • 1つのデータ転送速度

表 1の注:

  1. PLLs: Phase-locked loops

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Which applications do the Stratix II GX devices address?

The Stratix II GX devices can be used in a wide range of applications including mass storage systems, high-end consumer electronics, and high-speed communications. Designed with up to 20 channels—each operating at up to 6.375 Gbps—Stratix II GX devices are well equipped to handle high-bandwidth applications that include switch fabrics and I/O protocol bridging.

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どのプロトコルがStratix II GXファミリに対応していますか?

Stratix II GXは、多様なプロトコルに対応しています。Stratix II GXデバイスの物理コーディング・サブレイヤ (PCS)ブロック内のハードIPに関する情報は、下の『内蔵標準プロトコル・サポート』の表をご参照下さい。ソフトIP、ボード、リファレンス・デザイン、技術資料などのアルテラのプロトコル・ソリューションの構成に関しては、下の『アルテラのシリアル・プロトコル・ソリューションの例』の表をご参照下さい。

表 2. 内臓標準プロトコル・サポート

標準プロトコル(データ転送速度) 機能
PCI Express
(2.5 Gbps)
(6.375 Gbps)
(1.25 Gbps)
(3.125 Gbps)
Serial Rapid IO(SRIO)
(1.25, 2.5 & 3.125 Gbps)
(622 Mbps)
(2.488 Gbps)
(270 Mbps)
(1.4835 Gbps または 1.485 Gbps)
SerialLite II
622 Mbps – 6.375 Gbps
8b/10b エンコーダ/デコーダ

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How do Stratix II GX devices help reduce PCB design risk?

Board-level design for transceivers is a complex and challenging task, independent of the transceiver technology involved. Managing the signal integrity issues and ensuring a successful implementation requires close attention to detail, access to the necessary design tools, and the confidence that the silicon will perform as advertised.

Stratix GX FPGAs are widely recognized as being best in class for signal integrity. Stratix II GX FPGAs build on this technology to provide a robust low-jitter solution that includes a number of features to improve signal integrity. Stratix II GX devices offer high levels of pre-emphasis and equalization enabling the transceiver to operate at 6.375 Gbps across a backplane.

Stratix II GX devices are also delivered with a number of tools and collateral to support board simulation and PCB design. This includes SPICE simulation models and third-party PCB design kits ready for use with industry PBC design tools. These all help ensure the PCB is correct the first time.

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なぜStratix II GXファミリは、10Gbpsでなく6.375Gbpsをターゲットにしているのですか?

現在、プロトコルで必要とされている動作速度は、単一チャネルのトランシーバで1.0Gbpsから5.0Gbpsです。この動作範囲は今後3年間で3.125Gbpsから6.375Gbpsに移行していきます。より高速なトランシーバを必要とするアプリケーションは限定的され、10Gbps性能の実装は非常にコスト高となっています。また、10Gbpsのサポートは、ダイ・サイズ、消費電力、およびシグナル・インテグリティにとって不利な要件をもたらします。その上、多くの顧客は実際には10Gbpsもの速さを必要としていないことから、これらの要件は致命的となります。例えば、20ポート、6.375GbpsのStratix II GX FPGAの消費電力は4.5ワットであるのに対し、競合のソリューションでは同じデータ速度で11ワット消費しており、Stratix II GX FPGAが消費電力において優れていることを示しています。アルテラは今後3年間で、大半の顧客が必要とする主要プロトコルや性能基準に対する十分なサポートを提供します。

10Gbpsを必要とする数少ないアプリケーションのうち、高速トランシーバを必要とするものはほんのわずかです。Stratix II GX FPGAは、各デバイスのトランシーバでオーバーヘッド処理を実行することなく、このニーズに対応するために、外部トランシーバを効率良く活用します。

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いつから顧客はStratix II GXデバイスを利用したデザインの開発することができますか?

設計者は、Quartus® II ソフトウェア・バージョン5.1を利用して、Stratix II GXファミリのデザインを直ちに開始することができます。

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Stratix II GXファミリを利用することによってどのような利点を得られますか?

アルテラは、顧客からの意見と今後のプロトコルのロードマップを基に、Stratix II GXファミリを開発しました。Stratix II GXファミリならびにIP、システム・モデル、リファレンス・デザイン、シグナル・インテグリティ・ツール、技術資料のサポートを含む完全なシステム・ソリューションにより、顧客はデザインを迅速にかつ効率的に完成させることができます。また、このトランシーバは、単一のFPGA内で卓越したシグナル・インテグリティと最小消費電力を提供するよう設計されており、その結果、ボード・レイアウトのリスクを削減し、システム性能を改善します。

表 3. アルテラのシリアル・プロトコル・ソリューションの例

標準プロトコル 完全なプロトコル・ソリューション
PCI Express
  • PCI Express MegaCore® IPファンクション
    • PCI-SIG準拠
    • x1、x4、および x8 エンドポイントのサポート
  • x8エッジ・コネクタ/スロット、回路図、レイアウト付属の開発キット
  • 特性レポート
  • リファレンス・デザイン
ギガビット・ イーサネット
  • ギガビット・イーサネット・メディア・アクセス・コントロール(MAC)IP
  • HSSDC2高速コネクタ、回路図、レイアウト付属の開発キット
  • 特性レポート
  • MorethanIP の10ギガビット・イーサネットMAC IP
  • 回路図、レイアウト付属の開発キット
  • 特性レポート



  • SDI IP
    • レート検出、CRC(cyclic redundancy check)、ビデオ・パターン生成をサポートする全二重インタフェース
  • ドライバ、ケーブル・イコライザ、回路図、レイアウト付属の開発キット
  • 特性レポート

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Why would I use SerialLite II?

Many protocols now exist to facilitate serial data transmission. They are often used in applications that require a high degree of functionality and integration supporting both lower and upper layers of the protocol stack. In turn, this leads to the use of a large amount of FPGA logic to fully support the protocol. Often, for example in chip-to-chip or proprietary applications, it is not necessary to use all the features of a fully functional protocol and many applications only require the link layer of the protocol. In these applications, customers are paying a design penalty to incur the extra logic for features not being used.

SerialLite II is a link-layer protocol aimed at addressing the needs of customers requiring a simple protocol to address their application. SerialLite II is an open-standard protocol, but is provided by Altera as a standard IP block. The core is scaleable and be can be tailored to meet the your interfacing needs without adding unnecessary architecture.

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How are Stratix II GX devices different from Stratix II devices?

Stratix II devices are the industry's largest and fastest 90-nm FPGAs. They offer significant performance increases over previous-generation architectures and unrivalled logic and memory density. The Stratix II device architecture provides the basis upon which Stratix II GX devices are built. All of the same innovative features, including TriMatrix memory, digital signal processing (DSP) blocks, Terminator technology, 1-Gbps source-synchronous I/Os using dynamic phase alignment (DPA), and dedicated external memory interface circuitry are available in Stratix GX II devices.

Stratix II GX devices integrate up to 20 transceivers onto the Stratix II FPGA architecture. The transceivers, which operate between 600 Mbps and 6.375 Gbps, provide a robust solution for high-speed-I/O-based applications and protocols.

Additional information is available on the Altera website about the differences between Stratix II and Stratix II GX devices.

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Are Stratix II GX devices interoperable with ASSP devices?

By supporting a wide range of high-speed interface protocols, Stratix II GX devices have the ability to interoperate with ASSPs over a backplane or directly from chip to chip. This allows Stratix II GX devices to be seamlessly introduced into systems with existing transceiver ASSPs and to effectively implement bridging functions between otherwise incompatible products.

Are Stratix II GX devices interoperable with Stratix GX devices?

The transceiver buffers within Stratix GX and Stratix II GX devices are both extremely flexible and offer a number of features to overcome issues with signal integrity. It is relatively simple to use Stratix II GX and Stratix GX transceivers within the same system and allow them to interoperate.

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Which high-speed interfaces do the Stratix II GX devices support?

The Stratix II GX devices support numerous emerging interface protocols. This includes interfaces that require CDR functionality such as PCI Express, Gigabit Ethernet, SONET/synchronous digital hierarchy (SONET/SDH), XAUI, SD-SDI and HD-SDI, CEI-6G, the SRIO standard, and the Altera SerialLite II protocol. Table 4 shows the interface standards that the Stratix II GX devices support and the complete solution offered by Altera.

表4. インターフェース・スタンダード

スタンダード データ・レート コンプリート・ソリューション
IP 開発キット 特性 クックブック (1)
プロトコル特定 スタンダード
PCI-Express 1.1 2.5 Gbps Yes Yes - Yes Yes
CEI-6G 6.25 Gbps - - Yes Yes Yes
SDH / SONET OC-12 622 Mbps Yes - Yes Yes Yes
SDH / SONET OC-48 2.488 Gbps Yes - Yes Yes Yes
Gigabit Ethernet 1.25 Gbps Yes - Yes Yes Yes
XAUI 3.125 Gbps Yes - Yes Yes Yes
SD-SDI 270 Mbps Yes Yes - Yes Yes
HD-SDI 1.488 Gbps Yes Yes - Yes Yes
SRIO Standard 1.25, 2.5, 3.125 Gbps Yes - Yes Yes Yes
SerialLite II 622 Mbps – 6.375 Gbps Yes - Yes Yes Yes

表 4の注:

  1. これらの機能はStratix II FPGA製品にも備わっています。

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What are the individual Stratix II GX devices?

There are eight different Stratix II GX devices that range in density from 33,880 to 132,540 equivalent logic elements (LEs). Devices are available with up to 20 transceiver channels. Table 5 gives an overview of Stratix II GX device features. Table 6 provides details on device packaging. 

表5. Stratix II GX デバイスの特徴(1)

機能 デバイス 
Transceiver Data Rate 600 Mbps – 6.375 Gbps
Adaptive Logic Modules (ALMs) (2) 13,552 24,176 36,384 53,016
Equivalent LEs (2) 33,880 60,440 90,960 132,540
LVDS Channels 29 29 45 78
M512 RAM Blocks 202 329 488 699
M4K RAM Blocks 144 255 408 609
MRAM Blocks 1 2 4 6
Total RAM Bits 1,369,728 2,544,192 4,520,448 6,747,840
DSP Blocks 16 36 48 63
Embedded Multipliers (3) 64 144 192 252
PLLs (4) 4 8 8 8

表 5の注:

  1. Features are preliminary and subject to change.
  2. Each ALM is equivalent to 2.5 LEs.
  3. Each DSP block in a Stratix II GX device can implement four 18×18 multipliers or one 36×36 multiplier. To obtain the total number of 36×36 multipliers per device, divide the total number of 18×18 multipliers by a factor of 4.
  4. Includes both enhanced PLLs and fast PLLs.

表6. Stratix II GX トランシーバ・チャンネル、デバイス・パッケージ、最大ユーザー数の I/O ピン (1, 2)

デバイス   LVDS チャネル デバイス・パッケージとユーザーI/O 
  トランシーバ・チャンネル 受信 送信 F780 (29 mm) ユーザー I/O ピン F1152 (35 mm) ユーザー I/O ピン
F1508 (40 mm) ユーザー I/O ピン
EP2SGX30C 4 31 29 372 - -
EP2SGX60C 4 31 29 364 - -
EP2SGX30D 8 31 29 372 - -
EP2SGX60D 8 31 29 364 - -
EP2SGX60E 12 42 (3) 42 - 534 -
EP2SGX90E 12 47 (3) 45 - 558 -
EP2SGX90F 16 59 (3) 59 - - 650
EP2SGX130G 20 73 (3) 71 - - 734

表 6の注:

  1. 上記の各パッケージのI / Oピンの総数は専用クロック·ピンおよび専用高速I/ Oピンが含まれています。しかし、高速なI/ O機能のための高速またはクロック・リファレンス・ピンを含見ません。
  2. ユーザーI/ O数は暫定的であり、変更する可能性があります。
  3. 差動レシーバのための2つの追加のチャネルにも使用できる2つの差動クロック入力を含みます。

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Stratix II GX FPGAファブリックに含まれる主な機能は何ですか?

表 7. Stratix II GX デバイスの特徴 (1)

テクノロジーと機能 Stratix II GX FPGA
Process Technology 90 nm
Logic Structure ALM: Enhanced look-up table (LUT)-based structure with support for functions of up to 7 inputs
Logic Density Up to 132,540 equivalent LEs
TriMatrix Memory Up to 6.7 Mbits of embedded memory
External Memory Interface Support DDR2, RLDRAM II, QDRII, DDR, SDR SDRAM
DSP Blocks Up to 252 18x18 multipliers
Enhanced & Fast PLLs Up to 4 enhanced and 8 fast PLLs
Global Clock Networks Up to 16 global clock networks
Source-Synchronous Signaling Up to 1-Gbps data rates for LVDS and HyperTransport technology
Source-Synchronous Protocol Support PCI Express, CEI-6G, SDI, XAUI, SONET, SRIO, Gigabit Ethernet, and SerialLite II
Single-Ended I/O Support SSTL-2 (I & II), SSTL-18 (I & II), 1.8-V HSTL (I & II), 1.5-V HSTL (I & II), 3.3-V PCI, 3.3-V PCI-X 1.0, 3.3-V/2.5-V/1.8-V LVTTL, 3.3‑V/2.5‑V/1.8‑V/1.5‑V LVCMOS
Design Security Advanced encryption standard (AES) algorithm with
128-bit key
On-Chip Termination Series and differential
Nios II Processor Support Yes

表 7の注:

  1. これらの機能はStratix II FPGAにもあります。

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Stratix II GXデバイスは、どのような外部メモリ・インタフェースに対応していますか?

Stratix II GXデバイス・ファミリは、下の表に示す通り、最新のSRAM、DRAMデバイスの性能用件を満たします。外部メモリ・デバイスは、Stratix II GXデバイスに容易に接続が可能で、性能に対するボトルネックを生じさせることなく豊富なオンチップ・メモリ・リソースの外側にストレージ容量を追加する ことができます。設計者は、アルテラまたはサードパーティ・ベンダ製 IPメモリ・コントローラ・コアを購入したり、ロイヤリティ不要のリファレンス・デザインをアルテラのWebサイトからダウンロードしたり、あるいは特定 のアプリケーション向けにカスタマイズした独自のコアを開発することもできます。

Table 8. High-Performance External Memory Interface Support in Stratix II GX Devices

Memory Technology I/O Standard Bus Width Maximum Clock Speed
DDR SDRAMSSTL-2 Class I & II72 bits200 MHz
DDR2 SDRAMSSTL-18 Class I & II72 bits267 MHz
RLDRAM IISSTL-2 Class I & II36 bits300 MHz
QDR SRAMHSTL-18 Class I & II36 bits167 MHz
QDRII SRAMHSTL-18 Class I & II36 bits250 MHz

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Stratix II GXデバイスにはどのようなスピード・グレードがありますか?

Stratix II GX devices will be available in three speed grades: -3, -4, and -5, with -3 being the fastest and -5 the slowest.

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The remote system upgrade feature allows you to reconfigure Stratix II GX devices from a remote source, extending your product’s lifespan while also saving time and costs. New configuration data can be sent to a system from a remote source, saved to an external memory device such as an advanced configuration device, and subsequently used to reconfigure the Stratix II GX device. If an error occurs during this process, the devices automatically initiate re-configuration from the external memory device using safe, default factory-configured settings.

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Stratix II GX FPGA製品のデザイン・セキュリティ機能は何ですか?

Stratix II GX devices use the advanced encryption standard (AES) algorithm with a 128-bit key to encrypt the configuration bitstream. Selected by the National Institute of Standards and Technology (NIST) and adopted by the United States government to protect sensitive information, AES is the most advanced encryption algorithm available today. Other FPGA vendors support triple data encryption standard (triple DES) bitstream encryption using a battery to power-up or back-up the volatile key. Such approaches are very difficult to implement, increasing board-level concerns regarding possible system malfunctions and the need for redundancy. When the battery fails in the field, for example, the FPGA will not power on, causing the board to malfunction. Stratix II GX devices simplify system design by eliminating the need for a constant power source. Stratix II GX devices support the best configuration bit stream encryption available in the FPGA market.

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Stratix II GXデバイスはいつ提供開始されますか?

Stratix II GXデバイス・ファミリの最初の製品であるEP2S90GXデバイスのエンジニアリング・サンプルは、2006年の第1四半期に、残りのファミリ製品はその後6ヶ月間にわたり出荷される予定です。

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Stratix II GXデバイスの製造には、どのプロセス技術が利用されていますか?

Stratix II GXデバイスは、TSMCの量産認定済1.2V、90nm、9層メタル・プロセス技術で製造され、最先端のプロセス・ノードの利用におけるアルテラの先進性を裏付けます。Stratix II GXデバイスは、低誘電材料(Low-K)を使用し、300 mmウェハで製造されます。

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Stratix II GXデバイス・ファミリの価格はいくらですか?

Stratix II GXデバイスの価格は、発注したデバイスの集積度、パッケージ、性能、および数量により異なります。具体的な価格については、アルテラの販売代理店にお問い合せください。

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なぜアルテラは半導体の出荷体制が整う前にStratix II GXファミリを発表したのですか?

顧客は従来から、実際のデバイスを入手する前に高集積FPGAソフトウェアのデザインを開始してきました。システム・アーキテクトおよび設計者は、Stratix II GXファミリの特長と機能を事前に知ることにより、トランシーバだけでなく次世代システムのロジック・ファンクションの実装にも取り掛かることができます。また、設計者は現在、PCI ExpressやSerialLite II などのStratix II GX IPファンクションに最適化されたHSPICEシミュレーション・モデルとQuartus II 開発ソフトウェア・バージョン5.1を利用して、Stratix II GXデザインを開発することができます。

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What software is available to support Stratix II GX devices?

Stratix II GX devices are fully supported by Quartus II design software version 5.1 and beyond. In addition to Stratix II GX device compilation support, Quartus II version 5.1 software offers a host of new features, including advanced timing closure capabilities, the SignalTap® II logic analyzer, and formal verification support.

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どのサードパーティ・ベンダ製ツールによってStratix II GXデバイスはサポートされていますか?

In addition to the Quartus II integrated synthesis tool, synthesis and simulation tools from leading EDA vendors Cadence, Mentor Graphics®, Synopsys, and Synplicity all support Stratix II GX devices, ensuring the highest quality of results in Altera FPGAs.

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Which IP cores will be available for Stratix II GX devices?

All IP cores currently available for Stratix II FPGAs will be available for Stratix II GX devices.

New IP cores for implementing I/O protocols using the embedded transceiver blocks are available from Altera and Altera Megafunction Partner Program (AMPPSM) partners including:

  • PCI Express
  • 10 Gigabit Ethernet Media MAC
  • 10 Gigabit Ethernet PCS
  • 1 Gigabit Ethernet MAC
  • SONET Framer
  • SerialLite II

Transceiver-based IP cores leverage the dedicated functional blocks within each transceiver channel for an easy-to-use solution for complex applications. Additional functionality and higher-level processing is implemented in the general programmable logic resources within the device.

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Nios II エンベデッド・プロセッサは、Stratix II GXデバイスに対応していますか?

Yes, the advanced architectural features of Stratix II GX devices combined with the Nios II family of embedded processors offer unparalleled processing power to meet the needs of network, telecommunications, DSP applications, mass storage, and other high-bandwidth systems.

For answers to your technical questions, please visit the Altera Find Answers section.

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