Stratix IV GX トランシーバ: PMA

Stratix® IV GX FPGA は、クラス最高のシグナル・インテグリティを実現するトランシーバを搭載し、高速シリアル接続のための強固なソリューションを提供します。これらのトランシーバは、フィジカル・メディア・アタッチメント(PMA)およびフィジカル・コーディング・サブレイヤ(PCS)を備えており、優れたジッタ性能を達成しながら、消費電力、コストおよび同時スイッチング・ノイズ(SSN)を最小限に抑えるように設計されています。

アナログ回路内に実装されている PMA 機能は以下になります。

  • プログラマブル・プリエンファシスおよびイコライザ
  • クロック・データ・リカバリ(CDR)
  • シリアライザ/デシリアライザ(SERDES)
  • I/O バッファ

図 1 にトランシーバの PMA サブセクションを示しています。

図 1. Stratix IV GX トランシーバの PMA サブセクション

プログラマブルなプリエンファシスおよびアダプティブ・イコライゼーションによりコストを削減し、シグナル・インテグリティを向上

Stratix IV GX FPGA のプリエンファシスおよびアダプティブ・イコライザ機能を使用することにより、高価なボード材料や高度なレイアウト・テクニックの必要性を最小限に抑え、ボード・コストを最小化できます。安価な FR-4 PCB ファブリックは、高速エッジ・レート信号の高周波成分を減衰させる傾向があります。6 Gbps帯および6 Gbps帯以上の領域ではその影響は大きく、シグナル・アイは完全に閉じ、データ損失が発生する可能性があります。

Stratix IV GX デバイスは、このような損失を防止し、シグナル・インテグリティを向上させるためにプリエンファシスとアダプティブ・イコライザの両方を備えています。システム要件に応じて、プリエンファシス回路をさまざまなレベルにコンフィギュレーションし、高周波信号を改善するために波形を形成します。また、Stratix IV GX デバイスは、ボード損失を防止するために受信側で最大17 dB のダイナミック・イコライザを提供します。イコライザは自動的に最適なイコライゼーション設定を選択し、継続的にチャネルまで調整するアダプティブな動作が可能で、システムの要求に応じてユーザーが手動で16レベルから1つを選ぶこともできます。

プリエンファシスとイコライザはいずれも、システム動作中またはカードをバックプレーンに挿入した後でコンフィギュレーションするときに選択を変更できます。これらの機能は、システム・セットアップ時のフィールド・トライアルやシミュレーション結果の確認に使用することもできます。図 2 は 6.375 Gbps のニアエンドのアイ・ダイアグラムで、プリエンファシスによってシグナル・インテグリティが大幅に改善される様子を示しています。

図 2. 6.375 Gbps ニアエンドのアイ・ダイアグラム

この柔軟性により、システムを制御しやすくなり、コスト低減とシグナル・インテグリティ向上のためのデザイン決定を可能にします。

CDR ベース・シリアル標準規格のサポート

各レシーバ CDR ブロックには、固有の PLL(Phase-Locked Loop)があり、データを正しく受信し、特定のプロトコルに複数のトランシーバを必要とする伝送線路で発生したチャネル間のスキューを修正することができます。CDR は、着信シリアル・データ・ストリームからクロックを抽出し、シリアル・データ・ストリームをサンプリングし、デシリアライザをクロックする復元クロックを提供します。Stratix IV GX トランシーバは、CDR 手法を使用して、PCI Express、Serial RapidIO®、ギガビット・イーサネット(GbE)、XAUI/HiGig、OIF(Optical Internetworking Forum) CEI-6G、Interlaken、SFI-5、GPON、SONET、CPRI、OBSAI、ファイバ・チャネル、HyperTransportTM、SDI、およびアルテラの SerialLite II などのシリアル規格をサポートします。

柔軟なトランシーバ PLL とクロック・モード

Stratix IV GX FPGA は、ブロックごとに4 チャネルまたは 6チャネルの単位でトランシーバを搭載しています。トランシーバ・ブロックは、2つの異なるクロック・ソースでドライブされ、それぞれ送信 PLL ペアにアクセスします。このクロックと PLL の組み合わせは、1つのトランシーバ・ブロック内で 4つの異なるデータ・レートをサポートしており、これによりブロックは必要に応じて複数のプロトコルをサポートすることができます。このデュアル PLL アーキテクチャは、単一 PLL で実装されている競合デバイスと比較して、劇的に消費電力を低減します。

ダイナミックに制御可能な設定をサポートする差動 I/O バッファ

Stratix IV GX デバイスのバッファは、ダイナミックに制御可能な VOD 設定になっており、トランシーバの動作中に必要なレベルを選択可能です。例えば、リコンフィギュレーション可能かつプログラム可能なプリエンファシスおよびイコライザ機能は、データ信号を調整して伝送媒体での信号の劣化を補償します。様々にプログラム可能な VOD 設定により、ドライブ強度がライン・インピーダンスとトレース長に確実に整合することを保証します。また、差動 On-Chip Termination(チップ内終端) により、中程度の性能の信号に適したレシーバおよびトランスミッタ・バッファ終端を提供します。

低消費電力

トランシーバは、しばしば冷却の管理が難しいバックプレーンやボード間接続に使用されており、低消費電力であることはトランシーバにとって重要です。Stratix IV GX トランシーバは、アプリケーションやプロトコルにおいてスイート・スポットとなるターゲット・データ範囲をサポートするように構築されています。最適化されたデータパスおよびクロック手法をの組み合わせにより、Stratix IV GX FPGA のトランシーバは、最も近い競合 FPGA と比較して、相当低い消費電力を達成しています。多くのアプリケーションでは、要求を満たすために多数のトランシーバが使用されるため、これは大幅な電力の節約になります。

SSNを最小限に

高速 I/O と高速バス・インタフェースでは、高いシグナル・インテグリティを実現するために、同時スイッチング・ノイズ(SSN)を最小限にする必要があります。

Stratix IV GX FPGA は、SSN ノイズに対して非常に高い余裕度を有するパッケージ・デザインの基に構築されています。更にこれらのデバイスでは、積極的な信号/電源/グラウンド比を採用して、SSN の影響を最小限にし、内蔵トランシーバに対処しています。これにより、Stratix IV GX デバイスは、SSN に対して非常に堅牢なソリューションを提供します。