Stratix IV GX トランシーバ: PCS

Stratix® IV GX FPGA には、バックプレーン・アプリケーション、ライン・カード・アプリケーション、およびチップ間アプリケーションで使用される多数の主要プロトコルにフィジカル・コーディング・サブレイヤ (PCS)を準拠させるための特定のデジタル機能があります。これらのデジタル・ブロックは、拡張プロトコル・サポートに対して最適化されており、低消費電力ソリューションを維持しながら、プロトコルの物理層を実装するためにデバイスで要求されるリソース量を低減します。ブロックを特定の IP(Intellectual Property)およびリファレンス・デザインと組み合わせることにより、複雑になる可能性があるデザインを単純化すると共にプロジェクト・リスクを軽減する、完全なプロトコル・ソリューションを提供できます。表 1 に、Stratix IV GX FPGA でサポートされる主要プロトコルを示します。  

表 1. Stratix IV GX でサポートされるプロトコル

プロトコル データ・レート 完全なソリューション
PCI-Express® Gen1 2.5 Gbps IP
PCI Express Gen2 5.0 Gbps IP
Serial RapidIO® 1.25、2.5、3.125 Gbps IP
SerialLite II 622 Mbps–6.375 Gbps IP
OIF CEI-6G 4.976 Gbps–6.375 Gbps -
10ギガビット・イーサネット XAUI 3.125 Gbps IP
HiGig 3.75 Gbps IP
GPON 1.244 Gbps アップストリーム、2.488 Gbps ダウンストリーム -
SFI-5 2.488 Gbps–3.125 Gbps -
ギガビット・イーサネット (GbE) 1.25 Gbps IP
SDH/SONET OC-12 622 Mbps -
SDH/SONET OC-48 2.488 Gbps -
CPRI 0.6144、1.288、2.4576、3.072 Gbps IP
OBSAI 0.768、1.536、3.072 Gbps -
ファイバ・チャネル 1.0625、2.125、4.25、8.5 Gbps (1) -
HyperTransport™ 2.4、2.8、3.2 Gbps -
SD-SDI

270 Mbps

IP
HD-SDI 1.485 Gbps IP
3G-SDI 2.97 Gbps IP

注:

  1. オーバサンプリングを使用してサポートされるデータ・レート

フィジカル・コーディング・サブレイヤ・ブロック

PCS ブロックは、特定のハード・ロジックをトランシーバに組み込むことにより、プロトコルのサポートを簡素化します。図 1 に、Stratix IV GX PCS アーキテクチャのブロック図を示します。

図 1. Stratix IV GX PCS アーキテクチャ

Figure 1. Stratix IV GX and HardCopy IV GX PCS Architecture
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Stratix IV GX PCS は、プロトコルに準拠するための主要機能をトランシーバ・ブロック内で提供します。また、PCI Express、GbE、および XAUI プロトコルをサポートするための専用ステート・マシンも搭載されています。このステート・マシンは、特定のプロトコルをサポートするために、各種の PCS サブブロックを構成および制御し、実装をさらに簡素化します。表 2 および表 3 にプロトコル別の PCS サポートを示します。

表 2. プロトコルによるPCS 実装(8B/10B エンコーディング)

必要な PCS ファンクション PCI Express
(Gen1)
PCI Express
(Gen2)
GbE XAUI Serial RapidIO® SerialLite II
データ・レート (Gbps) 2.5 5.0 1.25 3.125 3.125 0.622–6.375
リンクのチャネル数 1、4、8 1、4、8 1 4 1、4 最大 x16
可能な基準クロック周波数 (MHz) 100 100 125 156.25 156.25 62.2–622.08
FPGA バス幅(チャネルあたりのビット数) 8 または 16 (4) 16 (4) 8 16 16 8、16、32
専用同期ステート・マシン Check Check Check Check - -
ワード・アライン Check Check Check Check Check Check
レート・マッチ Check Check Check Check Check -
バイトのシリアル化/デシリアル化 Check Check - Check Check Check
位相補償 FIFO バッファ Check Check Check Check Check Check
バイト・リオーダリング - - - - - -
シングル・ビット・スリップ - - - - - Check
特別なインタフェース PIPE-1.0 PIPE-2.0 GMII Like (2) XGMII Like (3) - -

表 3. プロトコルによる PCS 実装(スクランブル・エンコーディング)

必要な PCS ファンクション CEI-6G SDH/SONET スクランブル・バックプレーン SD-SDI HD-SDI 3G-SDI
データ・レート (Gbps) 6.375 0.622 2.488

0.270 (1)

1.485 2.97
リンクのチャネル数 1 1 1 1 1 1
可能な基準クロック値 (MHz)

155.52– 622.08

62.2、311.04

77.76、155.52、311.04、622.08

67.5

74.25

74.25

FPGA バス幅(チャネルあたりのビット数) 32 8 16 10 10 10
ワード・アライン - Check Check - - -
レート・マッチ - - - - - -
バイトのシリアル化/デシリアル化 Check - Check - - -
位相補償 FIFO バッファ Check Check Check Check Check Check
バイト・リオーダリング - - Check - - -
シングル・ビット・スリップ Check - - Check Check Check

表 2 & 3 の注:

  1. データ転送はオーバサンプリングを使って実現しています。
  2. GMII はギガビット・イーサネットのみサポートします。
  3. XGMII は DDR インタフェースの代わりに SDR を搭載しています。
  4. ハード IP は使用されません。これを使用する場合、PCS と ハード IP のインタフェースはGen1とGen2の両方とも 8 ビット幅です。

トランシーバ内の各ブロックは、高度にコンフィギュレーション可能であり、業界標準のプロトコルとユーザ独自のプロトコルの両方をサポートします。トランシーバの実装は、Quartus® Prime 開発ツールで容易に行えます。このツールは、選択したプロトコルをサポートするように自動的にトランシーバ PCS ブロックを構成し、実装を高速化すると共にデザイン・リスクを低減します。Quartus Prime 開発ソフトウェアはまた、独自プロトコルおよび非標準プロトコルに対して基本的な構成モードを提供します。

ビルトイン・セルフ・テスト(BIST)

BIST は、トランシーバに対する強力な診断機能セットを提供します。これには、擬似ランダム・バイナリ・シーケンス(PRBS)用のパターン・ジェネレータおよびチェッカー、その他が含まれます。また、BIST の 4つのループバック・コンフィギュレーションを使用してシステム診断を行い、FPGA へのトランシーバのPMAレイヤ、PCS レイヤ、または PMA と PCS の両方のレイヤを調べることができます。