Stratix V Dsp Block

可変精度デジタル信号処理(DSP)ブロックを内蔵する Stratix® V FPGA は、1つの DSP ブロック内で、9 x 9 ビットから単精度浮動小数点(仮数乗算)までのさまざまな精度をサポートします。これにより FPGA アーキテクチャの制約がなくなり、DSP データパスの各ステージで最適な精度を使用できるようになります。また、システム性能の向上、消費電力の削減、アーキテクチャに関する制約の軽減といった 利点も得られます。18 ビット・モードでの Stratix V FPGA可変精度 DSP ブロック・アーキテクチャを図 1 に示します。高精度モードでの Stratix V FPGA可変精度 DSP ブロック・アーキテクチャを図 2 に示します。

図 1. 18 ビット・モードでの Stratix V FPGA 可変精度 DSP ブロック・アーキテクチャ

図 2. 高精度モードでの Stratix V FPGA 可変精度 DSP ブロック・アーキテクチャ

Stratix V FPGA DSP の精度レンジ

表 1: 単一ブロック・モードでの Stratix V FPGA DSP ブロック

単一可変精度 DSP ブロック Stratix V FPGA DSP ブロック
3 個の乗算器 9x9
2 個の SUM (総和) モードの乗算器 18x18
2 個の SUM モードの乗算器 16x16
非対称乗算器 18x36
高精度乗算器 27x27

 

表 2: 複数ブロック・モードでの Stratix V FPGA DSP ブロック

カスケード・モードの複数の可変精度 DSP ブロック Stratix V FPGA DSP ブロック
1 個の  36x36 乗算 2
1 個の  54x54 乗算 (1)
18x18 複素数乗算 2
18x25 複素数乗算 3
18x36 複素数乗算 4
27x27 複素数乗算 4

注:

  1. DSP ブロックに外部ロジックを追加する必要があります。

カスケード・バス

すべてのモードで 64 ビット・アキュムレータが利用でき、それぞれの可変精度 DSP ブロックには、専用バスで複数のブロックをカスケード接続することにより高精度信号処理を実装可能にする 64 ビット・カスケード・バスがあります。

この可変精度 DSP アーキテクチャは下位互換性を維持しているため、高精細ビデオ処理、デジタル・アップ/ダウン変換、マルチ・レート・フィリタリングなどの既存の18 ビット DSP アプリケーションを効率的にサポートできます。

Stratix V FPGA のアプリケーション

  • ビデオ処理アプリケーション
  • ワイヤレス・アプリケーション
  • 医療アプリケーション
  • 試験および測定アプリケーション
  • 軍用レーダー・アプリケーション