プラットフォーム・デザイナーは、インテル® Quartus® Primeソフトウェアの次世代システム統合ツールです。プラットフォーム・デザイナーは、Intellectual Property (IP) 機能とサブシステムをつなぐインターコネクト・ロジックを自動的に生成することで、FPGA デザインプロセスの時間と労力を大幅に削減します。プラットフォーム・デザイナーは、強力な階層型フレームワークを利用して、大規模システムのインターコネクトでも素早く応答し、またブラックボックス化のサポートも提供します†。これによって、プラットフォーム・デザイナーは、システムを開いて、変更された IP ブロックを再生成または処理して新たな接続を作成する時間を低減します。また、この新しいプラットフォーム・デザイナー・ツールは、レジスター転送レベル (RTL) 言語、ブロックベースのデザインエントリー、回路図エントリー、ブラックボックスなど、多彩なデザインエントリー手法をサポートしています。
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション内のプラットフォーム・デザイナーは、スタンダードのプラットフォーム・デザイナー・システム設計ツールの使いやすさ、柔軟性、パフォーマンスがさらに向上しています。私たちのトレーニングコースの、“プラットフォーム・デザイナーを使用したシステム設計”は、ツールのインテル® Quartus® Prime Standard Edition ソフトウェアと Pro Editionソフトウェアでのツールの違いに触れ、Pro Edition の汎用コンポーネントに対するプラットフォーム・デザイナーのサポートに焦点を当てます。システム設計のすべてのコンポーネントは、基本的にそのインターフェイスと他の部分への信号接続によって定義されるブラックボックスとの考えになります。このようにコンポーネントをシステム設計から分離する方法は、チーム体制での設計およびバージョン管理に役立ちます。汎用的なコンポーネントをサポートするツールの新機能と、システムの完全性の評価方法について学ぶことができます。
プラットフォーム・デザイナーは、設計の移植性に大いに役立つ新機能をサポートします。次のことが可能になりました。
- インテル® Stratix® 10 FPGA HPS インターフェイスからのコヒーレンシー信号を ACE-Lite サポートを介して IP に転送できるようにします
- システム階層を横断することなく、サブシステムと IP コンポーネントのシミュレーション情報を参照しながら階層化シミュレーション・スクリプトを生成します。
- ワイヤーレベルの接続により、プラットフォーム・デザイナーで Verilog 構文を使用してポートを接続します。
- SystemVerilog インターフェイスを使用する IP コンポーネントをプラットフォーム・デザイナー・システムに統合
- IP のアップグレード時の再生成時間を大幅に短縮
- これらすべての機能の詳細については、プラットフォーム・デザイナー・ユーザーガイド を参照して下さい。
このツールの使い方を解説するプラットフォーム・デザイナーの概要ビデオもご覧ください。
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