プラットフォーム・デザイナー (旧 Qsys)

プラットフォーム・デザイナー (旧 Qsys) は、インテル® Quartus® Prime 開発ソフトウェアの次世代システム統合ツールです。プラットフォーム・デザイナーは、Intellectual Property (IP) 機能とサブシステムをつなぐインターコネクト・ロジックを自動的に生成することで、FPGA デザインプロセスの時間と労力を大幅に削減します。プラットフォーム・デザイナーは、強力な階層型フレームワークを利用して、大規模システムのインターコネクトに素早く応答し、またブラックボックス化のサポートも提供します^†。これによって、プラットフォーム・デザイナーは、システムを開いて、変更された IP ブロックを再生成または処理して新たな接続を作成する時間を低減します。^† また、この新しいプラットフォーム・デザイナー・ツールは、レジスター転送レベル (RTL) 言語、ブロックベース・デザイン、回路図、ブラックボックスなど、多彩なデザインエントリー手法をサポートしています。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのプラットフォーム・デザイナーでは、スタンダードのプラットフォーム・デザイナー・システム設計ツールの使いやすさ、柔軟性、パフォーマンスがさらに向上しています。インテルが用意するトレーニング・コース、プラットフォーム・デザイナー・プロによるシステム設計では、インテル® Quartus® Prime 開発ソフトウェアのスタンダード・エディションおよびプロ・エディションの違いを比較し、プロ・エディションの汎用コンポーネントをサポートするプラットフォーム・デザイナーを集中的に取り上げます。これは、システム設計のすべてのコンポーネントは、基本的にそのインターフェイスとその他のシステム部分への信号接続によって定義されるブラックボックスであるという考え方に基づきます。このようにコンポーネントをシステム設計から分離する方法は、チームベースの設計およびバージョン管理に役立ちます。このコースでは汎用コンポーネントをサポートするツールの新機能と、システムの完全性の評価方法について学ぶことができます。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v18.0 のプラットフォーム・デザイナーは、デザインの移植性に大きく貢献する新機能を提供しており、以下が可能になりました。

インテル® Stratix 10 HPS インターフェイスからのコヒーレンシー信号を受信し、ACE-Lite サポート経由でIPを送信
システム階層を横断することなく、サブシステムとIP コンポーネントのシミュレーション情報を参照しながら階層化シミュレーション・スクリプトを生成
ワイヤーレベルの接続により、プラットフォーム・デザイナーで Verilog 構文を使用してポートを接続
SystemVerilog インターフェイスを使用する IP コンポーネントをプラットフォーム・デザイナー・システムに統合
IP のアップグレードにおける再生成時間を大幅に短縮
これらすべての機能の詳細については、プラットフォーム・デザイナー・ユーザーガイド (英語) を参照

このツールの使い方を解説するプラットフォーム・デザイナーの概要ビデオもご覧ください。

プラットフォーム・デザイナー (スタンダード) / プラットフォーム・デザイナー・プロ	プラットフォーム・デザイナー (スタンダード) / プラットフォーム・デザイナー・プロのメリット
開発期間の短縮	使いやすい GUI インターフェイスにより、IP 機能とサブシステムを素早く統合インターコネクト・ロジック (アドレス/データ・バスの接続、バス幅整合ロジック、アドレス・デコーダ・ロジック、アービトレーション・ロジックなど) を自動的に生成インテルとインテル® IP パートナーよりプラットフォーム・デザイナーに準拠したプラグ・アンド・プレイ IP を提供 Avalon®,ARM* AMBA® AXI™, AMBA APB™ や AMBA AHB™ などの各種業界標準インターフェイスの混在をサポートシステムの HDL を自動的に生成階層デザインフローがスケーラブルなデザインを実現し、チームベースの設計をサポートすることで、デザインの再利用性を最大化 SOPC Builder によるデザインをプラットフォーム・デザイナー（プラットフォーム・デザイナー・プロは未対応）に移行するフロー (デモを視聴)^†
タイミング・クロージャーの短縮	NoC アーキテクチャーと自動パイプライン処理に基づく高性能プラットフォーム・デザイナー（スタンダード）インターコネクトは、SOPC Builder のシステム・インターコネクト・ファブリックを超える性能を実現 (デモを視聴) 自動パイプライン処理を積極的に制御して、f_MAX とレイテンシに対するシステム要件に対応
検証期間の短縮	テストベンチの自動生成と検証 IP スイートにより、シミュレーションを早く開始システムコンソールを活用し、実機システムにデバッグ用の読み出し/書き込みトランザクションを送信して、ボード完成までの期間を短縮 (デモを視聴)

プラットフォーム・デザイナー（旧：Qsys）の資料:

プラットフォーム・デザイナー資料およびツールサポート
ホワイトペーパー: FPGA システム設計における、ネットワーク・オン・チップ・アーキテクチャーの利点 (英語版)
プラットフォーム・デザイナーに準拠した IP
システムコンソールを活用したプラットフォーム・デザイナーシステムのリアル・タイム・デバッグ

スタートガイド:

プラットフォーム・デザイナー (スタンダード) ・チュートリアル
プラットフォーム・デザイナー (スタンダード) ・トレーニング
プラットフォト―ム・デザイナー (スタンダード) ・リファレンス・デザイン
インテル® Quartus® Prime 開発ソフトウェア (プラットフォーム・デザイナー・スタンダードを含む)をダウンロード

ビデオデモ

	プラットフォーム・デザイナー（スタンダード）を使った AMBA AXI およびAvalon の相互運用（英語版）プラットフォーム・デザイナー（スタンダード）を使って、IPコンポーネントと AMBA AXI インターフェースやインテル® Avalon インターフェースの統合をいかにシームレスに行えるのか紹介します。視聴する
	プラットフォーム・デザイナー（スタンダード）インターコネクトで実現するパフォーマンス向上（英語版）レジスターの自動パイプライン処理によって、プラットフォーム・デザイナー（スタンダード）インターコネクトの性能をどのように改善できるかを紹介します。視聴する
	Faster Board Bring-Up with System Console (英語版) See how you can bring up your board faster with a few simple checks Learn how to quickly isolate issues by checking your system’s resets and clocks, and by performing simple address-based read and write transactions 視聴する
	Building a Custom GUI with System Console (英語版) See how you can build your own custom GUI to debug and monitor your system Learn how to add different graphical elements to control and monitor your system 視聴する

† テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、www.intel.com/benchmarks (英語) を参照してください。