プラットフォーム・デザイナー

プラットフォーム・デザイナーは、インテル® Quartus® Primeソフトウェアの次世代システム統合ツールです。プラットフォーム・デザイナーは、Intellectual Property (IP) 機能とサブシステムをつなぐインターコネクト・ロジックを自動的に生成することで、FPGA デザインプロセスの時間と労力を大幅に削減します。プラットフォーム・デザイナーは、強力な階層型フレームワークを利用して、大規模システムのインターコネクトでも素早く応答し、またブラックボックス化のサポートも提供します†。これによって、プラットフォーム・デザイナーは、システムを開いて、変更された IP ブロックを再生成または処理して新たな接続を作成する時間を低減します。また、この新しいプラットフォーム・デザイナー・ツールは、レジスター転送レベル (RTL) 言語、ブロックベースのデザインエントリー、回路図エントリー、ブラックボックスなど、多彩なデザインエントリー手法をサポートしています。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション内のプラットフォーム・デザイナーは、スタンダードのプラットフォーム・デザイナー・システム設計ツールの使いやすさ、柔軟性、パフォーマンスがさらに向上しています。私たちのトレーニングコースの、“プラットフォーム・デザイナーを使用したシステム設計”は、ツールのインテル® Quartus® Prime Standard Edition ソフトウェアと Pro Editionソフトウェアでのツールの違いに触れ、Pro Edition の汎用コンポーネントに対するプラットフォーム・デザイナーのサポートに焦点を当てます。システム設計のすべてのコンポーネントは、基本的にそのインターフェイスと他の部分への信号接続によって定義されるブラックボックスとの考えになります。このようにコンポーネントをシステム設計から分離する方法は、チーム体制での設計およびバージョン管理に役立ちます。汎用的なコンポーネントをサポートするツールの新機能と、システムの完全性の評価方法について学ぶことができます。

プラットフォーム・デザイナーは、設計の移植性に大いに役立つ新機能をサポートします。次のことが可能になりました。

  • インテル® Stratix® 10 FPGA HPS インターフェイスからのコヒーレンシー信号を ACE-Lite サポートを介して IP に転送できるようにします
  • システム階層を横断することなく、サブシステムと IP コンポーネントのシミュレーション情報を参照しながら階層化シミュレーション・スクリプトを生成します。
  • ワイヤーレベルの接続により、プラットフォーム・デザイナーで Verilog 構文を使用してポートを接続します。
  • SystemVerilog インターフェイスを使用する IP コンポーネントをプラットフォーム・デザイナー・システムに統合
  • IP のアップグレード時の再生成時間を大幅に短縮
  • これらすべての機能の詳細については、プラットフォーム・デザイナー・ユーザーガイド を参照して下さい。

このツールの使い方を解説するプラットフォーム・デザイナーの概要ビデオもご覧ください。

プラットフォーム・デザイナー (スタンダード / プラットフォーム・デザイナー プロ)プラットフォーム・デザイナー (スタンダード / プラットフォーム・デザイナー プロ) のメリット
より迅速な開発
  • 使いやすい GUI インターフェイスにより、IP 機能とサブシステムを素早く統合
  • インターコネクト・ロジック (アドレス/データ・バスの接続、バス幅整合ロジック、アドレス・デコーダ・ロジック、アービトレーション・ロジックなど) を自動的に生成
  • プラグ・アンド・プレイのプラットフォーム・デザイナー準拠 IP の可用性。(注:プラットフォーム・デザイナー・プロへの準拠はすべての IP で利用できるわけではありません)
  • Avalon®、ARM* AMBA* AXI*、 AMBA APB* や AMBA AHB* などを含む、各種業界標準インターフェイスの混在をサポートします。
  • システムの HDL を自動的に生成
  • 階層デザインフローがスケーラブルなデザインを実現し、チームベースの設計をサポートすることで、デザインの再利用性を最大化
  • SOPC Builder デザインのプラットフォーム・デザイナー(プラットフォーム・デザイナー・プロには適用されません)への移行フロー。(デをご覧ください)
タイミング・クロージャーの短縮
  • NoC アーキテクチャーと自動パイプラインに基づく高性能プラットフォーム・デザイナー (標準) 相互接続は、SOPC Builderのシステム相互接続ファブリックと比較してより高いパフォーマンスを提供します。(デモをご覧ください
  • fMAXを満たすために自動パイプラインの攻撃性を制御する機能およびレイテンシー・システム要件を満たす。
検証期間の短縮
  • テストベンチの自動生成と検証 IP のスイートにより、シミュレーションを早く開始
  • 読み取りおよび書き込みトランザクションをライブシステムに送信することで、システムコンソール をより高速なボードに立ち上げ。(デモをご覧ください)
プラットフォーム・デザイナー・リソース:はじめる:

デモ

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AMBA* AXI* および Avalon のプラットフォーム・デザイナーを用いた相互運用 (標準)


プラットフォーム・デザイナー (標準) を使用して、IP コンポーネントを AMBA* AXI*インターフェイスと Avalonインターフェイスと統合することがいかにシームレスであるかをご覧ください。

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プラットフォーム・デザイナー(標準)による相互接続性能の向上

自動レジスタパイプラインを使用してプラットフォーム・デザイナー(標準)相互接続性能を向上させる方法をご覧ください。

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システムコンソールでボードを立ち上げる (英語版)

  • いくつかの簡単なチェックでボードを立ち上げる方法をご覧ください
  • システムのリセットやクロックを確認したり、簡単なアドレスベースのリード/ライト・トランザクションを実行したりすることで迅速に問題箇所を特定する方法

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システムコンソールでカスタムの GUI を作成 (英語)

  • システムのデバッグやモニタリングを行うためのカスタム GUI を構築する方法
  • さまざまなグラフィック要素を追加してシステムを制御および監視する方法を学ぶ

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† テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.com/benchmarks/ (英語) を参照してください。

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