パーシャル・リコンフィグレーション

パーシャル・リコンフィグレーションでは、FPGA の一部を、残りの FPGA デザインを停止することなく引き続き機能させながら、動的に再コンフィグレーションすることができます。デザイン内の特定の領域以外の領域の動作に影響を与えることなく、その特定領域に複数の機能を作成することができます。この手法は、同じFPGA デバイス上の特定のリソースを複数の機能が時分割で共有するシステムにおいて効果的であり、より複雑な FPGA システムの実装を可能にします。

詳細はこちらのビデオをご覧ください。

アプリケーション例を以下の概略図に示しています。下の図 は光ネットワーキングでのアルゴリズム・アクセラレーション・アプリケーションと、通信アプリケーション例を示しています。いずれのケースでも、光ネットワーキング・マックスポンダーに搭載される同じ FPGA をリコンフィグレーションしてさまざまな機能(アルゴリズム・アクセラレーションではさまざまなアルゴリズム、通信アプリケーションではさまざまなクライアント・プロトコル) を書き換えながら実装できます。これによる主な利点は、FPGA の残りの部分は引き続き機能することです。

主要機能

  • Up to 13X speedup in partial re-configuration time for Intel® Stratix® 10 devices†
  • Push-button PR flow for faster time to market 
    • Compliments existing script-based flow
  • コマンドラインとグラフィカル・ユーザー・インターフェイスによる、コンパイルと分析の実行
  • 階層的なパーシャル・リコンフィグレーションにより、デザインのPR領域内に 更にPR の子パーティションを作成可能
  • パーシャル・リコンフィグレーションのシミュレーションによる、リコンフィグレーション・パーティション内の変化と中間的な影響の観察
  • シグナルタップ・デバッグでは、静的領域と動的パーシャル・リコンフィグレーション領域の両方のデータを同時に取得可能