インターフェイス・プランナーとタイル・インターフェイス・プランナー
インターフェイス・プランナー
インターフェイス・プランナーはデバイスの周辺機器のアーキテクチャーを詳細に調査し、インターフェイスを効率的に割り当てます。インターフェイス・プランナーは、フィッターと合法性チェックをリアルタイムで実行することにより、不正なピン割り当てを防ぎます。この方法により、複雑なエラーメッセージが排除され、完全なコンパイルを待つ必要がなくなるため、I/O 設計が高速化されます。
インターフェイス・プランナーを使った、高速で簡単な I/O システムデザイン向けトレーニングコース
インテル® Quartus® Prime 開発ソフトウェアの使いやすいツールであるインターフェイス・プランナーについて、詳しくはこちら。フィッターを使用すると、以前は数ヶ月かかっていた合法的なフロアプランを1週間もかからずに作成できます。ピンごとではなく、インターフェイスごとに保証された適切なリソース配置アサインメントによって、 I/O プランニング・サイクルが短縮されます。
注: インターフェイス・プランナーは、インテル® Agilex™、インテル® Stratix® 10、およびインテル® Arria® 10 FPGA でサポートされています。
インターフェイス・プランナー
インテル® Quartus® Prime タイル・インターフェイス・プランナーは、コンポーネント IP を F タイルの合法的なタイル位置にすばやく配置するのに役立ちます。インターフェイス・プランナーは、デバイスタイルへのコンポーネント IP の合法的な配置を簡素化するインタラクティブなフロアプラン・ツールです。
Using the Interface Planner for External Memory Interface Design
この動画では、一部のインテル® Agilex™ デバイスで利用可能な F タイルにコンポーネント IP を配置する方法について説明しています。
タイル・インターフェイス・プランナーによる、F タイルへの迅速かつ容易な IP の配置
タイル・インターフェイス・プランナーは、デバイスのタイルセグメントのビジュアル表現の横に、プロジェクト・コンポーネントの IP を階層ツリービューで表示します。次に、タイル内の各 IP の潜在的な正当な場所を見つけ、その場所に IP を配置し、ダウンストリーム・コンパイラー・ステージのプロジェクトに配置制約を適用できます。
注: インターフェイス・プランナーは、インテル® Agilex™、インテル® Stratix® 10、およびインテル® Arria® 10 FPGA でサポートされています。 タイル・インターフェイス・プランナーは、F タイルを搭載した一部のインテル® Agilex™ デバイスでのみ利用可能です。
クイックリンク
- インターフェイス・プランナーの使用 ›
- タイル・ユーザーインターフェイス・プランナーの使用
- インテル® Quartus® Prime 開発ソフトウェアを使い始めるための詳細については、新しいビデオをご覧ください。
- さまざまな機能の比較とソフトウェアをダウンロード ›
- インテル® Quartus® Prime 開発ソフトウェア・カタログ (PDF) ›
- サードパーティー製 EDA ツール ›
- 学習に役立つトレーニング・リソース。デザインツールを使いこなすうえで役立つ多くのオンラインビデオによるデモ、インタラクティブなチュートリアル、インストラクター主導型の仮想クラスルームが用意されています。
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