タイトル詳細

インテル® SoC FPGA エンベデッド開発スイート (SoC EDS) 20.1 リリースノート 

インテル® SoC FPGA エンベデッド開発スイート (SoC EDS) リリースノートは、SoC EDS プロフェッショナル・エディション および SoC EDS スタンダード ・ エディション・ソフトウェアの最新リリースについての情報を提供します 。
インテル® SoC FPGA エンベデッド開発スイート (SoC EDS) ユーザーガイド - 19.3 エディションこのガイドでは、SoC EDS の全機能が詳しく紹介されています。インテル® SoC FPGA EDS のインストール方法、Arm Development Studio 5* コンパイラーの実行方法についての説明や、メインの SoC EDS 機能 (ツール実行によるボード設定、第二段階のブートローダー、ベアメタルデバッグ、ハードウェアライブラリーなど) の 入門ガイドなど が収録されています。  
インテル® SoC FPGA エンベデッド開発スイート (SoC EDS) 入門ガイド Wiki 
この Wiki には、ボード設定の手順が書かれています。Linux* の実行方法、ハードウェア・ライブラリーのベアメタル開発の開始方法、および Arm* DS Eclipse* などの他ツールの実行方法など、SoC EDS の各種機能を解説します。
FPGA アダプティブ・ソフトウェア・デバッグとパフォーマンス分析 このホワイトペーパーでは、オンチップ・デバッグ・ロジック、FPGA、ソフトウェアのデバッグ、およびこれらの課題に対応するための分析ツールにおけるインテルと Arm* の最新技術について概説します。
System Trace Macrocell Packs Major Benefits for High-Performance SoC System Debug (PDF、英語) 

CoreSight* のシステム・トレース・マクロセル (STM) がインストルメンテーション・トレース・マクロセル (ITM) より優れている理由を解説したホワイトペーパー。 

 

Intel® Stratix® 10 SoC FPGA Technical Overview
Running the Preloader with the Arm DS-5* Debugger
Step-by-Step Installation of SoC EDS in Linux* Operating System
Booting Linux* in Intel® Stratix® 10 SoC
How to Write and Run a Bare-Metal C Program in Arm DS-5* AE for Intel® SoCs
Intel® Arria® 10 SoC External u-boot Configuration for the Golden System Reference Design
JTAG External Trace on Intel® SoCs using DSTREAM*
Gettng Started with Linux* on a Cyclone® V SoC

これ以外のデザイン例については、Intel® FPGA Design Examples Support Page をご覧ください

SoC のデザイン例 はインテル® SoC FPGA の機能を使用して評価するためのスタート地点としてすぐに使えるハードウェアとソフトウェアのプロジェクトです。

インテルの SoC シリーズは、ハードウェア性能、低電力消費、フォームファクター、そしてコストのバランスが優れています。インテルの SoC による多くのハード知的財産 (IP) ブロックを統合するインテルの SoC を使用することで、全体的なシステムコスト、電力を削減し、設計時間を短縮できます。

ここに示すデザイン例は、以下の開発キットをターゲットとしています。

各デザインサンプルには、デザインのアーカイブと readme.txt ファイルが含まれています。デザイン・アーカイブのインポート、デザイン・ソフトウェアのコンパイル、実行ファイルを実行する手順および想定した最終成果物について各デザインの readme.txt ファイルで説明されています。

デザイン例はほかにも、 SoC RTOS および HWLIB のサポート ページと Rocketboards.org に用意されています。

SoC のデザイン例

デザイン例詳細ファイル / ウェブページReadme
SDMMC GSRDゴールデン・システム・リファレンス・デザイン (GSRD) では、様々なカスタム・ユーザー・デザインのスタート地点として利用できる基本ハードウェアおよびソフトウェア・システム・コンポーネントが提供されています。ユーザーマニュアル インテル® Arria® 10    -
QSPI GSRD

インテル® Arria® 10

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SGMI GSRDリリースノート インテル® Arria 10-
リモート・アップデートこのプロジェクトでは、ウェブ・インターフェイスを介してインテル® Arria® 10 SoC 上で稼働するハードウェアとソフトウェア をリモートで更新する方法例を提供します。

インテル® Arria® 10 FPGA

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リモートデバッグこの例では、システムレベルのデバッグ (SLD) ツールでリモートでシステムデバッグを実行する方法について説明します。

インテル® Arria® 10 FPGA

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FPGA-to-HPS ブリッジこのデザイン例では、FPGA ファブリックに提供されたハード・プロセッサー・システム (HPS) のメモリー・マップド・インタフェースを実演します。このデザインでは、HPS のさまざまなポートを使用した HPS メモリーの読み書きによるメモリーテストを実施し、データ転送の性能を測定します。

Readme―A10

Readme―CV

PCIe ルートポートこのリファレンスデザインでは、Cyclone® V GT FPGA 開発キットの PCIe エンドポイント、または一般的に利用できるインテル ® PCIe イーサネット・アダプター・カードのエンドポイントに接続したインテル® Arria® 10 SoC 開発キットで実行する PCIe* ルートポートを実演します。Cyclone® V SoC 開発キットと Arria® V SoC 開発キットにも対応しています。

インテル® Arria® 10 FPGA

Arria® V

Cyclone® V

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セキュアブート本資料では、第2ステージ・ブートローダー・イメージをセキュア化するために、SoC エンベデッド・デザイン・スイート (SoC EDS) のツールを使用した、インテル® Arria® 10 SoC のセキュア・ブート・システムを実装する方法およびデザイン例について解説します。

インテル® Arria® 10 FPGA

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HPS DMAこのハードウェアライブラリ (HWLIB) のデザイン例では、ダイレクト・ メモリー・アクセス (DMA) のアプリケーション・プログラミング・インターフェイス (API) を使用した DMA の初期化方法とメモリーからメモリーへの転送方法、およびゼロからメモリーへの転送方法を実演します。

例―Arria® V
例―Cyclone® V
例―インテル® Arria® 10

Readme―Arria® V
Readme―Cyclone® V
Readme―インテル® Arria® 10

エラー訂正コード (ECC)この HWLIB のデザイン例では、オンチップ RAM、SD/MMC、クアッド・シリアル・ペリフェラル・インターフェイス (SPI)、DMA および L2 キャッシュのエラー訂正コード (ECC) の API 機能を実演します。この例では、各 RAM ごとに ECC を設定および有効にして、シングル / ダブル・ビット・エラーを挿入して、シングル / ダブル・ ビット・エラーの検出による割込みを設定する方法について説明します。

例―Arria® V
例―Cyclone® V
例―インテル® Arria® 10

Readme―Arria® V
Readme―Cyclone® V
Readme―インテル® Arria® 10

GPIOこの HWLIB のデザイン例では、HPS の LED を動作させる出力ポートとして GPIO を設定したり、HPS のプッシュボタンのための入力ポートとして GPIO を設定する汎用的入力 / 出力 (GPIO) API の使用について説明します。例―Arria® V
例―Cyclone® V
例―インテル® Arria® 10
Readme―Arria® V
Readme―Cyclone® V
Readme―インテル® Arria® 10
I2Cこの HWLIB のデザイン例では、マスターリード / ライトとスレーブリード / ライトを実行するための I2C API の使用を実演します。この例では、LCD 画面 、EEPROM メモリーとの I2C 通信、および 2 つの I2C モジュール間の通信を示します。例―Arria® V
例―Cyclone® V
例―インテル® Arria® 10
Readme―Arria® V
Readme―Cyclone® V
Readme―インテル® Arria® 10
クアッド SPIこの HWLIB のデザイン例では、汎用ブロック I/O 関数によるクアッド SRI への読み書きの実行、間接モードと DMA モードを使用したデータトランザクションの実行におけるクアッド・シリアル・ペリフェラル・インターフェイス (SPI) の API の使用について説明します。この例では、MMU やキャッシュの設定などの追加の API 機能も説明します。例―Arria® V
例―Cyclone® V
Readme―Arria® V
Readme―Cyclone® V
SD / MMCこの HWLIB のデザイン例では、 SD/MMC カードを初期化してブロック I/O 関数を使用して読み書きする際の SD/MMC API の使用について説明します。 例―Arria® V
例―Cyclone® V
Readme―AV
Readme―CV
タイマーこの HWLIB のデザイン例では、フリーランニング・タイマー、ワンショット・タイマー、ウォッチドッグ・タイマー、グローバルなタイマー測定に Timer API を使用する方法を説明します。例―Arria® V
例―Cyclone® V
例―インテル® Arria® 10
Readme―Arria® V
Readme―Cyclone® V
Readme―インテル® Arria® 10
ホストされていないこの HWLIB のデザイン例では、セミホスティングの代わりに、printf 出力の UART を使用する方法について説明します。SD カードからベアメタルなプログラムを起動する方法についても説明します。例―Arria® V
例―Cyclone® V

Readme―Arria® V
Readme―Cyclone® V

シリアル・ペリフェラル・インターフェイス (SPI)この HWLIB のデザイン例では、FPGA ファブリック経由で接続した 2 つの SPI モジュール間の通信における SPI API の使用について説明します。

例―Arria® V
例―Cyclone® V
例―インテル® Arria® 10

Readme―Arria® V
Readme―Cyclone® V
Readme―インテル® Arria® 10
HPS の FPGA へのペリフェラル・マッピングこのデザイン例では、ハード・プロセッサー・システム (HPS) EMAC と I2C ペリフェラルを FPGA ファブリックにルーティングし、FPGA I/O に接続する方法について説明します。Readme
電力最適化この HWLIB のデザイン例では、電源を節約するためにコーリング・プロセッサー・コアをクロックゲート・モードにする WFI または WFE コールの使用について説明します。Readme
共有メモリー・パーティション このデザイン例では、ハード・プロセッサー・システム (HPS) の SDRAM コントローラーのメモリー保護ルールを構成してテストする方法について説明します。Readme

基礎トレーニング

Software Design Flow for an Arm*-based SoC (オンライン、 27 分)

このコースは低レベルのソフトウェアおよびファームウェア・エンジニアを対象としています。インテル® SoC のソフトウェアを Arm* ベースのハード・プロセッシング・システム (HPS) で実装するために必要なデザインフローを検証します。 

 

Getting Started with Linux* OS for Intel® SoC FPGAs (オンライン、37 分)

このコースでは、Arm Cortex* プロセッサーと統合したインテル® SoC FPGA 向けに利用可能な各種 Linux* のオプションについて紹介します。Linux* アプリケーションを作成するために必要なソフトウェア開発フローが理解できます。次に、最新の安定したカーネル、長期サポート・イニシアチブ (LTSI) およびリアルタイム・パッチによるLTSI などにサポートされている各 Linux* バージョンについて詳しく学びます。 

 

中級トレーニング  

Developing an Arm*-based SoC (インストラクター主導、8 時間)  

このコースでは、ファームウェアと低レベルのソフトウェア・エンジニア向けに、ソフトウェアの開発および、SoC の組み込み Arm Cortex-A9 ハード・プロセッサー・システムでの開発について説明します。 

 

SoC Bare-Metal Programming and Hardware Libraries (オンライン、28 分)

このコースでは、インテル® の Arm* ベースの SoC デバイスを首尾よく開発するための、インテル® SoC FPGA エンベデッド開発スイートで利用可能なツールと機能の使い方について説明します。

 

Creating Second Stage Bootloader for Intel® SoCs (オンライン、31 分)

このコースでは、Arm* ベースの SoC デバイス向けの第 2 ステージ・ブートローダーを首尾よくカスタマイズ、生成するために、インテル® SoC FPGA エンベデッド開発スイートで利用可能なツールと機能の使い方について説明します。

 

Secure Boot with the Intel Arria® 10 SoC FPGAs (オンライン、17 分)

このコースでは、Arm* ベースのハード・プロセシング・システム (HPS) による、インテル® Arria® 10 SoC FPGA で利用可能なセキュア・ブート・オプションについて説明します。 

 

WS1 Intel SoC Device Introduction for Software Developers(Rocketboards.org)

この教材は、ユーザーがインテル® SoC ファミリーのソフトウェア開発に詳しくなるために制作されたインテル® SoC ワークショップ・シリーズの最初のセクションです。このワークショップでは、基本的な SoC のアーキテクチャー、アドレスマップ、ハードウェアとソフトウェアのツールフローについて取り上げます。 

 

WS2 Linux Kernel Introduction for Intel SoC Devices (Rocketboards.org)

この教材は、インテル® SoC ワークショップ・シリーズの 2 番目のセクションです。このセクションでは、カスタムの組み込み Linux ディストリビューションの SoC FPGA に固有な部品をビルドする手順について説明します。組み込み Linux ディストリビューションをお使いの SoC FPGA ベースのボード向けにビルドするために必要なリソースをよく理解することが目的です。

 

WS3 Developing Drivers for Intel SoC Linux (Rocketboards.org)

この教材は、インテル® SoC ワークショップ・シリーズの 3 番目のセクションです。このセクションは、SoC Linux ドライバーの開発コンセプトを概説します。