インテル Quartus Prime プロ・エディションユーザーガイド: デザインのコンパイル

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UG-20132 | 2018.09.24

デザインのコンパイル

インテル^® Quartus^® Prime Compilerでは、デザインを合成、配置、および配線した後、最終的にデバイス・プログラミング・ファイルが生成されます。Compilerでは、ハイレベル、HDL、およびスケマティックのデザインのさまざまなエントリー方法をサポートしています。Compilerのモジュールには、IP生成、解析および合成、Fitter、Timing Analyzer、およびAssemblerが含まれています。

図 1. Compilation Dashboard

インテル^® Quartus^® Prime プロ・エディション Compilerでは次の高度な機能をサポートしています。

インテル^® Arria^® 10 、インテル^® Cyclone^® 10 GX 、およびインテル^® Stratix^® 10デバイスをサポートしています。
Hyper-Awareのデザインフロー - Hyper-RetimingおよびFast Forwardコンパイルを使用して、インテル^® Stratix^® 10デバイスでの最高のパフォーマンスを実現します。
パーシャル・リコンフィグレーション - FPGAの一部分の動的リコンフィグレーションをサポートします。残りのFPGAは引き続き機能します。
ブロックベースのデザインフロー - プロジェクト内のデザインブロックの保存、および他のプロジェクトでのデザインブロックの再利用を可能にします。

コンパイルの概要

Compilerは、必要なプロセスだけを実行できるモジュラーです。各Compilerのモジュールでは、フル・コンパイル・プロセスで特定の機能が実行されます。モジュールを実行すると、Compilerでは必要なモジュールが自動的に実行され、各ステージで詳細なレポートが生成されます。Compilerでは、各ステージの後にコンパイル結果の「スナップショット」を保存することができます。

表 1. コンパイルモジュール
コンパイルプロセス	説明
IP Generation	プロジェクト内のIPコンポーネントのステータスとバージョンが特定されます。アップグレードが必要な古いIPがレポートされます。
Analysis & Synthesis	デザインロジックが合成、最適化、最小化されて、デバイスリソースにマッピングされます。 Analysis & Elaborationは、Analysis & Synthesisステージです。このステージでは、デザインファイルとプロジェクト・エラーがチェックされます。
Fitter (Place & Route)	タイミングと配置の制約を考慮しながら、デザインの配置配線が特定のデバイスリソースに割り当てられます。Fitterには次のステージが含まれます。 Plan - すべてのペリフェラル要素（I/OやPLLなど）が配置され、コアの配置配線は行わずに、有効なクロックプランが決定されます。 Early Place - すべてのコア要素がおおよその位置に配置され、デザイン・プランニングが容易になります。インテル^® Stratix^® 10デザインのためのクロックプランが確定します。 Place - すべてのコア要素が有効な位置に配置されます。 Route - デザイン内の要素間のすべての配線が作成されます。 Retime - 既存のレジスターがハイパーレジスターに移動（リタイム）して、きめ細かなパフォーマンスの向上を実現します。¹ Fitter (Finalize) - インテル^® Arria^® 10およびインテル^® Cyclone^® 10 GXデバイスでは、不要なタイルが高速または低電力に変換されます。インテル^® Stratix^® 10デバイスでは、配線後の修正が行われます。
Fast Forward Timing Closure Recommendations	達成可能なパフォーマンス向上を見積もる詳細レポートを生成するために、特定のRTLが変更されます。
Timing Analysis	すべてのデザインロジックのタイミング・パフォーマンスの解析、確認を行うのにTiming Analyzerが使用されます。
Power Analysis	オプションのモジュールとして、デバイスの消費電力を見積もります。デザイン内の各I/Oセルの電気規格および各I/O規格のボードトレース・モデルを指定します。
Assembler	Fitterの配置配線アサインメントがFPGAデバイスのプログラミング・イメージに変換されます。
EDA Netlist Writer	他のEDAツールで使用する出力ファイルが生成されます。

¹ リタイミングとFast Forwardコンパイルは、インテル^® Stratix^® 10デバイスのみで使用可能です。

Compilation Dashboardの使用

Compilation Dashboardでは、コンパイルフローの各ステージの設定、制御、およびレポートに即時にアクセスできます。

Compilation Dashboardは、プロジェクトを開いたときにデフォルトで表示されます。もしくは、TasksウィンドウでCompilation Dashboardをクリックして再度開くことができます。

鉛筆のアイコンをクリックして、コンパイルフローの選択したステージの設定を編集します。
Compile Designをクリックして、Compilerのすべてのモジュールを順番に実行するか、個々のCompilerモジュールをクリックして、対象となるステージでコンパイルを実行します。
レポートアイコンをクリックすると、そのコンパイルステージのレポートが表示されます。

図 2. Compilation Dashboard

Compilerでフローが進むにつれ、ダッシュボードでは各モジュールのステータスが更新され、有効になったアイコンをクリックしてレポートや解析を選択できます。

コンパイルフロー

インテル^® Quartus^® Prime プロ・エディション Compilerでは、最大限のパフォーマンスとコンパイル処理時間の短縮のために、さまざまなフローをサポートしています。モジュラーのCompilerは、柔軟かつ効率的で、すべてのモジュールを1つのコマンドで順番に実行したり、コンパイルの各ステージを個別に実行し、最適化したりすることができます。

デザインを展開し、最適化するときは、フルコンパイルを待つのではなく、必要なCompilerステージだけを実行します。フルコンパイルは、デザインが完了し、すべてのCompilerモジュールの実行とデバイス・プログラミング・イメージを生成する準備ができている場合にのみ実行してください。

表 2. Compilation Flow
Compilerのフロー	ファンクション
Early Placeフロー	すべてのコア要素がおおよその位置に配置されて、デザイン計画が容易になります。 Early Placeを実行して、デザイン要素のハイレベル配置をChip Plannerでレビューするか、タイミング制約をデバッグして微調整します。この情報は、フロアプランの決定を導くのに有用です。
Fitter (Implement) フロー	Plan、Early Place、Place、Route、およびRetimeのステージが実行されます。このフローは、配置、配線、およびリタイミングの実装準備ができたら実行します。正常に行われた場合は、Finalize、Timing Analysis、およびAssemblerのステージを実行できます。²
Incremental Optimizationフロー	インクリメンタル最適化では、各Fitterステージ後に処理を停止し、結果を分析し、設定またはRTLを調整してから、次のコンパイルステージに進むことができます。この反復フローは、フルコンパイル結果を待つことなく、各ステージで最適化されます。
Hyper-Aware Designフロー	自動化レジスター・データ・リタイミング (Hyper-Retiming) と、ターゲットとするタイミング・クロージャーの推奨事項 (Fast Forward Compilation)の実装と組み合わせることによって、Hyper-Registerを最大限使用しインテル^® Stratix^® 10デバイスでの最高のパフォーマンスを推進します。
Full Compilationフロー	すべてのCompilerモジュールが順番に起動され、合成、適合、最終タイミング解析、およびデバイス・プログラミング・ファイルの生成が行われます。デフォルトでCompilerでは、フルコンパイル時の合成スナップショットおよび最終スナップショットのみを生成して保持します。必要に応じて、Enable Intermediate Fitter Snapshotsを実行して、計画、配置、配線、およびリタイミングのスナップショットを保持することができます。
Partial Reconfiguration	FPGAの一部分が動的にリコンフィグレーションされ、残りのFPGAデザインは引き続き機能します。
Block-Based Designフロー	1つ以上のプロジェクトでのデザインブロックの保存と再利用をサポートします。合成デザインブロックまたは最終デザインブロックを他のプロジェクトで再利用することができます。再利用可能なデザインブロックには、デバイスコアまたはペリフェラル・リソースを含めることができます。

² RetimingおよびHyper-Awareのデザインフローの対象は、インテル^® Stratix^® 10デバイスのみです。

デザイン合成

デザイン合成は、デザイン・ソース・ファイルをatomネットリストに変換してデバイスリソースにマッピングするプロセスです。インテル^® Quartus^® Prime Compilerでは、規格準拠のVerilog HDL (.v) 、VHDL (.vhd) 、およびSystemVerilog (.sv) が合成されます。Compilerでは、ブロック・デザイン・ファイル (.bdf) スケマティック・ファイルと、他のEDAツールによって生成されたVerilog Quartus Mapping (.vqm) ファイルも合成します。

合成では、デザインの論理的な完全性と一貫性が検証され、境界の接続性と構文エラーのチェックが行われます。合成ではまた、デザインロジックを最小限に抑えて最適化します。たとえば、合成では、Verilog HDL、VHDL、およびSystemVerilogなどの「ビヘイビア」言語からDフリップフロップ、ラッチ、およびステートマシンを推測します。合成では、有利な場合は + や - などの演算子をインテル^® Quartus^® Prime IPライブラリーのモジュールを使用して置き換えることができます。合成中、Compilerによって、ユーザーロジックとデザインノードが変更または削除されることがあります。インテル^® Quartus^® Prime合成では、ゲート数を最小限に抑え、冗長ロジックが削除され、デバイスリソースの効率的な使用が保証されます。

図 3. デザイン合成

合成の終了時にCompilerでは、atomネットリストが生成されます。atomとは、FPGAデバイスの最も基本的なハードウェア・リソースを指します。atomには、ルックアップ・テーブルに編成されたロジックセル、Dフリップフロップ、I/Oピン、ブロック・メモリー・リソース、DSPブロック、およびatom間接続が含まれています。atomネットリストは、atom要素のデータベースであり、デザイン合成でデザインをシリコンに実装するために必要です。

CompilerのAnalysis & Synthesisモジュールでは、デザインファイルが合成され、各デザイン・パーティションに1つ以上のプロジェクト・データベースが作成されます。合成処理に影響するさまざまな設定を指定できます。

Compilerによって、Analysis & Synthesisの結果が合成スナップショットに保持されます。

デザインの配置配線

CompilerのFitterモジュール (quartus_fit) では、デザインの配置配線が行われます。配置配線中にFitterでは、指定したFitter設定または制約を尊重しながら、ターゲットFPGAデバイスでの最適なロジックの配置配線が決定されます。

デフォルトでは、Fitterで適切なリソース、相互接続パス、およびピン配置を選択します。ロジックを特定のデバイスリソースに割り当てると、Fitterでは要件を調和させる試みがなされ、残りの制約のないデザインロジックをフィッティングして最適化が行われます。Fitterによってデザインを現在のターゲットデバイス内でフィッティングすることができない場合は、コンパイルが終了し、エラーメッセージが発行されます。

インテル^® Quartus^® Prime プロ・エディションFitterでは、解析とアニーリング配置技術を組み合わせたハイブリッド配置技術を導入しています。解析配置によって、最初の数学的配置が決定します。その上で、アニーリング技術によるロジックブロック配置の微調整が、リソース使用率の高いケースで行われます。

インテル^® Quartus^® Prime プロ・エディション Compilerでは、Plan、Early Place、Place、およびRouteステージを含む個々のFitterステージの制御と最適化が可能です。Fitterステージの実行後、詳細なレポートデータを表示し、そのステージのタイミングを解析します。Compilerでは、デフォルトで最終スナップショットのFitter結果が保持されます。

コンパイルの階層

インテル^® Quartus^® Prime プロ・エディション Compilerでは、階層型のプロジェクト構造が生成され、デザイン・エンティティーごとに、各コンパイルステージの結果が分離されます。たとえば、 synthesized ディレクトリーには、Analysis & Synthesisステージのスナップショットが含まれています。ブロックベースのデザインにあるようなデザイン・パーティションを使用する場合、Compilerでは、各デザイン・パーティションの結果が分離されます。Compilerによって、パーティション内の配線と配置は完全に保持されます。デザイン階層の他の部分を変更しても、パーティションは影響されません。この階層型構造により、他のパーティションの配置配線に影響を与えることなく、特定のデザイン要素を最適化することができます。階層型のプロジェクト構造では、複数のマシン間での分散ワークグループとコンパイル処理もサポートしています。

図 4. 階層型のプロジェクト構造（インテル^® Stratix^® 10デザイン）

注: Enable Intermediate Fitter Snapshots (Assignments > Settings > Compiler Settings) をオンにした場合、デフォルトでCompilerでは、フルコンパイル中に計画、配置、配線、およびリタイムのスナップショットのみを保持します。

合成の実行

デザイン合成をフルコンパイルの一部または独立したプロセスとして実行します。合成の実行前に、合成処理の制御設定を指定してください。Messagesウィンドウには、処理情報、警告、またはエラーが動的表示されます。Analysis & Synthesis処理の後、合成レポートによってプロジェクトの合成に関する詳細情報が提供されます。

合成の実行方法：

有効なコンパイル用のデザインファイルを含むインテル^® Quartus^® Primeプロジェクトを作成するか開きます。
合成の実行前に、合成に影響を与える次の設定および制約を指定します。
- Verilog HDL入力ファイルの合成オプションを指定するには、Assignments > Settings > Verilog HDL Inputをクリックします。
- VHDL入力ファイルの合成オプションを指定するには、Assignments > Settings > Verilog HDL Inputをクリックします。
- コンパイル処理時間に影響するオプションを指定するには、Assignments > Settings > Compilation Process Settingsをクリックします。
- Compilerのハイレベル最適化方法を指定するには、Assignments > Settings > Compiler Settingsをクリックします。Balanced 方法を指定するか、Performance、Area、Routability、Power、またはCompile Timeのいずれかに対して最適化を行います。Compilerのターゲットは、ユーザーによって指定された最適化目標です。Optimization Modes でこれらのオプションについて詳しく説明しています。
- 高度な合成の設定を指定するには、Assignments > Settings > Compiler Settingsをクリックした後、Advanced Settings (Synthesis) をクリックします。必要に応じて、Timing-Driven Synthesisを有効にして、合成中のタイミング制約を考慮に入れます。
オプションのフラクタル合成最適化を、DSPリソースすべてを消費する計算集約型デザインで有効にするには、フラクタル合成の考慮事項を確認した後に次の手順を実行します。
1. プロジェクト全体でフラクタル合成を有効にするには、Assignments > Settings > Compiler Settingsをクリックした後、Advanced Settings (Synthesis)をクリックします。Fractal Synthesisオプションをオンにします。
2. 特定のエンティティーに対してフラクタル合成を有効にするには、Assignments > Assignment Editorをクリックします。Fractal SynthesisをAssignment Nameに、OnをValueに、計算集約型エンティティー名をEntityに、インスタンス名をTo 列に選択します。ワイルドカード (*) をToに入力して、エンティティーのすべてのインスタンスを割り当てます。
図 5. Assignment Editorでのフラクタル合成アサインメント
合成を実行するには、Compilation DashboardでSynthesisをクリックします。

合成中のレジスターの保存

インテル^® Quartus^® Prime合成では、ゲートカウントの最小化、冗長ロジックのマージ、およびデバイスリソースの効率的な使用が保証されます。合成処理によって特定のレジスターを保存する必要がある場合は、次のエンティティー・レベルのアサインメントのいずれかを指定します。Preserve Registers in SynthesisまたはPreserve Fan-Out Free Register Nodeオプションを割り当てると、保存されたレジスターのFitter最適化が可能になります。Preserve Registersでは、保存されたレジスターのFitter最適化が制限されます。合成保存アサインメントを指定するには、Assignments > Assignment Editorをクリックするか、 .qsf ファイルを変更するか、RTLで合成属性を指定します。

表 3. 合成保存オプション
アサインメント	説明	Fitter最適化の可用性	アサインメント構文
Preserve Registers in Synthesis	合成中のレジスターの削除を防止します。この設定は、リタイミングやFitterでの他の最適化には影響しません。	あり	`PRESERVE_REGISTER_SYN_ONLY ON\|Off -to <entity>` .qsf `Preserve_syn_only` または `syn_preservesyn_only` （合成属性）
Preserve Fan-Out Free Register Node	ファンアウトなしで割り当てられたレジスターの合成中の削除を防止します。	あり	`PRESERVE_REGISTER_FANOUT_FREE_NODE ON\|Off -to <entity>` .qsf `no_prune on` （合成属性）
Preserve Registers	割り当てられたレジスターの合成中の削除や順次最適化を防止します。シーケンシャル・ネットリストの最適化により、冗長レジスターおよび一定のドライバーを持つレジスターを削除することができます。	なし	`PRESERVE_REGISTER ON\|Off -to <entity>` .qsf `preserve`, `syn_preserve`, or `keep on` （合成属性）

タイミング駆動合成の有効化

タイミング駆動合成では、Compilerに指示して、合成中のタイミング制約が考慮されます。タイミング駆動合成では、まずタイミング解析を実行してネットリストのタイミング情報を取得し、その後、タイミング・クリティカルなデザイン要素へのパフォーマンスを集中させながら、タイミング・クリティカルでない部分を最適化します。

タイミング駆動合成では、タイミング制約が保持され、タイミング制約と競合する最適化は実行されません。また、必要なデバイスリソースの数が増えることがあります。具体的には、アダプティブ・ルックアップ・テーブル (ALUT) およびレジスターの数が増加する可能性があります。全体の面積は増減し、ランタイムとピークメモリー使用量はわずかに増加します。

インテル^® Quartus^® Prime プロ・エディションプロ・エディションは、タイミング駆動合成をデフォルトで実行します。このオプションを手動で有効または無効にするには、 Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis)をクリックします。

フラクタル合成の最適化

オプションのフラクタル合成最適化を有効にすると、ディープラーニング・アクセラレーターのほか、すべての使用可能なDSPリソースに勝る高スループットかつ計算集約型のデザインで有用です。このようなデザインでは、フラクタル合成の最適化によって、20～45％の面積の削減を達成することができます。

合成最適化のセットであるフラクタル合成では、FPGAリソースが計算集約型デザインに最適な方法で使用されます。この合成最適化は、乗算器の正規化およびリタイミング、ならびに連続算術パッキングで構成されています。最適化の対象となるのは、低精度の算術演算 (加算や乗算など) を多く含むデザインです。Fractal Synthesisをプロジェクト全体で有効にするには、Advanced Analysis & Synthesis Settingsダイアログボックスから行うか、エンティティーのアサインメントとして有効にするには、Assignment Editorで行います。これについては、合成の実行で説明しています。

注: フラクタル合成の最適化がお勧めできないのは、ディープラーニング・アクセラレーターを持たないデザインのほか、すべてのDSPリソースに勝る高スループットかつ算術集中型機能を持たないデザインです。フラクタル合成の最適化を有効にする前に、次の要素を考慮してください。

フラクタル合成の考慮事項

インテル^® Arria^® 10およびインテル^® Stratix^® 10 デバイスには、算術演算に最適な数千のハードDSPブロックが含まれています。デザイン内の算術関数の合計量が少ない場合は、Fractal Synthesisを有効にする必要はありません。このような場合、すべての算術関数はデフォルトでDSPに直接マッピングされます。Fractal Synthesisを有効にするのは、すべての算術コンポーネントを実装するのに十分な数のDSPブロックがない場合のみです。Fractal Synthesisを有効にするのは、CompilerによってDSPにマッピングされないようにするモジュールに対してのみです。
インテル^® Quartus^® Prime プロ・エディション開発ソフトウェアの現在のバージョンでは、フラクタル合成の最適化の対象となるのは低精度の乗算です。高精度乗算器（各オペランドの幅が10ビットを超える）を実装するにはDSPブロックを使用します。
Fractal Synthesisを有効にすると、コンパイル時に次の情報メッセージ番号20193が生成されます。
```
Applied dense packing to "<entity>". Area: 2 LABs. Logic density: 0.775
```
- メッセージでレポートされる領域が、100LABを超えていないことを確認してください。そのAreaが100LABを超える場合は、フラクタル合成ブロックをサブブロックに分割し、フラクタル合成最適化をサブブロックに個別に割り当てます。
- メッセージでレポートされるロジック密度が0.75以上であることを確認してください。ロジック密度が0.75未満の場合は、このエンティティーのFractal Synthesisを無効にします。これは、一般的に標準合成では、より好ましい密度が達成されるからです。

乗算器の正規化とリタイミング

乗算器の正規化およびリタイミングでは、高度に最適化されたソフト乗算器実装の推測を実行します。乗算器出力によって、2つ（またはそれ以上）のパイプライン・ステージがフィードされる場合、Compilerでは、１つ目のパイプライン・ステージに逆方向リタイミングが適用されます。フラクタル合成を有効にすると、Compilerによって乗算器の正規化とリタイミングが符号なし乗算器に適用されます。

図 6. 乗算器のリタイミング

注:

乗算器の正規化ではロジックリソースのみを使用し、DSPブロックは使用しません。
乗算器の正規化とリタイミングは、符号なし乗算器にのみ適用されます。
Compilerでは、LPM_MULT インテル^® FPGA IPを使用して符号付き乗算器を実装します。

乗算器の正規化の例

次の単純な符号なしドット積のデザイン例には、5ビットのオペランドを持つ乗算演算子が含まれています。これらの短い乗算器は、乗算器の正規化に使用するのに大変適しています。

module dot_product(
   input clk,
   input [4:0] a, b, c, d, e, f, g, h,
   output reg [11:0] out
);
reg [9:0] ab, cd, ef, gh;
reg [10:0] ab_cd, ef_gh;

always @(posedge clk)
begin
	ab <= a * b;
	cd <= c * d;
	ef <= e * f;
	gh <= g * h;
	ab_cd <= ab + cd;
	ef_gh <= ef + gh;
	out <= ab_cd + ef_gh;
end
endmodule

module top(
   input clk,
   input [4:0] a1, b1, c1, d1, e1, f1, g1, h1,
   input [4:0] a2, b2, c2, d2, e2, f2, g2, h2,
   output [11:0] out1, out2
);
dot_product core1(.clk(clk), .a(a1), .b(b1), .c(c1), .d(d1), 
.e(e1), .f(f1), .g(g1), .h(h1), .out(out1));
dot_product core2(.clk(clk), .a(a2), .b(b2), .c(c2), .d(d2), 
	.e(e2), .f(f2), .g(g2), .h(h2), .out(out2));
endmodule

連続算術パッキング

連続算術パッキングでは、算術ゲートを最適なサイズのロジックブロックに再合成し、 FPGA LABに収まるようにします。この最適化により、算術ブロックのLABリソースを最大で100％使用できます。

フラクタル合成を有効にすると、Compilerではこの最適化をすべてのキャリーチェーンと2つの入力ロジックゲートに適用します。この最適化により、加算器ツリー、乗算器、およびその他の算術関連ロジックがパッキングされます。

図 7. 連続算術パッキング

連続算術パッキングは乗算器の正規化とは無関係に動作することに注意してください。したがって、正規化されていない乗算器（独自に書いた乗算器など）を使用している場合でも、連続的算術パッキングは引き続き動作します。

合成レポート

コンパイル処理中にCompilation Reportウィンドウが自動的に開きます。Reportウィンドウには、現在のプロジェクト・リビジョンの各パーティションについての詳細な合成結果が表示されます。

図 8. 合成レポート

表 4. 合成レポート（デザイン依存）
生成されるレポート	説明
Summary	合成に関する概要情報（ステータス、日付、ソフトウェアのバージョン、エンティティー名、デバイスファミリー、タイミングモデルのステータス、さまざまなタイプのロジック使用率など）が表示されます。
Synthesis Settings	デザイン処理中のすべての合成設定の値が一覧表示されます。
Parallel Compilation	合成中に並列処理を使用するための仕様が一覧表示されます。
Resource Utilization By Entity	デザイン合成内の各エンティティーについて、すべてのタイプのロジック使用率が一覧表示されます。
Multiplexer Restructuring Statistics	合成で実行するマルチプレクサの再構成量に関する統計情報が示されます。
IP Cores Summary	デザイン合成における各IPコア・インスタンスの詳細が一覧表示されます。詳細に含まれる内容は、IPコア名、ベンダー、バージョン、ライセンスタイプ、エンティティー・インスタンス、およびIPインクルード・ファイルです。
Synthesis Source Files Read	デザイン合成内のすべてのソースファイルの詳細が一覧表示されます。詳細に含まれる内容は、ファイルパス、ファイルタイプ、およびライブラリー情報です。
Resource Usage Summary for Partition	デザイン合成内の各デザイン・パーティションについて、すべてのタイプのロジック使用率が一覧表示されます。
RAM Summary for Partition	デザイン合成内の各デザイン・パーティションのRAM使用率の詳細が一覧表示されます。詳細に含まれる内容は、名前、タイプ、モード、および密度です。
Register Statistics	さまざまな種類のグローバル信号を使用するレジスター数が一覧表示されます。
Synthesis Messages	すべての情報、警告、およびエラーメッセージが一覧表示され、Analysis & Synthesisプロセス中に観測された条件がレポートされます。

合成またはフィッティング中の同時解析

Analysis & SynthesisまたはFitterを実行すると、ダウンストリームのFitterステージの実行中でも結果にアクセスすることがきます。Concurrent Analysisアイコンがダッシュボードでアクティブになると、コンパイルを中断することなく解析の表示ができます。

Analysis & Synthesis中にダッシュボードのConcurrent Analysisアイコンをクリックすると、レポート、RTLビューアー、またはテクノロジー・マップ・ビューアーが表示されます。Fitterの処理中、 Timing Analyzer アイコンが表示されているステージでタイミングを解析し、Fitterステージでテクノロジー・マップ・ビューアーのスナップショットを表示することができます。同時解析中にタイミング制約を変更しないでください。これは、基礎となるコンパイルの結果に影響するからです。ただし、いつでもコンパイルを停止し、ソースファイルの .sdc 制約を変更してから、 Timing Analyzer アイコンをクリックし、変更された制約を使用して解析を再開することができます。

図 9. 同時解析オプション

Fitterの実行

CompilerのFitterモジュールでは、Plan、Early Place、Place、Route、およびRetimeの各ステージを含むデザインの配置配線のすべてのステージが実行されます。 Fitterのすべてのステージをデザインのフルコンパイルの一部として実行するか、Fitterステージをデザイン合成後に単独で実行してください。Fitter実行前に、Fitter処理に影響する設定を指定します。

初期Fitter制約を指定します。
1. デバイスI/Oピンを割り当てるには、Assignments > Pin Plannerをクリックします。
2. デバイス・ペリフェラル、クロック、およびI/Oインターフェイスを割り当てるには、Tools > Interface Planner をクリックします。
3. ロジック配置領域を制約するには、Tools > Chip Plannerをクリックします。
4. Fitter最適化の目標を指定するには、Assignments > Settings > Compiler Settingsをクリックします。Optimization Modes で、これらのオプションについて詳しく説明しています。
5. 高度なFitterオプションを使用して配置配線を微調整するには、Assignments > Settings > Compiler Settings > Advanced Settings (Fitter) をクリックします。
Fitterの1つ以上のステージを実行するには、Compilation Dashboardで次のいずれかのコマンドをクリックします。
- すべてのFitterステージを順番に実行するには、Fitterをクリックします。
- デバイス・ペリフェラルの配置配線のみを実行するには、Planをクリックします。
- 早期配置のみを実行するには、Early Placeをクリックします。
- ロジック配置のみを実行するには、Placeをクリックします。
- ロジック配線のみを実行するには、 Routeをクリックします。
- ALMレジスターのHyper-Registerへのリタイミングのみを実行するには、 Retimeをクリックします。³
- Implementフロー（Plan、Place、Route、およびRetimeの各ステージの実行）を実行するには、Fitter (Implement) をクリックします。
- Finalizeフロー（Plan、Early Place、Place、Route、Retime、およびFinalizeの各ステージの実行）を実行するには、Fitter (Finalize) をクリックします。

³ Retimeはインテル^® Stratix^® 10デバイスのみで使用可能です。

Fitterステージコマンド

ProcessingメニューまたはCompilation DashboardからFitterプロセスが起動します。

表 5. Fitterステージコマンド
コマンド	説明
Fitter (Implement)	Plan、Early Place、Place、Route、およびRetimeのステージが実行されます。
Start Fitter (Plan)	合成ペリフェラル配置データと制約がロードされ、ペリフェラル要素がデバイスI/Oリソースに割り当てられます。このステージの後、ポストプランのタイミング解析を実行して、タイミング制約を検証し、クロック間のタイミングウィンドウを確認してください。ペリフェラル (I/O) の配置およびプロパティが表示され、インテル^® Arria^® 10およびインテル^® Cyclone^® 10 GXデザインのクロック・プランニングが実行されます。このコマンドによって、Plannedスナップショットが作成されます。
Start Fitter (Early Place)	すべてのコア要素がおおよその位置に配置され、デザイン・プランニングが容易になります。このステージの後、Chip Plannerでは、デザイン要素の初期のハイレベル配置が表示されます。コンパイルレポートでは、配置をより複雑にする高ファンアウト信号が識別されます。この情報を使用して、フロア・プランニングを決定へと導いてください。インテル^® Stratix^® 10デザインでは、早期のクロック・プランニングをこのステージの後に行うこともできます。このコマンドによって、Early Placedスナップショットが作成されます。Early Placeは、フル・コンパイル・フロー中には実行されませんが、デフォルトで有効にするか、Compilation Dashboardから直接実行することができます。
Start Fitter (Place)	すべてのコア要素が有効な場所に配置されます。このコマンドによって、Placedスナップショットが作成されます。
Start Fitter (Route)	デザイン内の要素間ですべての配線が作成されます。このステージの後、遅延チェーンの設定を検証し、配線リソースを解析します。また、Timing Analyzerで詳細セットアップを実行し、タイミング・クロージャーを保持して、Chip Plannerを介して配線の輻輳を表示してください。このコマンドによって、Routedスナップショットが作成されます。
Start Fitter (Retime)	レジスターのリタイミングが実行され、既存のレジスターをHyper-Registerに移動し、パフォーマンスを向上させるためのリタイミング制約の削除と、クリティカル・パスの排除が行われます。Compilerでは、Retimeステージの後にショートパスのホールド違反がレポートされることがあります。Fitterでは、Fitter (Finalize) ステージでホールド違反のあるショートパスを特定して修正するために、パスに沿って配線ワイヤーが追加されます。このコマンドによって、Retimedスナップショットが作成されます。
Start Fitter (Finalize)	デザイン上でポスト・ルーティングの最適化が実行されます。このステージでは、不要なタイルが高速から低消費電力に変換されます。このコマンドによって、Finalスナップショットが作成されます。インテル^® Stratix^® 10デザインでは、Fitterによって、ポストルート修正が実行され、リタイミングから残っているショートパスのホールド違反が修正されます。

インクリメンタル最適化のフロー

インテル^® Quartus^® Prime プロ・エディションでは、インクリメンタル最適化をデザインコンパイルの各ステージでサポートしています。インクリメンタル最適化では、各コンパイルステージを単独で実行し、最適化してから、次のコンパイルモジュールを順に実行してください。Compilerでは、各ステージの結果が解析用スナップショットとして保持されます。デザインや制約に変更を加えると、Compilerによって変更の影響を受けるステージのみが実行されます。合成またはFitterのいずれかのステージに続いて、結果が表示され、タイミング解析が実行されます。デザインのRTLまたはCompilerの設定を必要に応じて変更した後、合成またはFitterを再度実行し、これらの変更の結果を評価してください。モジュールのパフォーマンスで要件が満たされるまで、このプロセスを繰り返します。このフローにより、フルコンパイル結果を待たなくても、各ステージで最良の結果が得られます。

図 10. インクリメンタル最適化フロー

表 6. Fitterステージでのインクリメンタル最適化
Fitterステージ	インクリメンタル最適化
Plan	このステージの後、ポストプランのタイミング解析を実行してタイミング制約を検証し、クロック間のタイミングウィンドウを検証します。ペリフェラル (I/O) の配置およびプロパティを表示し、インテル^® Arria^® 10およびインテル^® Cyclone^® 10 GXデザインのクロック・プランニングを実行してください。
Early Place	このステージの後、Chip Plannerによって、デザイン要素の初期のハイレベル配置が表示されます。この情報を使用してフロア・プランニングを決定へと導いてください。インテル^® Stratix^® 10デザインでは、このステージを実行した後で、クロック・アサインメントを確認して変更することもできます。
Place	このステージの後、コンパイルレポートでリソースとロジックの使用率を検証し、Chip Plannerでデザイン要素の配置を確認してください。
Route	このステージの後、タイミング・アナライザーで詳細セットアップとタイミング・クロージャーのホールドを実行し、Chip Planner経由で配線の輻輳を表示してください。
Retime	このステージの後、FitterレポートのRetiming結果を確認し、リタイミング最適化を制限する制約を修正してください。⁴

⁴ リタイミングは、インテル^® Stratix^® 10デバイスのみで使用可能です。

Early Placeフロー

Early Placeでは、デバイスリソースへのコアロジックの割り当てが開始されます。Early Placeを実行すると、完全な配置またはフルコンパイルを待たずに、反復フロア・プランニングの変更による効果がすばやく表示されます。 Compilerでは、Early Placeの結果のスナップショットが保持されます。Early Placeの後、タイミング・アナライザーのアイコンをクリックして、.sdc 制約を検証してください。早期スナップショットと最終スナップショットとのタイミングが十分に相関していないため、Early Placeタイミングの結果をFinalタイミングの結果と比較することはできません。

Early Placeは、コンパイル・ダッシュボードでEarly Placeステージを有効にするか、Settings > Compiler Settings > Fitter Settings (Advanced) > Run Early Place During Compilationを有効にすると、Fitter処理中に自動的に実行されます。

Early Place後のlate_placeの実行

Early Placeステージの実行後、完全なPlaceステージではなく、 late_place を実行すると、合計コンパイル時間を短縮することができます。 late_place では、Early Placeで行う配置が省略されます。Placeステージには、Early Placeステージと late_place ステージが含まれます。

インテル^® Quartus^® Prime GUIでは、 late_place オプションはサポートされていません。 late_place オプションは、コマンドラインで、GUIまたはコマンドラインからEarly Placeステージを実行した後でのみ使用できます。 late_place を実行すると、配置スナップショットが生成されます。コマンドライン・ヘルプにアクセスすると late_place 引数の詳細が表示されます。

注: この引数のコマンドライン・ヘルプには、 quartus_fit –help=late_place と入力してください。

late_place をEarly Place後に実行する手順は次の通りです。

Early Placeステージを実行し、Early Placeスナップショットを生成するには、次のいずれかを実行します。
- GUIでEarly Placeを実行するには、Compilation DashboardでEarly Placeをクリックします。Compilerによって、前提条件として必要なステージが実行されます。
- Early Place (および前提条件のステージ) をコマンドラインで実行するには、次のコマンドを実行します。「-」記号は、二重ハイフンと同じです。
```
quartus_ipgenerate <design_name>
quartus_syn <design name> 
quartus_fit -plan <design name>
quartus_fit -early_place <design name>
```
注: 早期配置スナップショットを生成した後で late_place を実行してください。そうしないと、Fitterによってエラーがレポートされます。
Early Placeの結果は、Compilation ReportのEarly Placed Fitterレポート、およびChip Planner (Tools > Chip Planner) で表示されます。
満足なEarly Placeの結果が出たら、次のコマンドのうちの1つを入力して、 late_place ステージ以降に進みます。 late_place の結果が、<design name> .fit.place.rpt ファイルで表示されます。
- ```
quartus_fit –late_place <design name> 
(runs late_place)
```
- ```
quartus_fit –late_place –route <design name>
(runs late_place and route)
```
- ```
quartus_fit –late_place –route –finalize <design name>
(runs late_place and finalize)
```

Fitterスナップショットの解析

Fitterステージの結果を解析し、デザインを評価した後で、次のステージまたはフルコンパイルを実行します。この手法を使用して、潜在的な問題を特定し、デザインのコンパイル時間を短縮します。以下の項で、Fitterスナップショットを解析するための一般的な使用例について説明します。

注: Compilerによって計画、配置、配線およびリタイミングのスナップショットがデフォルトでフルコンパイル中に保存されるのは、Enable Intermediate Fitter Snapshots (Assignments > Settings > Compiler Settings) をオンにした場合のみです。任意の中間Fitterステージを単独で実行して、そのステージのスナップショットを生成することもできます。

Planステージ後のSDC制約の検証

FitterのPlanステージでは、プロジェクトの .sdc 制約の初期検証が実行されます。Compilerによって、Planステージでメッセージが生成され、無効の可能性がある .sdc 制約について警告が出されます。Planステージ後にコンパイルを停止して、 .sdc 制約の検証と必要な変更を行った後で、次のFitterステージに移動してください。Planステージ後に .sdc 制約を検証するには、次の手順を実行します。

FitterのPlanステージを実行するには、Compilation DashboardでPlanをクリックします。Compilerによって、前提条件のコンパイルステージが、必要に応じて自動的に実行されます。
Compilation Dashboardで、Fitterステージの横にあるTiming Analyzerアイコンをクリックします。Create Timing Netlistダイアログボックスが表示され、対応するステージのスナップショットが読み込まれます。

図 11. Compilation Dashboard内のPlanステージのTiming Analyzerアイコン
Create Timing Netlistダイアログボックスで、OKをクリックします。計画データベースが、Timing Analyzerでロードされます。

図 12. Create Timing Netlistダイアログボックス内のPlanned Snapshot
Tasksウィンドウで、Read SDC Fileをクリックします。Timing Analyzerによって、任意の .sdc ファイルが読み取られ、処理が行われます。複数の .sdc ファイルの場合、レポートには .sdc 処理シーケンスも含まれます。

図 13. Read SDC Fileコマンド
プロジェクトに適用される .sdc 制約をレポートするには、TasksウィンドウのDiagnosticフォルダーの下のReport SDCをクリックします。

図 14. SDC File Listレポート
逆に、Timing Analyzerによって無視される .sdc ファイルの制約をレポートするには、 TasksウィンドウのDiagnosticフォルダーの下にあるReport Ignored Constraintsをクリックします。
制約がないデザイン内のすべてのパスをレポートするには、Tasks ウィンドウのDiagnosticフォルダーの下にあるReport Unconstrained Pathsをクリックします。

図 15. Unconstrained Paths Summary

コンパイルレポートには、各ステージで実行するタイミング解析が表示されます。

図 16. Compilation Report内のPlanステージおよびRetimeステージのTiming Analysisレポート

Planステージ後のペリフェラル (I/O) の検証

Compilerによって、Planステージでペリフェラル配置が開始され、I/OピンやPLLなどのペリフェラル要素に関するデータがレポートされます。Planステージの後、コンパイルレポートを表示し、ペリフェラル要素の配置を評価してから次のコンパイル段階に進みます。

図 17. PlanステージのPeriphery Placementメッセージ

Compilation Dashboardで、Planステージをクリックします。
Compilation Reportで、Plan Stageフォルダーの下にあるInput Pins、Output Pins、I/O Bank Usage、PLL Usage Summary、またはその他のレポートをクリックします。物理ピンの位置、I/O規格、PLLの配置などのI/Oピンの属性を確認してください。

図 18. Input Pinsレポート
インテル^® Arria^® 10およびインテル^® Cyclone^® 10 GXのデザインでは、Global & Other Fast Signals Summaryレポートをクリックして、Compilerでグローバルクロックに昇格するクロックを確認します。クロック・プランニングはインテル^® Stratix^® 10デザインのEarly Placeステージの後に発生します。

図 19. Global & Other Fast Signalsレポートによるクロック昇格の表示 ( インテル^® Arria^® 10およびインテル^® Cyclone^® 10 GX)

Early Place後のクロック・プランニング ( インテル Stratix 10のみ)

インテル^® Stratix^® 10デバイスでクロック・プランニングがサポートされるのは、Planステージの後ではなく、Early Placeステージの後です。Early Placeの実行後、Global ＆ Other Fast Signalsレポートでプロジェクトの詳細を表示し、クロック・プランニングを行います。 Early Placeの後にクロックの詳細を表示するには、次の手順を実行します。

Compilation DashboardでEarly Placeステージをクリックします。
Compilation ReportのEarly Place Stageフォルダーの下にあるGlobal & Other Fast Signals DetailsまたはGlobal & Other Fast Signals Summaryレポートをクリックします。

図 20. Global & Other Fast Signal Detailsレポート

このレポートでは、クロックツリーのパスの長さと深さが表示されます。クロックソースからクロックツリーまでの最短パス長と最小クロックツリー深度によって、最良のクロック・パフォーマンスを得ることができます。
クロックパス長とクロックツリー深度を視覚化するには、Tools > Chip Plannerをクリックします。
Chip PlannerのTasksウィンドウで、Clock Reportsフォルダーの下にあるReport Clock Detailsをクリックします。
Report Clock Detailsダイアログボックスで、OKをクリックします。Reportウィンドウにデザイン内のすべてのクロックが一覧表示されます。
レポートウィンドウで、1つ以上のクロックを選択して、Chip Plannerのクロック要素を強調表示します。

図 21. Chip Plannerでのクロックの視覚化

Early Placeステージの実行後、完全なPlaceステージではなく、 late_place を実行すると、合計コンパイル時間を短縮することができます。

Early Place後の高ファンアウト信号の識別

ファンアウト信号が高いと配置の難易度が高くなります。Early Placeの後に、高ファンアウト信号を識別し、グローバルリソースへ移動することを検討してください。

Compilation DashboardでEarly Placeステージをクリックします。
Compilation Reportで、Early Place Stageフォルダーの下のNon-Global High Fan-Out Signalsレポートをクリックします。レポートには、各信号のファンアウト数が一覧表示されます。

図 22. Non-Global High Fan-Out Signalsレポート
クロック・ファンアウトを視覚化するには、レポート内の信号名を右クリックして、Locate Node > Locate in Chip Plannerをクリックします。

図 23. Chip PlannerのNon-Global High Fan-Out Signal
これらの高ファンアウト信号をグローバルリソースに配置するには、Assignments > Assignment Editorをクリックし、コンパイルを再開する前にファンアウト信号をグローバル信号に割り当てます。

物理合成最適化の有効化

物理合成最適化では、組合せ最適化と順次最適化およびレジスター複製の実行によって回路パフォーマンスが向上します。

物理合成最適化を有効にするためのオプションは次の通りです。

Assignments > Settings > Compiler Settingsをクリックします。
リタイミング、組み合わせ最適化、およびレジスターの複製を有効にするには、Advanced Settings (Fitter) をクリックします。次に、Physical Synthesisを有効にします。
Netlist Optimizationsレポートで物理合成結果を表示します。

Fitterレポートの表示

Fitterでは、配線と配置の各ステージについて詳細なレポートとメッセージが生成されます。 Fitter Summaryでは、日付、ソフトウェアのバージョン、デバイスファミリー、タイミングモデル、ロジック使用率などのFitterの実行に関する基本情報をレポートします。

Planステージレポート

Planステージレポートには、Fitterのペリフェラル・プランニング・ステージで検出されたI/O、インターフェイス、およびコントロール信号が記述されています。

図 24. Plan Stageレポート ( インテル^® Arria^® 10 およびインテル^® Cyclone^® 10 GXデザイン)

インテル^® Arria^® 10およびインテル^® Cyclone^® 10 GXのデザインでは、 PlanステージにGlobal & Other Fast Signals Summaryレポートが含まれています。これによって、Compilerでグローバルクロックに昇格するクロックを確認することができます。クロック・プランニングの発生は、インテル^® Stratix^® 10デザインではEarly Placeステージの後です。

Placeステージレポート

Placeステージのレポートには、ロジック配置中にFitterによって割り当てられるすべてのデバイスリソースのほか、Logic Lockリージョン、グローバル信号、およびその他の高速信号の使用も記述されています。

図 25. Place Stageレポート

Global Signal Visualization Report

さらに、インテル^® Stratix^® 10のデザインでは、Global Signal Visualizationレポートにアクセスし、インタラクティブ・ヒートマップでグローバル信号の配線と全体的なクロックセクター使用率を表示することができます。このデータを使用して、クロック領域がFitterによってデバイスセクターに制限されている状態をすばやく確認します。グローバル・クロック・ツリー実装の詳細を表示して、デザインにグローバル信号を追加する能力を評価します。クロックツリー合成エラーの場合は、レポートに、エラーを示す信号および配線の輻輳の一因となる競合信号の対象領域も表示されます。

フィルター処理を行って、Show Routing UtilizationとShow Sector Utilizationを表示させます。Signal Namesを検索し、信号名をクリックするとそのプロパティが表示されます。Signal Namesを右クリックして、Locate Node in Chip Plannerやその他のさまざまなツールを実行します。

図 26. Global Signal Visualizationレポートのヒートマップ

Routeステージレポート

Routeステージレポートには、Fitterによって配線中に割り当てられるすべてのデバイスリソースが記述されています。詳細内容には、各リソースタイプのタイプ、数、および全体の割合が含まれます。Routeステージでは、遅延チェーンサマリー情報もレポートされます。

図 27. Route Stageレポート

Retimeステージレポート

Fitterでは、Retimeステージの結果を示す詳細レポートが生成され、これにはRetiming Limit Detailsレポートが含まれます、このレポートには、制限理由のほか、各クロック転送のクリティカル・チェーンおよびクリティカル・チェーンの推奨事項が一覧表示されます。

図 28. Retiming Limit Details

Finalizeステージレポート

Finalizeステージレポートには、最終配置配線の操作について記述されており、次の事項が含まれます。

HSLPの概要。インテル^® Arria^® 10デザインでは、Compilerによって不要なタイルが高速または低電力 (HSLP) タイルに変換されます。
ポストルート・ホールドの修正データ。インテル^® Stratix^® 10デザインでは、Compilerによって、ショートパスのホールド違反がRetimeステージ後にレポートされます。Fitterでは、ホールド違反のあるショートパスをFitter (Finalize) ステージで特定して修正するために、パスに沿って配線ワイヤーが追加されます。

図 29. Finalize Stageレポート ( インテル^® Stratix^® 10デザイン)

フルコンパイルの実行

次の手順を使用して、インテル^® Quartus^® Primeプロジェクトのフルコンパイルを実行します。フルコンパイルには、 IP Generation、Analysis & Synthesis、Fitter、Timing Analyzerおよび有効化した任意のCompilerモジュールが含まれます。

フルコンパイルを実行する前に、次のプロジェクト設定のいずれかを指定します。
- ターゲットFPGAデバイスまたは開発キットを指定するには、Assignments > Deviceをクリックします。
- ターゲットFPGAデバイスのデバイスとピンのオプションを指定するには、Assignments > Device > Device and Pin Optionsをクリックします。
- コンパイル処理時間に影響するオプションを指定するには、Assignments > Settings > Compilation Process Settingsをクリックします。
- Compilerのハイレベル最適化方法を指定するには、Assignments > Settings > Compiler Settingsをクリックします。Balanced 方法を指定するか、Performance、Area、Routability、Power、またはCompile Timeのいずれかに対して最適化を行います。Compilerのターゲットは、ユーザーによって指定された最適化目標です。Optimization Modes で、これらのオプションについて詳しく説明しています。
- 合成とフィッティングのために合成アルゴリズムとその他のAdvanced Settingsを指定するには、Assignments > Settings > Compiler Settingsをクリックします。Enable Intermediate Fitter Snapshotsをオンにすると、計画、配置、配線、およびリタイミングのスナップショットがデフォルトでフルコンパイル中に保持されます。
- デザインを正しく動作させるために必要なタイミング条件を指定するには、Tools > Timing Analyzerをクリックします。
フルコンパイルを実行するには、Processing > Start Compilationをクリックします。
注:
- 処理時間を節約するために、Compilerでは、計画、配置、配線、およびリタイミングのスナップショットのみがデフォルトでフルコンパイル中に保持されます。これには、Enable Intermediate Fitter Snapshots (Assignments > Settings > Compiler Settings) をオンにしてください。
- Early Placeは、デフォルトではフルコンパイル中に実行されません。フルコンパイル中にEarly Placeを有効にするには、Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)をクリックして、Run Early Place during compilationオプションを変更します。

Hyper-Awareデザインフロー

インテル^® Quartus^® Prime プロ・エディションCompilerを使用すると、インテル^® Stratix^® 10 Intel^® Hyperflex™ アーキテクチャーを最大限活用するのに役立ちます。Hyper-Awareデザインフローを使用して、デザインサイクルの短縮とパフォーマンスの最適化を図ります。

Hyper-Awareデザインフローでは、自動化レジスター・データ・リタイミング (Hyper-Retiming) と、ターゲットとするタイミング・クロージャーの推奨事項 (Fast Forwardコンパイル) の実装を組み合わせることで、Hyper-Registerが最大限に活用され、インテル^® Stratix^® 10デザインの最良のパフォーマンスが推進されます。

Hyper-Awareデザインフロー

Hyper-Retiming

インテル^® Stratix^® 10アーキテクチャーの主な革新は、複数のHyper-Registerがすべての配線セグメントとブロック入力に追加されたことです。Hyper-Registerを最大限に活用すると、デザインのパフォーマンスが向上します。Hyper-Registerが存在することで、レジスター間の時間遅延のバランスが改善され、クリティカル・パスの遅延が緩和されます。Hyper-Retimingによって、レジスターがALMから移動し、Hyper-Registerにリタイミングされます。 Hyper-Retimingは、フィッティング中に自動的に実行され、最小限の労力しか必要としないため、結果としてパフォーマンスが大幅に向上します。

図 30. Hyper-Registerアーキテクチャー

Fast Forwardコンパイル

Hyper-Retiming以上の最適化が必要な場合は、Fast Forwardコンパイルを実行して、主要パフォーマンスのボトルネックを解消するタイミング・クロージャーの推奨事項を生成してください。Fast Forwardコンパイルでは、RTLの変更に最も大きな影響を与える場所を正確に示し、変更によって期待されるパフォーマンス上の利点をレポートします。Fitterでは、RAMブロックとDSPブロックのレジスターの自動的なリタイムはされませんが、Fast Forward解析では、この最適化によるパフォーマンス上の潜在的な利点が示されます。

Fast Forwardコンパイルでは、パイプライン・ステージ（ハイパーパイプライン）を追加するための最適な場所と、それぞれの場合で予想されるパフォーマンス上の利点が特定されます。RTLを変更して各クロックドメインの境界にパイプライン・ステージを配置すると、Hyper-Retimerによってクロックドメイン内のレジスターが最適な場所に自動配置され、最良のパフォーマンスが得られます。RTLでの推奨事項の実装と同様の結果が得られます。変更の実装後、パフォーマンスとタイミングの要件を満たす結果が得られるまで、Hyper-Retimerを再実行します。Fast Forwardコンパイルは、フルコンパイルの一部として自動的に実行されることはありません。Compilation DashboardでFast Forward compilationを有効化または実行します。

表 7. HyperFlexの最適化手順
最適化ステップ	手法	説明
ステップ1	Hyper-Retiming	Retimerによって、既存のレジスターがHyper-Registerに移動します。
ステップ2	Fast Forward Compile	Compilerによって、デザイン固有のタイミング・クロージャーの推奨事項が生成され、パフォーマンス向上の予測が行われます。
ステップ3	Hyper-Pipelining	Fast Forwardコンパイルを使用して、RTLで新しいレジスターとパイプライン・ステージを追加する場所を特定します。
ステップ4	Hyper-Optimization	Hyper-RetimingやHyper-Pipelining以上のデザイン最適化（ループの再構築、コントロール・ロジック制限の解除、長いパスに沿った遅延の削減など）。

Hyper-Awareのデザインフローには、以下のハイレベルの手順が含まれており、それについてこの章で詳しく説明します。

Fitter中にRetimeステージを実行して、ALMレジスターをHyper-Registerに自動的にリタイムします。
コンパイルレポートのリタイミング結果を確認します。
パフォーマンスの最適化がさらに必要な場合は、Fast Forwardコンパイルを実行します。
Fast Forwardタイミング・クロージャーの推奨事項を確認します。
RTLでFast Forwardの適切な推奨事項を実装します。
Retimeステージでデザインを再コンパイルします。

図 31. Hyper-Awareデザインフロー

ステップ1：レジスターのリタイミングの実行

レジスターのリタイミングでは、デザインのパフォーマンスを向上させるためにレジスターをALMから移動し、それをインテル^® Stratix^® 10デバイスのインターコネクトでHyper-Registerにリタイムします。

インテル^® Stratix^® 10デバイスをターゲットにすると、配置配線後、Fitterによって自動的にRetimeステージが実行されます。もしくは、Compilation Dashboardで個々のRetimeステージを開始または停止することもできます。レジスターのリタイミングの実行後、Fitterレポートを表示して、残りのクリティカル・パスを最適化してください。

レジスターのリタイミングを実行するには、次の手順を実行します。

デザイン合成とフィッティングの準備が整ったインテル^® Quartus^® Primeプロジェクトを作成するか開きます。
レジスターのリタイミングを実行するには、Compilation DashboardでRetimeをクリックします。Compilerによって、前提条件ステージが必要に応じて自動的に実行されます。Compilerでは、各ステージの詳細レポートとタイミング解析データが生成されます。ReportまたはTiming Analyzerのアイコンをクリックして、各ステージの結果を確認してください。いずれかのステージを再実行して、設定やデザインの変更があればそれを適用します。
レジスターのリタイミングによって、デザインのすべてのパフォーマンス目標が達成されたら、コンパイルのFitter (Finalize) およびタイミング解析ステージに進んでください。デザインの最適化がさらに必要な場合は、Fast Forward Timing Closure Recommendationsを実行します。

図 32. Compilation Dashboardでのリタイミング・ステージ

ステップ2：リタイミング結果の確認

Fitterでは、Retimeステージの結果を示す詳細レポートが生成されます。次の手順に従って、結果を確認し、レジスターのリタイミングを使用してパフォーマンスをさらに向上させてください。

Retiming Limit Detailsレポートを開くには、Compilation DashboardのRetimeステージのReportアイコンをクリックします。Retiming Limit Detailsには、移動したレジスター数とそのパス、およびそれ以上のリタイミングを防ぐための制限理由が一覧表示されます。
さらに最適化するには、デザインのLimiting Reasonを解消し、必要に応じてRetimeステージを再実行します。
レジスターのリタイミングによって、デザインのすべてのパフォーマンス目標が達成されたら、コンパイルのFitter (Finalize) およびタイミング解析のステージに進んでください。

デザインでさらに最適化が必要な場合は、 Fast Forward Timing Closure Recommendationsを実行します。

表 8. Retiming Limit Detailsレポートデータ
レポートデータ	説明
Clock Transfer	デザイン内の各クロックドメインを一覧表示します。ドメインをクリックすると、各エントリーに関するデータが表示されます。
Limiting Reason	レジスターのリタイミングのさらなる改善を妨げるデザイン条件を指定します。そのような条件の例を次に示します。 Insufficient Registers - レジスター量がリタイミングのためのチェーンのいずれかの端で不足していることを示します。レジスターを追加すると、パフォーマンスが向上します。 Short Path/Long Path - 相反する特性を持つ依存パスがクリティカル・チェーンにあることを示します。たとえば、あるパスでは、より多くのレジスターを使用してパフォーマンスが向上するのに、別のパスにはレジスターを追加する場所がない場合です。 Path Limit - 使用可能なHyper-Registerの場所がクリティカル・パスにはもうないか、またはデザインが現在の配置配線のパフォーマンス制限に達したことを示します。 Loops - 回路内のフィードバック・パスを示します。クリティカル・チェーンにフィードバック・ループが含まれている場合、リタイミングを行っても、ループ内のレジスター数の変更は、機能性の変更なしにはできません。Compilerでは、ループの周囲のリタイミングを、機能性を変更しないで行うことができますが、追加のレジスターをループ内に配置することはできません。
Critical Chain Details	リタイミング制限に関連するレジスター・タイミング・パスが一覧表示されます。任意のパスを右クリックして、Locate Critical Chain in Technology Map Viewerを実行します。

図 33. Retiming Limit Details

注: Compilerによって、Retimeステージ後のショートパスのホールド違反がレポートされます。Fitterでは、ホールド違反のあるショートパスをFitter (Finalize) ステージで特定して修正するために、パスに沿って配線ワイヤーが追加されます。

クリティカル・チェーンの検索

Retiming Limit Detailsでは、レジスターのさらなるリタイミングを制限するデザインパスがレポートされます。任意のパスを右クリックして、Technology Map Viewer - Post-fittingビューでパスに移動します。このビューアーには、配置、配線、およびレジスターのリタイミング後の完全なデザインの略図が表示されます。 Technology Map Viewerでリタイムされたネットリストを表示するには、次の手順を実行します。

Retiming Limit Detailsレポートを開くには、Compilation DashboardでRetimeステージの横にあるReportアイコンをクリックします。
Retiming Limit Detailsレポートで任意のパスを右クリックし、Locate Critical Chain in Technology Map Viewerをクリックします。ネットリストは、Technology Map Viewerのスケマティックとして表示されます。

図 34. Technology Map Viewer

図 35. リタイム後のポストフィット・ビューアー

ステップ3: Fast ForwardコンパイルとHyper-Retimingの実行

Fast Forwardコンパイルを実行すると、Compilerによって信号がレジスターから予測的に削除され、後続のリタイミングのためにネットリスト内のモビリティーが許可されます。Fast Forwardコンパイルでは、デザイン固有のタイミング・クロージャーの推奨事項が生成され、すべてのタイミング制約が取り除かれ、最大限のパフォーマンスが予測されます。Fast Forward調査の完了後、最も効果的な推奨事項を判断します。適切な推奨事項をRTLに実装し、デザインを再コンパイルして、Fast Forwardレポートのパフォーマンス・レベルを実現します。

Fast Forwardタイミング・クロージャーの推奨事項を生成するには、次の手順を実行します。

Compilation DashboardでFast Forward Timing Closure Recommendationsをクリックします。Compilerによって、前提条件合成またはFitterステージが必要に応じて自動的に実行され、Compilation Reportでタイミング・クロージャーの推奨事項が生成されます。
Compilation Reportでタイミング・クロージャーの推奨事項を表示して、デザイン・パフォーマンスの評価を行い、主要なRTLパフォーマンスの改善を実装します。
必要に応じて、次のオプションのいずれかを指定して、Fast Forwardの解析を自動化または改善します。
- Fast Forwardコンパイルをフルコンパイルのたびに実行するには、Assignments > Settings > Compiler Settings > HyperFlexをクリックし、Run Fast Forward Timing Closure Recommendations during compilationを有効にしてください。
- Fast Forwardコンパイルでの特定のI/Oおよびブロックタイプの解釈方法を変更するには、Assignments > Settings > Compiler Settings > HyperFlex > Advanced Settingsをクリックしてください。
図 36. Fast Forwardコンパイルの実行

図 37. HyperFlexの設定

HyperFlexの設定

HyperFlexの設定ページでは、 Intel^® Hyperflex™ インテル^® Stratix^® 10 FPGAアーキテクチャー内の特定のロジック構造についての解析と結果の報告をFast Forwardコンパイルで行うかを制御します。このページにアクセスするには、Assignments > Settings > HyperFlexをクリックします。 Run Fast Forward Timing Closure Recommendations during compilationをオンにすると、デフォルトでコンパイルフロー中のFast Forward解析が有効になります。以下の追加設定にアクセスするには、Advanced Settingsをクリックします。

表 9. Advanced HyperFlex Settings
オプション	説明
Fast Forward Compile Asynchronous Clears	Fast Forward解析で非同期クリアー信号を持つレジスターを考慮する方法を指定します。 Auto - Compilerで非同期クリアーが非同期として識別されます。非同期クリアーによってFast Forwardコンパイル中のタイミング・パフォーマンスが制限されると、Compilerでは、非同期クリアーは削除済みと識別されます。 Preserve - Compilerでは、Fast Forward解析のための非同期クリアーの削除または変換を想定していません。
Fast Forward Compile Cut All Clock Transfers	Fast Forwardコンパイル解析でのすべてのクロック転送が遮断されます。
Fast Forward Compile Fully Registered DSP Blocks	Fast Forward解析でパフォーマンスを制限するDSPブロックを考慮する方法を指定します。このオプションを有効にすると、すべてのDSPブロックが完全にレジスター化されているかのように結果が生成されます。
Fast Forward Compile Fully Registered RAM Blocks	Fast Forward解析でパフォーマンスを制限するRAMブロックを考慮する方法を指定します。このオプションを有効にすると、ブロックが完全にレジスター化されたブロックとして解析されます。
Fast Forward Compile Maximum Additional Pipeline Stages	Fast Forwardコンパイルで調査するパイプライン・ステージの最大数を指定します。
Fast Forward Compile User Preserve Directives	Fast-forwardコンパイルでユーザー保持ディレクティブの制限を考慮する方法を指定します。

ステップ4：Hyper-Retimingの結果の確認

Fast Forwardコンパイルの実行後、Compilation ReportのFast Forward Timing Closure Recommendationsフォルダー内のレポートを確認し、デザインの機能性とパフォーマンス目標に適した推奨事項を判断します。

Clock Fmax Summaryレポート

Clock Fmax Summaryは、Fast Forward Timing Closure Recommendationsレポートフォルダにあり、現在のf_maxおよび各クロックドメインで達成できる可能性のあるパフォーマンスについてのレポートをHyper-Retiming、Hyper-Pipelining、およびHyper-Optimizationの各ステップの後に行います。Clock Fmax Summaryデータを確認して、潜在的なパフォーマンス改善点それぞれに対するデザインRTLの調査と潜在的最適化の必要性を判断します。

図 38. Clock Fmax Summaryでの現在のパフォーマンスと潜在的なパフォーマンス

Fast Forward Detailsレポート

Fast Forward Detailsレポートでは、Fast Forwardコンパイルのパフォーマンス・レベルの達成のために必要なデザインの変更を推奨しています。一部の推奨事項は、機能的に不可能であったり、またはデザイン上実用的でなかったりする場合があります。同様のパフォーマンス改善を達成するために、どの推奨事項をRTLで実装するか検討してください。最適化Stepのいずれかをクリックすると、対象のステップに関する実装の詳細とパフォーマンスの計算結果が表示されます。

表 10. Fast Forward Detailsレポートデータ
レポートフィールド	説明
Step	あらかじめ最適化されたBase Performance f_MAX、Fast Forward最適化の推奨ステップ、およびさらなる最適化を妨げるFast Forward Limitクリティカル・パスが表示されます。
Fast Forward Optimizations Analyzed	最適化の各ステップの実装に必要な最適化が要約されます。
Estimated Fmax	すべてのFast Forward最適化ステップを実装した場合の潜在的なf_MAXパフォーマンスが指定されます。
Optimizations Analyzed For Fast Forward Step	選択したStepのデザイン推奨事項が階層的に一覧表示されます。テキスト部分をクリックしてレポートを展開し、クロックドメイン、影響を受けるモジュール、変更が必要なバスとビットを表示してください。
Optimizations Analyzed (Cumulative)	選択したStepに到達するために必要なすべてのデザイン変更の累積リスト。
Critical Chain at Fast Forward Limit	Fast Forwardのすべてのステップの適用後でもHyper-Retimingの制限を続けるパスに関する情報が表示されます。クリティカル・チェーンとは、それ以降のHyper-Retimingを制限するパスのことです。このフィールドを表示するには、Fast Forward Limitステップをクリックします。
Recommendations for Critical Chain	リタイミング制限に関連するレジスター・タイミング・パスが一覧表示されます。任意のパスを右クリックして、Locate Critical Chain in Technology Map Viewerを実行してください。

図 39. Fast-Forward Detailsレポート

任意のパスを右クリックして、Fast Forward Viewerでクリティカル・チェーンの位置を確認してください。Fast Forward Viewerには、完全なデザインの予測表現が、すべてのFast Forwardの推奨事項の実装後に表示されます。

図 40. Recommendations for Critical Chain

図 41. Fast Forward Viewer内のLocate Critical Chain

図 42. Fast Forward Viewerでの予測結果の表示

ステップ5：Fast Forwardの推奨事項の実装

Fast Forwardタイミング・クロージャーの推奨事項をデザインRTLで実装し、Retimeステージを再実行して、予測パフォーマンスの向上を実現してください。実装する変更の量と種類は、パフォーマンス目標に応じて異なります。たとえば、シンプルな非同期クリアーの除去または変換によってターゲットf_MAXを達成することが可能な場合は、デザインの最適化を停止する前に、その変更を行います。ただし、追加のパフォーマンスが必要な場合は、Fast Forwardの推奨事項を実装してください。たとえば、次のような手法があります。

長いフィードバック・ループやステートマシンなどのコントロール・ロジックの制限を除去します。
ロジックを再構築し、同等の機能を持つフィードフォワード・パスまたはプリコンピュート・パスを使用します。長い組み合わせフィードバック・パスは使用しません。
チェーン内の「ロングパス」の遅延を削減します。標準のタイミング・クロージャー手法を使用して遅延を削減してください。過度な組み合わせロジック、準最適配置、ルーティング輻輳は、パスの遅延の原因となります。
チェーン内の「ロングパス」にさらに多くのパイプライン・ステージを挿入します。ロングパスでは、クリティカル・チェーンのレジスター間で遅延が最も多く発生します。
遅延を増やします（または、パイプライン・ステージをチェーンの「ショートパス」に追加します）。
パフォーマンス目標に達するまで、パフォーマンスを調査し、RTLのコード変更を実装します。

リタイミングの制限と回避策

Compilerでは、Hyper-Retimingを介したさらなる最適化を制限しているデザイン内のレジスターチェーンが特定されます。これらの関連レジスター間のパスは、Compilerによってクリティカル・チェーンと呼ばれます。クリティカル・チェーンとそれに関連するクロックドメインのf_MAXは、レジスター間パスの平均遅延と、配線ワイヤーなどの不可分な回路エレメントの量子化遅延によって制限されます。リタイミング制限を引き起こす状況にはさまざまなものがあります。リタイミング制約が存在するのは、ハードウェア特性やソフトウェア動作、もしくはデザインへの固有性が理由です。Retiming Limit Detailsでは、さらなるリタイミングを防止する制限理由と、チェーンを構成するレジスターおよび組み合わせノードがレポートされます。Fast Forwardの推奨事項には、重要なチェーンを除去して追加のレジスターのリタイミングを変更する手順が一覧表示されます。

図 43. クリティカル・チェーンのサンプルこの図では、赤い線は同じクリティカル・チェーンを表しています。タイミング制限により、レジスターAの順方向のリタイミングと、レジスターの逆方向のリタイミングが防止されます。ループが発生するのは、レジスターAとレジスターが同じレジスターである場合です。

クリティカル・チェーンのFast Forward推奨事項は次のとおりです。

チェーン内の「ロングパス」の遅延を削減します。標準のタイミング・クロージャー手法を使用して遅延を削減してください。組み合わせロジック、準最適配置、配線の輻輳などがパス遅延の発生理由です。
チェーン内の「ロングパス」にさらに多くのパイプライン・ステージを挿入します。ロングパスは、クリティカル・チェーンの一部分であり、そこで遅延が最も多く発生するのはレジスター間です。
遅延を増やします（または、パイプライン・ステージをチェーンの「ショートパス」に追加します）。

クリティカル・チェーンの特定のレジスターでパフォーマンスが制限されるのには、他にも多くの理由があります。Compilerでは、リタイミングによってさらなる最適化が制限される理由を次のタイプに分類します。

Insufficient Registers
Loop
Short path/long path
Path limit

特定のクリティカル・チェーンによってデザイン・パフォーマンスが制限されている理由が分かったら、RTLを変更してボトルネックを解消し、パフォーマンスを向上させることができます。

表 11. さまざまなデザイン条件に対するHyper-Registerのサポート
デザイン条件	Hyper-Registerのサポート
Initial conditions that cannot be preserved	Hyper-Registerでは初期条件をサポートしていますが、リタイミング操作では、すべてのレジスターの初期条件ステージを保持しながらの実行（つまり、Hyper-Registerのマージおよび複製）ができない場合もあります。このような条件がデザイン内で発生した場合、これらのレジスターのリタイミングはFitterでは実行されません。このリタイミング制限により、レジスターのリタイミングがデザインの機能性に影響を与えないことが保証されます。
Register has an asynchronous clear	Hyper-Registerでは、データおよびクロック入力のみをサポートしています。Hyper-Registerには、非同期クリアー、プリセット、イネーブルなどのコントロール信号がありません。Fitterでは、非同期クリアーを持つレジスターをリタイミングすることはできません。ステートマシンやコントロール・ロジックなどの非同期クリアーは、必要なときのみに使用してください。多くの場合、データパスの大部分から非同期クリアーを回避または削除することができます。
Register drives an asynchronous signal	このデザイン条件は、非同期リセットを使用するデザインに固有のものです。非同期クリアーでリセットされるレジスター数の削減に重点を置いてください。
Register has don’t touch or preserve attributes	Compilerでは、これらの属性を持つレジスターはリタイミングされません。 `preserve` 属性を使用して高ファンアウト信号のレジスター複製を管理する場合は、`preserve` 属性を削除してみてください。Compilerでは、高ファンアウトのレジスターをデスティネーションへの各ルーティング・パスに沿ってリタイミングできる場合があります。あるいは、 `dont_merge` 属性を使用します。Compilerでは、ALM、DDIO、シングルポートRAM、およびDSPブロックにレジスターがリタイミングされます。
Register is a clock source	このデザイン条件は一般的ではなく、特にデザインのパフォーマンス重視の部分ではまれです。このリタイミング制限により、必要なパフォーマンスの達成が妨げられている場合は、PLLでレジスターではなくクロックが生成できるかどうかを検討してください。
Register is a partition boundary	この条件は、デザイン・パーティションを使用するデザインに固有のものです。このリタイミング制約により、必要なパフォーマンスの達成が妨げられている場合は、Hyper-Retimingのパーティション境界内にレジスターを追加してください。
Register is a block type modified by an ECO operation	この制限は一般的ではありません。制限を回避するには、ECOを実行するのではなく、デザインソースの機能的な変更とリコンパイルを行ってください。
Register location is an unknown block	この制限は一般的ではありません。この条件を回避するには、指定したブロックタイプに隣接するレジスターを追加します。
Register is described in the RTL as a latch	Hyper-Registerではラッチの実装はできません。Compilerによって、RTLコーディングの問題（不完全なアサインメントなど）が理由のラッチが推測されます。ラッチを実装しない場合は、RTLを変更してください。
Register location is at an I/O boundary	すべてのデザインにI/Oが含まれていますが、Hyper-Retiming用にI/O境界の隣にパイプライン・ステージを追加することができます。
Combinational node is fed by a special source	この条件は一般的ではなく、特にデザインのパフォーマンス重視の部分ではまれです。
Register is driven by a locally routed clock	専用のクロック・ネットワークによってのみ、Hyper-Registerがクロックされます。ルーティング・ファブリックを使用してクロック信号を供給することは一般的ではありません。特にデザインのパフォーマンス重視の部分ではまれです。代わりに小さなクロック領域の実装を検討してください。
Register is a timing exception end-point	Compilerでは、 .sdc 制約のソースまたはデスティネーションであるレジスターはリタイミングされません。
Register with inverted input or output	この条件は一般的ではありません。
Register is part of a synchronizer chain	Fitterでは、シンクロナイザー・チェーンが最適化されて平均故障間隔 (MTBF) が長くなり、Compilerでは、シンクロナイザー・チェーンの一部として検出またはマークされたレジスターはリタイミングされません。パイプライン・ステージをシンクロナイザー・チェーンに隣接するクロックドメインの境界に追加して、リタイミングに柔軟性を持たせます。
Register with multiple period requirements for paths that start or end at the register (cross-clock boundary)	この条件は、任意のクロスクロック境界で発生します。そこではレジスターによって、クロック上のデータが1つの周波数でラッチされ、別の周波数で動作するレジスターにファンアウトします。Compilerでは、クロスクロック境界のレジスターはリタイミングされません。クロックドメイン境界の一方または他方の側にパイプライン・ステージを追加して、リタイミングに柔軟性を持たせることを検討してください。

コンパイル結果のエクスポート

コンパイルを実行すると、Compilerによって、結果のデータベースがQuartus Database File (.qdb) に保存されます。 .qdb には、同様の結果を別のプロジェクトまたは新しいソフトウェア・バージョンで再現するためのデータが含まれています。プロジェクトのコンパイル結果のデータベースをエクスポートして別のプロジェクトにインポートするか、インテル^® Quartus^® Prime開発ソフトウェアの新しいバージョンに移行します。

プロジェクト全体、またはプロジェクトで定義したデザイン・パーティションの .qdb をエクスポートすることができます。プロジェクト全体のデータベースを移行する場合は、コンパイル・データベースをversion-compatible形式でエクスポートして、新しいバージョンのソフトウェアにインポートするための互換性を確保します。エクスポート後に .qdb ファイルの内容を直接読み取ることはできませんが、Quartus Database File Viewerでデータベース・ファイルの属性を表示することができます。

表 12. コンパイル結果のエクスポート
エクスポートするコンパイル結果の対象	方法	説明
デザイン全体	Project > Export Designをクリックします。	プロジェクト全体のコンパイル結果が、バージョン互換のQuartusデータベース・ファイル (.qdb) に保存されます。このファイルは、別のプロジェクトにインポートすることも、インテル^® Quartus^® Prime開発ソフトウェアの新しいバージョンに移行することもできます。合成または最終コンパイルのスナップショットの結果をエクスポートします。
デザイン・パーティション	Project > Export Design Partitionをクリックします。	デザイン・パーティションのコンパイル結果が、Partition Database File (.qdb) に保存されます。このファイルは、インテル^® Quartus^® Prime開発ソフトウェアの同じバージョンを使用して、別のプロジェクトにインポートすることができます。合成または最終コンパイルのスナップショットの結果をエクスポートします。

バージョン互換のコンパイル・データベースのエクスポート

プロジェクトのコンパイル・データベースを、インテル^® Quartus^® Prime開発ソフトウェアの新しいバージョンとのバージョン互換性を保証する形式にエクスポートするには、次の手順に従います。

インテル^® Quartus^® Prime開発ソフトウェアで、エクスポートするプロジェクトを開きます。
合成または最終コンパイル結果を生成するのに、次のいずれかのコマンドを実行します。
- Processing > Start > Start Analysis＆Synthesisをクリックして、合成コンパイル結果を生成します。
- Processing > Start Compilationをクリックして、最終コンパイル結果を生成します。
Project > Export Designをクリックして、synthesizedまたはfinal スナップショットを選択します。エクスポートした結果を格納するQuartus Database Fileを指定し、OKをクリックします。

図 44. Export Designダイアログボックス
エクスポートされたデザインの設定および制約ファイルを含めるには、 .qsf と .sdc ファイルをインポート・プロジェクト・ディレクトリーにコピーします。

バージョン互換のコンパイル・データベースのインポート

次の手順に従って、プロジェクトのコンパイル・データベースをインテル^® Quartus^® Prime開発ソフトウェアの新しいバージョンにインポートします。

デザイン全体のバージョン互換のコンパイル・データベースをエクスポートします。これについてはバージョン互換のコンパイル・データベースのエクスポートで説明しています。
インテル^® Quartus^® Prime開発ソフトウェアの新しいバージョンで、元のプロジェクトを開きます。別のソフトウェア・バージョンで作成されたプロジェクトを開くように求められたら、Yesをクリックします。
Project > Import Designをクリックし、 Quartus Database Fileを指定します。以前の結果を削除するには、 Overwrite existing project's databasesをオンにします。

図 45. Import Designダイアログボックス
OK をクリックします。
インポートしたデザインをコンパイルする場合は、Compilerステージのみを実行します。これは、 .qdb が保持するステージの後に発生します。フルコンパイルの実行はしません。たとえば、合成スナップショットを含むバージョン互換のデータベースをインポートする場合は、Fitterを使用してコンパイルを開始します (Processing > Start > Start Fitter)。最終スナップショットを含むバージョン互換のデータベースをインポートする場合は、Timing Analysis (Signoff) を使用してコンパイルを開始します (Processing > Start > Start Timing Analysis (Signoff))。

デザイン・パーティションの作成

デザイン・パーティションは、ロジックの名前付き階層境界で、デザイン内のインスタンスに割り当てられます。デザイン・パーティションを定義すると、個々のブロックのコンパイル結果を最適化してロックダウンすることができます。必要に応じて、デザイン・パーティションのコンパイル結果をエクスポートして、別のプロジェクトでの再利用など、別のコンテキストで再利用します。

図 46. デザイン階層でのデザイン・パーティション

次の手順を実行して、デザイン・パーティションを作成および変更します。

インテル^® Quartus^® Prime開発ソフトウェアで、パーティション化するプロジェクトを開きます。
合成または最終コンパイル結果を生成するのに、次のいずれかのコマンドを実行します。
- Processing > Start > Start Analysis & Synthesisをクリックして、合成コンパイル結果を生成します。
- Processing > Start Compilationをクリックして、最終コンパイル結果を生成します。
Project Navigatorで、Hierarchyタブのインスタンスを右クリックし、 Design Partition > Set as Design Partitionをクリックします。

図 47. プロジェクト階層からのデザイン・パーティションの作成
プロジェクト内のすべてのデザイン・パーティションを表示して編集するには、Assignments > Design Partitions Windowをクリックします。

図 48. Design Partitions Window

Design Partitions Windowでデザイン・パーティションのプロパティを指定します。次の設定が使用できます。

表 13. デザイン・パーティションの設定
オプション	説明
Partition Name	パーティション名を指定します。各パーティション名は一意で、英数字のみで構成する必要があります。インテル^® Quartus^® Prime開発ソフトウェアでは、プロジェクト・リビジョンごとにトップレベル (`\|`)「root_partition」を自動的に作成します。
Hierarchy Path	パーティションに割り当てるエンティティー・インスタンスの階層パスを指定します。この値は、Create New Partitionダイアログボックスで指定します。ルート・パーティションの階層パスは`\|`です。
Type	ダブルクリックして、次のパーティション・タイプのうちのいずれかを指定します。この種類に従って、Compilerによるパーティションの処理および実装の制御方法が決まります。 Default - 標準パーティションを識別します。Compilerによるパーティションの処理が、関連デザイン・ソース・ファイルを使用して行われます。 Reconfigurable - パーシャル・リコンフィグレーション・フロー内でリコンフィグレーション可能なパーティションを識別します。Reconfigurableタイプを指定すると、合成結果を保持したまま、PRフロー内のパーティションの再フィッティングを行うことができます。 Reserved Core - ブロックベースのデザインフロー内のパーティションを識別します。このパーティションは、コンシューマーがデバイス・ペリフェラルを再利用してコア開発を行うために予約されたものです。
Preservation Level	パーティションに対して次のいずれかの保持レベルが指定されます。 Not Set - 保持レベルは指定しません。パーティションはソースファイルからコンパイルされます。 synthesized - パーティションは、合成スナップショットを使用してコンパイルされます。 final - パーティションは、最終スナップショットを使用してコンパイルされます。
Empty	Compilerによって省略される空のパーティションを指定します。この設定は、同じパーティション用のReserved CoreおよびPartition Database File設定とは互換性がありません。Preservation Levelは Not Setでなければなりません。空のパーティションが子パーティションを持つことはできません。
Partition Database File	パーティションのコンパイル時にCompilerで使用するパーティション・データベース・ファイル (.qdb) を指定します。再利用するコンパイルのステージ（合成または最終）用に .qdb をエクスポートします。これらの結果を別のコンテキストで再利用するには、 .qdb をパーティションに割り当てます。
Entity Re-binding	PRフロー - 各実装リビジョンでデフォルトのペルソナを置き換えるエンティティーを指定します。ルート・パーティションの再利用フロー - コンシューマー・プロジェクトで予約されたコアロジックを置き換えるエンティティーを指定します。
Color	Chip PlannerおよびDesign Partition Plannerの画面でパーティションの色分けを指定します。Analysis & Synthesisが実行されるたびに
Post Synthesis Export File	パーティションの合成後コンパイル結果が、論理合成実行時に毎回、指定した .qdb に自動エクスポートされます。親パーティションが保持されていないデザイン・パーティションは、root_partitionを含め、自動エクスポートが可能です。
Post Final Export File	パーティションの最終コンパイル後の結果が、Fitterによる最終ステージの実行のたびに、指定した .qdb に自動エクスポートされます。保持された親パーティションを持たないデザイン・パーティションは、root_partitionを含めて、自動エクスポートが可能です。

デザイン・パーティションのエクスポート

次の手順では、プロジェクトで作成したデザイン・パーティションのエクスポートについて説明します。

デザイン・パーティションを含むデザインをコンパイルすると、Compilerによって、各パーティションの結果の合成または最終スナップショットを保持することができます。個々のデザイン・パーティションの合成または最終結果をエクスポートするには、Export Design Partitionダイアログボックスを使用します。

パーティションにエンティティーにバインドされた .sdc ファイルが含まれている場合は、その制約を .qdb に含めてください。さらに、1つ以上のパーティションのエクスポートの自動化をDesign Partitions Windowで行うことができます。

デザイン・パーティションの手動エクスポート

次の手順に従って、デザイン・パーティションの手動エクスポートをExport Design Partitionダイアログボックスで行います。

プロジェクトを開き、1つ以上のデザイン・パーティションを作成します。デザイン・パーティションの作成でこのプロセスについて説明しています。
合成 (Processing > Start > Start Analysis & Synthesis) またはフルコンパイル (Processing > Start Compilation) を実行します。エクスポートするコンパイル結果に応じていずれかを選びます。
Project > Export Design Partitionをクリックし、Export Design Partitionダイアログボックスで1つ以上のオプションを指定します。
図 49. Export Design Partitionダイアログボックス
- Partition nameとエクスポートするコンパイルSnapshotを選択します。
- エンティティーにバインドされた .sdcファイルをエクスポートした .qdb に含めるには、Include entity-bound SDC files for the selected partitionをオンにします。
OKをクリックします。デザイン・パーティションのコンパイル結果が、指定したファイルにエクスポートされます。

デザイン・パーティションの自動エクスポート

次の手順に従って、1つ以上のデザイン・パーティションの自動エクスポートを各コンパイルの後に実行します。

1つ以上のデザイン・パーティションを含むプロジェクトを開きます。デザイン・パーティションの作成でこのプロセスについて説明しています。
Design Partitions Windowを開くには、Assignments > Design Partitions Windowをクリックします。
合成結果を含むパーティションを各合成の実行後に自動エクスポートするには、.qdb エクスポート・パスとファイル名をそのパーティションのPost Synthesis Export Fileオプションに指定します。パスなしでファイル名のみを指定すると、ファイルは、コンパイル後に output_files ディレクトリーにエクスポートされます。
最終スナップショットの結果を含むパーティションを各Fitterの実行後に自動エクスポートするには、 .qdb ファイル名をそのパーティションのPost Final Export Fileオプションに指定します。パスなしでファイル名のみを指定すると、ファイルは、コンパイル後に output_files ディレクトリーにエクスポートされます。

図 50. Design Partitions WindowでのExport Fileの指定

.qsf 等価アサインメント：

set_instance_assignment -name EXPORT_PARTITION_SNAPSHOT_<FINAL|SYNTHESIZED> \
     <hpath> -to <file_name>.qdb

デザイン・パーティションの再利用

別のインテル^® Quartus^® Primeプロジェクトからエクスポートされたデザイン・パーティションのコンパイル結果を再利用することができます。デザイン・パーティションの再利用により、合成または最終デザインブロックを他のデザイナーと共有することができます。デザイン・パーティションの再利用の詳細は、インテルQuartus Primeプロ・エディションユーザーガイド：ブロックベースのデザインを参照してください。

エクスポートされたデザイン・パーティションを別のプロジェクトで再利用するには、エクスポートされたパーティション .qdb を、適切にコンフィグレーションが行われたターゲット・プロジェクト内のデザイン・パーティションに、Design Partition Windowを使用して割り当てます。

適切なスナップショットを使用してデザイン・パーティションをエクスポートします。これについてはデザイン・パーティションのエクスポートで説明しています。
エクスポートされたパーティションを再利用するターゲットのインテル^® Quartus^® Primeプロジェクトを開きます。
Processing > Start > Start Analysis & Elaborationをクリックします。
Assignments > Design Partitions Windowをクリックし、適切なサイズのデザイン・パーティションを作成して、エクスポートされた .qdb のロジックとコンパイル結果を格納します。
新しいパーティションのPartition Database Fileオプションをクリックし、エクスポートされた .qdb ファイルを選択します。

図 51. Design Partitions WindowでのPartition Database Fileの設定
デザイン・パーティションのその他のプロパティをDesign Partitions Windowで指定します。Compilerによって、パーティションの割り当てられた .qdb がソースとして使用されます。

Quartusデータベース・ファイル情報の表示

.qdb ファイルを直接読み取ることはできませんが、ファイルの有用な属性を表示して、その内容と使用適性をすばやく確認することができます。

インテル^® Quartus^® Prime開発ソフトウェアでは、Quartus Database File (.qdb) をエクスポートするときに、元のプロジェクトに関するメタデータを自動的に格納します。プロジェクトからPartition Database File (.qdb) をエクスポートすると、インテル^® Quartus^® Prime開発ソフトウェアによって元のプロジェクトとリソース使用率に関するメタデータが自動的に保存されます。これでQuartus Database File Viewerを使用して、 .qdb ファイルの属性を表示することができます。

図 52. Quartus Database File Viewer

次のステップに従って、 .qdb ファイルの属性を表示します。

インテル^® Quartus^® Prime開発ソフトウェアでFile > Openをクリックし、 Files of TypeにDesign Filesを選択してから .qdb ファイルを選択します。
Openをクリックします。Quartus Database File Viewerには、 .qdb のプロジェクトおよびリソース使用率の属性が表示されます。
または、次のコマンドラインを実行します。
```
quartus_cdb --extract_metadata --file <archive_name.qdb> \
     --type quartus --dir <extraction_directory> \
     [--overwrite]
```

QDBファイルの属性タイプ

Quartus Database Viewerでは、 .qdb ファイルの次の属性を表示することができます。

表 14. QDBファイルの属性
QDBの属性タイプ	属性	例
プロジェクト情報	内容	`Partition`
	日付	`Thu Jan 23 10:56:23 2018`
	デバイス	`10AX016C3U19E2LG`
	エンティティー (パーティションの場合)	`Counter`
	ファミリー	`Arria 10`
	パーティション名	`root_partition`
	リビジョン名	`Top`
	リビジョンタイプ	`PR_BASE`
	スナップショット	`synthesized`
	バージョン	`18.1.0 Pro Edition`
	バージョン互換	`Yes`
リソース使用率（パーティションQDBのみにエクスポート）	合成スナップショットのパーティションの場合は、 Synthesis Resource Usage Summaryレポートからデータが一覧表示されます。	`Average fan-out.16` `Dedicated logic registers:14` `Estimate of Logic utilization:1` `I/O pins:35` `Maximum fan-out:2` `Maximum fan-out node:counter[23]` `Total DSP Blocks:0` `Total fan-out:6` ...
リソース使用率（パーティションQDBのみにエクスポート）	最終スナップショットのパーティションの場合は、Fitter Partition Statisticsレポートからデータが一覧表示されます。	`Average fan-out:.16` `Combinational ALUTs: 16` `I/O Registers` `M20Ks` ...

コンパイル結果の消去

すべてのプロジェクト・リビジョンまたは特定のリビジョンの以前のコンパイル結果を削除する場合は、プロジェクト・データベースを空にします。たとえば、バージョン互換のデータベースを既存のプロジェクトにインポートする前に、以前のコンパイル結果をクリアーする必要があります。

Project > Clean Projectをクリックします。
All revisionsを選択すると、現在のプロジェクトのすべてのリビジョンのデータベースが消去されます。あるいは、Revision nameを指定すると、指定したリビジョンのデータベースのみが消去されます。
OKをクリックします。データベースが空であることを示すメッセージが表示されます。

図 53. Clean Projectダイアログボックスでのプロジェクト・データベースの消去

コンパイル時間の短縮

インテル^® Quartus^® Prime プロ・エディション開発ソフトウェアでは、さまざまな方法をサポートして、デザインコンパイルの総時間を短縮します。フルコンパイルをすべてのCompilerモジュールを含めて大規模なデザインで実行すると、時間がかかる場合があります。次のいずれかの手法を使用して、デザインコンパイルの総時間を短縮してください。

並列コンパイル - 複数のプロセッサーを検出して使用し、コンパイル時間を短縮します（複数のプロセッサー・コアを持つシステムの場合）。
インクリメンタル最適化 - コンパイルを別々のステージに分割することによって、結果の反復解析と設定の最適化をさまざまなコンパイルステージで行うことが可能になります。これは、フルコンパイルの開始前に行います。
変更されたブロックのRapid Recompile - Compilerによって、以前のコンパイル結果が再利用されます。変更されていないデザインブロックの再処理は行われません。このフローが推奨されるのは、HDLで小規模なデザインの変更を行う場合や、Signal Tapのデバッグロジックを追加または変更する場合です。

Rapid Recompileの実行

Rapid Recompile中、Compilerでは、以前の合成およびフィッティングの結果が可能な限り再利用されます。変更されていないデザインブロックの再処理は行われません。デザインの変更部分が少ない場合、Rapid Recompileを使用することで、タイミング変動や再コンパイルの合計時間を短縮することができます。

図 54. Rapid Recompile

Rapid Recompileを実行するには、次のステップに従います。

初回コンパイル後（またはFitterのRouteステージの実行後）にRapid Recompileを開始するには、Processing > Start > Start Rapid Recompileをクリックします。Rapid Recompileでは、次のタイプのデザイン変更が、フル・リコンパイルを行わなくても実装されます。
- Signal Tapロジック・アナライザーによってタップされたノードの変更
- 組み合わせロジックへの変更
- ステートマシン・ロジックの変更（新しいステート、ステート遷移の変更など）
- 信号またはバス・レイテンシーの変更またはパイプライン・レジスターの追加
- 加算器または乗算器の係数の変更
- DSP、RAM、またはI/Oのレジスターパッキング動作の変更
- 不要なロジックの削除
- 合成指示の変更
Rapid Recompile Preservation Summaryレポートをクリックして、保持されたコンパイル結果の割合に関する詳細情報を表示します。

図 55. Rapid Recompile Preservation Summary

コンパイル結果に影響を与える要因

次のプロジェクト設定、ハードウェア、またはソフトウェアへの変更の大部分によって、コンパイルの結果が次々と影響される可能性があります。

プロジェクトファイル - プロジェクト設定 (.qsf、quartus2.ini) 、デザインファイル、およびタイミング制約 (.sdc) への変更によって結果が変更されることがあります。
コンパイル中にプロセッサーの数を変更する設定は、コンパイル結果に影響を与えることがあります。
ハードウェア - CPUアーキテクチャー。ハードディスクまたはメモリーサイズの違いは含まれません。Windows XP x32の結果は、Windows XP x64の結果と同じではありません。Linux x86の結果は、Linux x86_64と同じではありません。
インテル^® Quartus^® Primeソフトウェアのバージョン - ビルド番号とインストールされた暫定アップデートが含まれます。この情報を得るには、Help > Aboutをクリックします。
オペレーティング・システム - WindowsまたはLinuxオペレーティング・システム（バージョンの更新を除く）。たとえば、Windows XP、Windows Vista、およびWindows 7の結果は同じです。同様に、Linux RHEL、CentOS 4、およびCentOS 5の結果は同じです。

プログラミング・ファイルの生成

CompilerのAssemblerモジュールでは、デバイス・プログラミング用のファイルが生成されます。フルコンパイルの一部としてAssemblerを自動的に実行するか、またはAssemblerモジュールを単独でデザインの配置配線後に実行します。Assemblerの実行後、Programmerを使用してコンフィグレーション・データをデバイスにダウンロードします。Device & Pin Optionsダイアログボックスでの指定に従って、Assemblerで次のファイルの1つ以上が生成されます。

表 15. Assemblerによって生成されるプログラミング・ファイル
プログラミング・ファイル	説明
SRAM Object Files (.sof)	すべてのSRAMベースのIntel FPGAデバイスのコンフィグレーション用データを含むバイナリーファイル。
Programmer Object Files (.pof)	EEPROMベースのIntelコンフィグレーション・デバイスのプログラミング用データを含むバイナリーファイル。たとえば、EPCS16およびEPCS64デバイスで、SRAMベースのIntel FPGAデバイスのコンフィグレーションが行われます。
Hexadecimal (Intel-Format) Output Files (.hexout)	EPROMや大容量記憶装置などのパラレル・データ・ソースにプログラムするコンフィグレーション・データを含み、SRAMベースのIntel FPGAデバイスのコンフィグレーションが行われます。
Raw Binary Files (.rbf)	インテリジェント外部コントローラーによって使用されるコンフィグレーション・データを含み、SRAMベースのIntel FPGAデバイスのコンフィグレーションに使用されます。
Tabular Text Files (.ttf)	インテリジェント外部コントローラーによって使用されるコンフィグレーション・データを含み、SRAMベースのIntel FPGAデバイスのコンフィグレーションに使用されます。注: これらのファイルの生成は、インテル^® Stratix^® 10デザインでは使用できません。
.svf （Serial Vector Format）

Assemblerの実行前に、プログラミング・ファイル生成をカスタマイズするための設定を指定します。Assignments > Device > Device & Pin Optionsをクリックして、オプションのプログラミング・ファイルの生成を有効または無効にします。
デバイス・プログラミング・ファイルを生成するには、Processing > Start > Start AssemblerまたはAssemblerをCompilation Dashboardでクリックします。Compilerによって、前提条件モジュールの完了が確認され、指定プログラミング・ファイルの生成のためにAssemblerモジュールが起動します。Messagesウィンドウには、処理情報、警告、またはエラーが動的表示されます。

Assemblerの実行後、Compilationレポートによって、プログラミング・ファイル生成に関する詳細情報が提供されます。これには、プログラミング・ファイルのSummaryとEncrypted IPの情報が含まれます。

図 56. Assemblerレポート

図 57. デバイスとピンのオプション

合成言語のサポート

インテル^® Quartus^® Prime開発ソフトウェアでは、標準のVerilog HDL、VHDL、およびSystemVerilogのデザインファイルが合成されます。

VerilogおよびSystemVerilog合成のサポート

インテル^® Quartus^® Prime合成では、次のVerilog HDL言語規格をサポートしています。

Verilog-1995（IEEE規格1364-1995）
Verilog-2001（IEEE規格1364-2001）
Verilog-2005（IEEE規格1800-2005）
Verilog-2009（IEEE規格1800-2009）

次の重要なガイドラインは、Verilog HDLおよびSystemVerilogのインテル^® Quartus^® Prime合成に適用されます。

Compilerでは、拡張子が .v のファイルに対してはVerilog-2001規格がデフォルトで使用され、拡張子が .sv のファイルに対してはSystemVerilog規格が使用されます。
スクリプトを使用してデザインファイルを追加する場合は、 -HDL_VERSION コマンドを使用して、各デザインファイルのHDLバージョンを指定します。
CompilerのVerilog HDLのサポートでは、Verilog HDL規格に従って大文字と小文字を区別します。
Compilerでは、Compilerディレクティブ `define がVerilog HDL規格に従ってサポートされています。
Compilerでは、Compilerディレクティブ include がサポートされ、絶対パス (セパレータとして「/」または「\」を含む）または相対パスを持つファイルを含めます。
相対パスを検索する場合、Compilerによって、まずプロジェクト・ディレクトリーを基準に検索が実行されます。ファイルが見つからない場合、Compilerでは次に、すべてのユーザー・ライブラリーを基準に検索が実行されます。最後に、Compilerでは、現在のファイルのディレクトリー位置を基準に検索が実行されます。
インテル^® Quartus^® Prime プロ・エディション合成では、モジュールまたはエンティティーの検索が、他のQuartusソフトウェア・ツールに比べて、合成プロセスのより早い段階で行われます。この早期の検索によって、未定義のエンティティーの構文エラーが、他のQuartusソフトウェア・ツールに比べてより早く発生します。

Verilog HDL入力設定（Settingsダイアログボックス）

Assignments > Settings > Verilog HDL Inputをクリックして、Verilog HDL入力ファイルの合成オプションを指定します。

図 58. Verilog HDL Input設定ダイアログボックス

表 16. Verilog HDL Inputの設定
設定	説明
Verilog Version	合成に指示して、Verilog HDL入力デザインファイルの処理を指定規格を使用して行います。Verilog HDLファイルまたはSystemVerilogデザインファイルと一致するサポート言語規格を選択します。
Library Mapping File	提供されているLibrary Mapping File (.lmf) をオプションで指定し、Verilog HDLファイルの合成に使用することができます。Verilog HDLファイルには、IPコアにマッピングされたIntel FPGA以外の機能が含まれています。LMFの完全パス名をFile nameボックスで指定してください。
Verilog HDL Macro	Verilog HDLマクロは、プリコンパイラー・ディレクティブであり、Verilog HDLファイルに追加して、定数、フラグ、またはその他の機能の定義をNameおよびSettingで行うことができます。追加したマクロは、Existing Verilog HDL macro settingsリストに表示されます。

デザイン・ライブラリー

Compilerでは、デフォルトですべてのデザインファイルが1つ以上のライブラリーの中に処理されます。

デザイン・インスタンスをコンパイルするとき、最初にCompilerによって、インスタンスに関連するライブラリー（ライブラリーを指定しない場合はワーク・ライブラリー）内のエンティティーの検索が行われます。
Compilerでエンティティー定義が見つからない場合、Compilerでは、一意のエンティティー定義をすべてのデザイン・ライブラリー内で検索します。
Compilerで同じ名前のエンティティーが複数見つかった場合、Compilerではエラーが生成されます。デザイン内で同じ名前のエンティティーを複数使用している場合は、エンティティーを個別のライブラリーにコンパイルする必要があります。

Verilog HDLコンフィグレーション

Verilog HDLコンフィグレーションは、特定のインスタンスのソースコードを指定する一連のルールです。 Verilog HDLコンフィグレーションでは、次のタスクを実行することができます。

セル・インスタンスを解決するためのライブラリー検索順序を指定します（ライブラリー・マッピング・ファイルと同様）。
指定インスタンスのロジック・ライブラリー検索順序の上書きを指定します。
指定インスタンスのすべてのインスタンスのロジック・ライブラリー検索順序の上書きを指定します。

階層デザインのコンフィグレーション

デザインでは、複数のコンフィグレーションを持つことができます。たとえば、あるコンフィグレーションの定義で、サブ階層内の特定のインスタンスで使用するソースコードを指定した上で、デザインの上位レベルのコンフィグレーションの定義を行うことができます。

たとえば、デザインのサブ階層が8ビット加算器であり、RTL Verilogコードが加算器を rtllib という名前のロジック・ライブラリー内で記述しているとします。ゲートレベル・コードは、加算器を gatelib ロジック・ライブラリーで記述します。ゲートレベル・コードを加算器の0（ゼロ）ビットに使用し、RTLレベルコードを他の7ビットに使用する場合、コンフィグレーションは次のようになります。

加算器の0（ゼロ）ビットのゲートレベル・コード

config cfg1;
design aLib.eight_adder;
default liblist rtllib;
instance adder.fulladd0 liblist gatelib;
endconfig

この8ビット加算器を8回インスタンス化して64ビット加算器を作成する場合は、 cfg1 コンフィグレーションを8ビット加算器の最初のインスタンスに対して使用しますが、他のインスタンスに対しては使用しないでください。この機能を実行するコンフィグレーションを次に示します。

8ビット加算器の最初のインスタンスに対する `cfg1` コンフィグレーションの使用

config cfg2;
design bLib.64_adder;
default liblist bLib;
instance top.64add0 use work.cfg1:config;
endconfig

注: バインドされていないモジュールの名前は、インスタンスにバインドされているセルの名前と異なる場合があります。

初期コンストラクトとメモリー・システム・タスク

インテル^® Quartus^® Prime開発ソフトウェアでは、Verilog HDL initial コンストラクトからパワーアップ条件が推測されます。また、インテル^® Quartus^® Prime開発ソフトウェアでは、RAMブロックを含む変数のパワーアップ設定も作成されます。インテル^® Quartus^® Prime開発ソフトウェアによって合成不可能なコンストラクトが、 initial ブロックで検出されると、エラーが生成されます。

このようなエラーを回避するには、合成不可能なコンストラクト（シミュレーション専用のコンストラクトなど）を translate_off および translate_on 合成ディレクティブ内に囲みます。初期コンストラクトの合成により、合成されたデザインのパワーアップ状態を、シミュレーションにおける元のHDLコードのパワーアップ状態と一致させることが可能になります。

注: 一部のサードパーティーのEDA合成ツールでは、初期ブロックによるパワーアップ条件の推測は行われません。合成ツール間で変換する場合は、パワーアップ条件を正しく設定する必要があります。

インテル^® Quartus^® Prime合成では、 $readmemb および $readmemh システムタスクをサポートしてメモリーを初期化します。

Verilog HDLコード：readmembコマンドでのRAMの初期化

reg [7:0] ram[0:15];
initial
begin
$readmemb("ram.txt", ram);
end

テキストファイルを作成してメモリーを初期化する場合は、アドレスを@<location > 形式で新しい行に指定し、次の行に 110101 や abcde などのメモリーワードを指定します。

次の例は、RAMのMemory Initialization File (.mif) の一部を示しています。

テキスト・ファイル・フォーマット：readmembコマンドでのRAMの初期化

Verilog HDLのマクロ

インテル^® Quartus^® Prime開発ソフトウェアでは、Verilog HDLマクロをフルサポートしています。これらのマクロの定義を、Compilerディレクティブの 'define を使用してソースコードで行うことができます。マクロの定義は、インテル^® Quartus^® Prime開発ソフトウェアまたはコマンドラインでも行うことができます。

Verilog HDLマクロの設定をコマンドラインでインテル^® Quartus^® Prime プロ・エディション合成 (quartus_syn) 実行可能ファイル用に行うには、次の形式を使用します。

quartus_syn <PROJECT_NAME> --set=VERILOG_MACRO=a=2

このコマンドによって、次の新しい行がプロジェクトの .qsf ファイルに追加されます。

set_global_assignment -name VERILOG_MACRO "a=2"

この行をプロジェクトの .qsf に追加しないようにするには、このオプションを quartus_syn コマンドに追加します。

--write_settings_files=off

VHDL合成のサポート

インテル^® Quartus^® Prime合成では、次のVHDL 言語規格をサポートしています。

VHDL 1987（IEEE規格1076-1987）
VHDL 1993（IEEE規格1076-1993）
VHDL 2008（IEEE規格1076-2008）

インテル^® Quartus^® Prime Compilerでは、VHDL 1993規格をデフォルトで使用します。対象は、拡張子が .vhdl または .vhd のファイルです。

注: VHDLコードサンプルは、VHDL 1993規格に従っています。

VHDL HDL入力設定（Settingsダイアログボックス）

Assignments > Settings > VHDL Input をクリックして、VHDL入力ファイルの合成オプションを指定します。

表 17. VHDL入力設定
設定	説明
VHDL Version	VHDL入力デザインファイルの合成時に使用するVHDL規格を指定します。VHDLファイルに対応する言語規格を選択します。
Library Mapping File	Library Mapping File (.lmf) をオプションで指定し、VHDLファイルの合成に使用します。Verilog HDLファイルには、IPコアが含まれています。LMFの完全なパス名をFile nameボックスで指定してください。

図 59. VHDL Input設定ダイアログボックス

VHDL標準ライブラリーとパッケージ

インテル^® Quartus^® Prime開発ソフトウェアには、標準のIEEEライブラリーとベンダー固有のVHDLライブラリーが含まれています。 IEEEライブラリーには、標準のVHDLパッケージ std_logic_1164 、 numeric_std 、 numeric_bit 、および math_real が含まれています。

STDライブラリーは、VHDL言語規格の一部であり、standard （デフォルトでは、すべてのプロジェクトに含まれている）と textio パッケージが含まれています。古いデザインとの互換性のために、インテル^® Quartus^® Prime開発ソフトウェアでは、次のベンダー固有のパッケージとライブラリーもサポートしています。

IEEEライブラリーのstd_logic_arith および std_logic_unsigned などの Synopsys* のパッケージ。
ARITHMETICライブラリーの std_logic_arith などの Mentor Graphics* のパッケージ。
ALTERAライブラリーの altera_primitives_components （プリミティブは GLOBAL や DFFE など) および maxplus2 などのプリミティブ・パッケージ。
LCELLを含む特定のIPコアのALTERA_MFライブラリーのaltera_mf_components IPコアパッケージ。さらに、パラメータ化モジュール (LPM) ファンクションのライブラリーのLPMライブラリーの lpm_components 。

注: GLOBAL や DFFE などのプリミティブのコンポーネント宣言のインポートは、 altera_primitives_components パッケージから行ってください。 altera_mf_components パッケージからはインポートしないでください。

VHDL waitコンストラクト

インテル^® Quartus^® Prime開発ソフトウェアでは、プロセスブロックごとに1つのVHDL wait until ステートメントをサポートしています。一方、インテル^® Quartus^® Prime開発ソフトウェアでは、wait for および wait on などのVHDL waitコンストラクトまたは複数の wait ステートメントを使用したプロセスはサポートしていません。

VHDL `wait until` コンストラクトの例

architecture dff_arch of ls_dff is
begin
output: process begin
wait until (CLK'event and CLK='1');
Q <= D;
Qbar <= not D;
end process output;
end dff_arch;

合成設定の参照事項

この項では、すべての合成設定項目の参照事項を示します。これらの設定を使用して、デザイン目標の合成処理をカスタマイズします。

中間Fitterスナップショットの有効化

コンパイル時間を節約するために、Compilerでは、フルコンパイル時に計画、配置、配線、またはリタイミングのスナップショットはデフォルトでは保存されません。

ただし、Enable Intermediate Fitter Snapshots (Assignments > Settings > Compiler Settings) をオンにして、Plan、Place、Route、およびRetimeステージのスナップショットを、フルコンパイルを実行するたびに生成して保持することができます。任意の中間Fitterステージを個別に実行して、そのステージのスナップショットを生成することもできます。

Optimization Modes

次のオプションによって、合成中のCompilerの最適化労力の焦点が指示されます。 Balanced方法を指定するか、Performance、Area、Routability、Power、またはCompile Timeのいずれかに対して最適化を行います。Compilerのターゲットは、ユーザーによって指定された最適化目標です。この設定によって合成とフィッティングが影響を受けます。

表 18. Optimization Modes (Compiler Settingsのページ)
Optimization Mode	説明
Balanced (normal flow)	Compilerによって、タイミング制約を考慮してバランスのとれた実装を目指した合成の最適化が行われます。
High Performance Effort	Compilerによって、配置配線中のタイミング最適化労力が強化され、（レジスター最適化の設定ごとに）タイミングに関連する物理合成最適化が可能になります。追加の最適化を行うたびに、コンパイル時間は長くなります。
High Performance with Maximum Placement Effort	High Performance Effortと同様のCompilerによる最適化を可能にします。配置最適化労力の追加を伴います。
Superior Performance	High Performance Effortと同様のCompilerによる最適化を可能にします。Analysis & Synthesis中に最適化をさらに追加して、デザイン・パフォーマンスを最大限にします。このとき、ロジック領域が拡大する可能性があります。すでにデザイン使用率が非常に高い場合は、このオプションによってフィッティングが困難になり、全体的な最適化の品質に悪影響が及ぶことがあります。
Superior Performance with Maximum Placement Effort	Superior Performanceと同様のCompilerによる最適化を可能にします。配置最適化労力の追加を伴います。
Aggressive Area	Compilerによって、デザイン実装に必要なデバイス面積を削減する試みが積極的に行われます。このとき、デザイン・パフォーマンスが犠牲になる可能性があります。
High Placement Routability Effort	Compilerによって、デザイン配線労力が強化されます。このとき、デザインエリア、パフォーマンス、およびコンパイル時間が犠牲になる可能性があります。Compilerでは、配線使用率の削減に追加の時間が費やされます。これにより、配線性が向上し、ダイナミック消費電力も節約されます。
High Packing Routability Effort	Compilerによって、デザイン配線労力が強化されます。このとき、デザインエリア、パフォーマンス、およびコンパイル時間が犠牲になる可能性があります。Compileでは、レジスターのパッキングに追加の時間が費やされます。これにより、配線性が向上し、ダイナミック消費電力も節約されます。
Optimize Netlist for Routability	Compilerによって、ネットリストの変更が実装され、配線性が向上します。このとき、パフォーマンスが犠牲になる可能性があります。
High Power Effort	Compilerによって、低消費電力を目指した合成の最適化が強化されます。High Power Effortにより合成ランタイムが長くなります。
Aggressive Power	低消費電力を目指した合成の最適化労力が積極的に尽くされます。Compilerではさらに、最大の指定または推測トグルレートで信号の配線使用率を削減します。このとき、ダイナミック消費電力が節約できますが、パフォーマンスに影響を与える可能性があります。
Aggressive Compile Time	デザイン実装に必要なコンパイル時間を短縮します。このとき、労力が削減され、パフォーマンス最適化の回数も減ります。このオプションでは、詳細レポート機能も無効になります。注: Aggressive Compile Time をオンにすると、インテル^® Quartus^® Prime Settings File (.qsf) が有効になります。これを他の .qsf 設定で上書きすることはできません。

注: Design Space Explorer II の拡張最適化モードを、.qsf アサインメントを使用して有効にし、対象のプロジェクト・リビジョンのCompiler Settingsタブを開いた場合、Compiler Settingsタブの表示で、拡張最適化モードからCompiler Settings タブの1つのOptimization Modesに戻ったことが分かります。

レジスターのリタイミングの実行

Allow Retimingオプションでは、リタイミングをグローバルに無効化するかどうかを制御します。オンにすると、Compilerによって、レジスターのリタイミングの最適化が自動的に実行され、レジスターは、組み合わせロジックを介して移動します。オフにすると、Compilerでのグローバルスケールでのリタイミングの最適化は行われません。必要に応じて、Allow Register Retimingをデザインの特定部分に対するデザインのエンティティーまたはインスタンスに割り当てます。Assignments > Assignment Editorをクリックして、エンティティー・レベルおよびインスタンス・レベルのアサインメントを指定するか、次の構文を使用してアサインメントを .qsf で直接行います。

abcエンティティーのレジスターのリタイミング無効化

set_global_assignment –name ALLOW_REGISTER_RETIMING ON

set_instance_assignment –name ALLOW_REGISTER_RETIMING OFF –to “abc|”

set_instance_assignment –name ALLOW_REGISTER_RETIMING ON –to “abc|def|”

abcエンティティー内のレジスターを除くデザイン全体のレジスターのリタイミング無効化

set_global_assignment –name ALLOW_REGISTER_RETIMING OFF

set_instance_assignment –name ALLOW_REGISTER_RETIMING ON –to “abc|”

set_instance_assignment –name ALLOW_REGISTER_RETIMING OFF –to “abc|def|”

Advanced Synthesis Settings

次の項は、すべてのAdvanced Synthesis Settingsのクイック・リファレンスです。 Assignments > Settings > Compiler Settings > Advanced Settings（Synthesis）をクリックして、これらの設定を変更します。

表 19. Advanced Synthesis Settings (1/13)
オプション	説明
Allow Any RAM Size for Recognition	RAMが現在の最小要件を満たさない場合でも、Compilerによって任意サイズのRAMの推測ができるようにします。
Allow Any ROM Size for Recognition	ROMがデザインの現在の最小サイズ要件を満たさない場合でも、Compilerによって任意サイズのROMの推測ができるようにします。
Allow Any Shift Register Size for Recognition	シフトレジスターがデザインの現在の最小サイズ要件を満たさない場合でも、Compilerによって任意サイズのシフトレジスターの推測ができるようにします。
Allow Register Duplication	デザインのパフォーマンスを向上させるため、Compilerでレジスターを複製するかどうかを制御します。有効にした場合、Compilerで最適化が実行され、それによってレジスターの2つ目のコピーが作成され、ファンアウトの一部がこの新しいノードに移動します。この手法によって、配線性が向上し、多くのファンアウトを使用してネットを配線するために必要となる配線ワイヤーの総数が削減されます。このオプションを無効にすると、レジスターのリタイミングも無効になります。注: インテル^® Stratix^® 10デバイスでは使用できません。
Allow Register Merging	Compilerで同一のレジスターを削除（マージ）するかどうかを制御します。有効にした場合、2つのレジスターで同じロジックが生成されると、Compilerによって1つのレジスターが削除され、残ったレジスターが、削除されたレジスターのデスティネーションにファンアウトされることがあります。このオプションが有用なのは、意図的に使用した重複レジスターが、Compilerによって削除されないようにする場合です。無効にすると、リタイミングの最適化も無効になります。注: インテル^® Stratix^® 10デバイスでは使用できません。
Allow Shift Register Merging Across Hierarchies	Compilerで、シフトレジスターをデザインのさまざまな階層から取り出し、レジスターの同じRAMへ配置することができるようにします。
Allow Synchronous Control Signals	Compilerで、同期クリアーおよび同期ロード信号をノーマルモードのロジックセルで使用できるようにします。このオプションをオンにすると、デザインで使用するロジックセルの総数が削減されますが、フィッティングに悪影響を与える可能性があります。この負の影響が発生するのは、LAB内のすべてのロジックセルが同期コントロール信号を共有しているためです。

表 20. Advanced Synthesis Settings (2/13)
オプション	説明
Analysis & Synthesis Message Level	Compilerによって表示されるAnalysis & Synthesisメッセージのタイプを指定します。Lowの場合は、最も重要なAnalysis＆Synthesisメッセージのみが表示されます。Mediumの場合は、ほとんどのメッセージが表示されますが、詳細メッセージは表示されません。Highの場合は、すべてのメッセージが表示されます。
Auto Clock Enable Replacement	Compilerで、レジスターにフィードするロジックを検索し、ロジックをレジスターのクロックイネーブル入力ポートへ移動できるようにします。
Auto DSP Block Replacement	Compilerで、DSPブロックと置き換え可能な積和演算関数または乗累算関数の検索ができるようにします。
Auto Gated Clock Conversion	ゲートクロックを変換して、クロック・イネーブル・ピンを自動的に使用できるようにします。クロック・ゲーティング・ロジックには、AND、OR、MUX、およびNOTゲートを含めることができます。このオプションをオンにすると、メモリー使用量と全体の実行時間が増加する可能性があります。タイミング解析にはTiming Analyzerを使用する必要があります。また、すべてのベースクロックをSynopsys Design Constraints (.sdc) 形式で定義する必要があります。

表 21. Advanced Synthesis Settings (3/13)
オプション	説明
Auto Open-Drain Pins	Compilerで、強力な低データ入力を持つトライステート・バッファーを、同等のオープンドレイン・バッファーに自動変換できるようにします。
Auto RAM Replacement	Compilerで、レジスターとaltsyncramまたはlpm_ram_dp IPコアで置き換え可能なロジックの組を識別できるようにします。このオプションをオンにすると、デザイン機能が変更されることがあります。
Auto ROM Replacement	Compilerで、altsyncramまたはlpm_ram_dp IPコアで置き換え可能なロジックを識別できるようにします。このオプションをオンにすると、デザインのパワーアップ・ステートが変更されることがあります。
Auto Resource Sharing	Compilerで、類似しているが相互排他的なHDLソースコード内の操作の間でハードウェア・リソースを共有できるようにします。このオプションを有効にすると、Compilerによって、互換性のある加算、減算、および乗算がマージされます。マージ操作により、デザインに必要な領域が減少する可能性があります。リソースの共有では、各共有リソース上で追加の多重化と制御ロジックが導入されるため、デザインの最終的なf_MAXに悪影響を及ぼす可能性があります。
Auto Shift Register Placement	Compilerで、長さが同じで、altshift_taps IPコアで置き換え可能なシフトレジスター群を検索できるようにします。シフトレジスターでは、すべて同じクロックとクロックイネーブル信号を使用する必要があります。レジスターに他の2次信号が存在することはできません。レジスターには、少なくとも3つのレジスターを等間隔に並べたタップが必要です。
Automatic Parallel Synthesis	自動並列合成を有効/無効にするオプション。このオプションを使用すると、可能な場合に複数のプロセッサーを使用して合成コンパイル時間を短縮できます。

表 22. Advanced Synthesis Settings (4/13)
オプション	説明
Block Design Naming	ブロックデザインの命名規則を指定します。このオプションをデザイン・エンティティー以外のものに割り当てると、Compilerではこのオプションが無視されます。
Clock MUX Protection	クロック・ネットワーク内のマルチプレクサを2対1のマルチプレクサ・ツリーに分解します。Compilerでは、これらのツリーが他のロジックとマージしたり、ほかのロジックに転送されたりしないようにします。このオプションは、Timing Analyzerでのクロック動作の解析に役立ちます。
DSP Block Balancing	DSPブロック・バランシング中に特定のDSPブロックスライスの変換を制御することができるようにします。

表 23. Advanced Synthesis Settings (5/13)
オプション	説明
Disable DSP Negate Inferencing	推測されたDSPブロックで否定ポートを使用するかどうかを指定できるようにします。
Disable Register Merging Across Hierarchies	異なる階層にあるレジスターの入力が同じ場合、Compilerでマージを許可するかどうかを指定します。
Enable Formal Verification Support	Compilerで、OneSpin *フォーマル検証ツールで使用するスクリプトが作成できるようにします。
Enable State Machines Inference	Compilerで、VHDLまたはVerilog HDLデザインファイルからステートマシンを推測できるようにします。Compilerによってステートマシンが最適化されて領域が減少し、パフォーマンスが向上します。Offに設定すると、CompilerによってVHDLまたはVerilog HDLデザインファイルのステートマシンが通常のロジックとして抽出されて最適化されます。
Force Use of Synchronous Clear Signals	Compilerで、同期クリアーがノーマルモードのロジックセルで強制的に使用されるようにします。このオプションを有効にすると、デザイン内のロジックセルの総数が削減されますが、フィッティングに悪影響を与える可能性があります。LAB内のすべてのロジックセルで同期コントロール信号が共有されます。
Fractal Synthesis	このオプションをOnにすると、Compilerへの指示によって、算術ブロックに高密度パッキングが適用され、算術集約型デザインのデザイン領域が最小限に抑えられます。
HDL Message Level	HDLソースコードの処理エラーを表示するメッセージを含め、表示するHDLメッセージのタイプを指定します。Level1では、最も重要なHDLメッセージのみが表示されます。Level2では、ほとんどのHDLメッセージが表示されます。警告および情報ベースのメッセージが含まれます。Level3では、すべてのHDLメッセージが表示されます。警告および情報ベースのメッセージや潜在的なデザイン上の問題またはlintエラーに関するアラートなどが含まれます。

表 24. Advanced Synthesis Settings (6/13)
オプション	説明
Ignore GLOBAL Buffers	デザイン内の `GLOBAL` バッファーが無視されます。このオプションを個々の `GLOBAL` バッファー以外、または `GLOBAL` バッファーを含むデザイン・エンティティーに適用すると、Compilerではこのオプションが無視されます。
Ignore LCELL Buffers	デザイン内の `LCELL` バッファーが無視されます。このオプションを個々の `LCELL` バッファー以外、または `LCELL` バッファーを含むデザイン・エンティティーに適用すると、Compilerではこのオプションが無視されます。
Ignore Maximum Fan-Out Assignments	Compilerへの指示によって、ノード、エンティティー、またはデザイン全体のMaximum Fan-Out Assignmentsが無視されます。
Ignore SOFT Buffers	デザイン内の `SOFT` バッファーが無視されます。このオプションを個々の `SOFT` バッファー以外、または SOFTバッファーを含むデザイン・エンティティーに適用すると、Compilerではこのオプションが無視されます。

表 25. Advanced Synthesis Settings (7/13)
オプション	説明
Ignore translate_off and synthesis_off Directives	Verilog HDLおよびVHDLデザインファイルの `translate_off / synthesis_off` 合成ディレクティブがすべて無視されます。このオプションを使用して、合成ディレクティブを無効にし、以前に無視されたコードをエラボレーション中に組み込みます。
Infer RAMs from Raw Logic	レジスターとマルチプレクサからRAMを推測します。Compilerによって最初、RAMテンプレートとは異なるいくつかのHDLパターンがロジックに変換されますが、この構造はRAMとして機能します。結果として、このオプションを有効にすると、Compilerでは、altsyncram IPコア・インスタンスを後続のステージで代用することができます。このアサインメントを有効にすると、Compilerでは、より多くのデバイスRAMリソースとより少ないLABを使用することができます。
Iteration Limit for Constant Verilog Loops	Verilogループの反復制限が定義されます。ループの条件は、各ループ反復で時定数をコンパイルするための評価を行うことです。この制限が存在するのは、主に、潜在的無限ループの特定を、メモリーを使い果たしたり、ソフトウェアを実際の無限ループでトラップしたりする前に行うためです。
Iteration Limit for non-Constant Verilog Loops	Verilog HDLループの反復制限が定義されます。ループの条件は、各ループ反復で時定数をコンパイルするための評価を行わないことです。この制限が存在するのは、主に、潜在的無限ループの特定を、メモリーを使い果たしたり、ソフトウェアを実際の無限ループでトラップしたりする前に行うためです。

表 26. Advanced Synthesis Settings (8/13)
オプション	説明
Maximum DSP Block Usage	DSPブロックの最大数が指定されます。これは、DSPブロック・バランサーによって存在が想定される、現在のデバイスの各パーティションに対するDSPブロックの数です。このオプションでは、現在のデバイスでサポートされているDSPブロックの最大数の一般的な使用方法がオーバーライドされます。
Maximum Number of LABs	LABの最大数が指定されます。これは、Analysis＆Synthesisによってデバイスに対する使用が試行されるLABの数です。このオプションで、現在のデバイスでサポートされているLABの最大数の一般的な使用方法がオーバーライドされるのは、LABの最大数の値が負ではなく、現在のデバイスで使用可能なLABの最大数より少ない場合です。
Maximum Number of M4K/M9K/M20K/M10K Memory Blocks	Compilerでデバイスに対して使用可能なM4K、M9K、M20K、またはM10Kメモリーブロックの最大数を指定します。このオプションで、現在のデバイスでサポートされているM4K、M9K、M20K、またはM10Kメモリーブロックの最大数の一般的な使用方法がオーバーライドされるのは、メモリーブロックの最大数の値が負ではなく、現在のデバイスで使用可能なM4K、M9K、M20K、またはM10Kメモリーブロックの最大数より少ない場合です。

表 27. Advanced Synthesis Settings (9/13)
オプション	説明
Maximum Number of Registers Created from Uninferred RAMs	Analysis＆Synthesisで使用する、推測されていないRAMの変換用のレジスターの最大数が指定されます。このオプションを、プロジェクト全体のオプションとして、または特定のパーティションに対して使用するために、パーティション・ルートのインスタンス名へのアサインメントを設定します。あるパーティションに対するアサインメントによって、そのパーティションに対するグローバル・アサインメントが（存在する場合に）オーバーライドされます。このオプションを使用することによって、推測されていないRAMに多数のレジスターが使用されている場合に発生する、合成での長時間のコンパイルやメモリー不足が防止されます。インテル^® Quartus^® Prime開発ソフトウェアによってエラーが発行され、コンパイルが終了します。
NOT Gate Push-Back	デザインの実装が必要な場合に、Compilerで、反転（つまりNOTゲート）のプッシュバックをレジスターを介して行ったり、そのレジスターのデータ入力に実装することができるようにします。このオプションがオンのとき、レジスターはアクティブハイ状態にパワーアップされることがあり、デバイスの初期動作中に明示的クリアーが必要になる場合があります。このオプションを個々のレジスターまたはレジスターを含むデザイン・エンティティー以外に適用すると、Compilerでは無視されます。このオプションをレジスターから直接供給される出力ピンに適用すると、アサインメントがそのレジスターに自動転送されます。
Number of Inverted Registers Reported in Synthesis Report	Synthesisレポートに表示する反転レジスターの最大数を指定します。
Number of Protected Registers Reported in Synthesis Report	Synthesisレポートに表示する保護レジスターの最大数を指定します。
Number of Removed Registers Reported in Synthesis Migration Checks	Synthesis Migration Checkレポートに表示する最大行数を指定します。
Number of Swept Nodes Reported in Synthesis Report	Synthesisレポートに表示するスイープされたノードの最大数を指定します。スイープされたノードとは、Compilerによって不要であると判断され、デザインから削除されたノードです。
Number of Rows Reported in Synthesis Report	Synthesisレポートに表示する最大行数を指定します。注: インテル^® Stratix^® 10デバイスでは使用できません。
Optimization Technique	Analysis＆Synthesisの全体の最適化目標が指定されます。Balanced方法を指定するか、Performance、Area、Routability、Power、またはCompile Timeのいずれかに対して最適化を行います。Compilerのターゲットは、ユーザーによって指定された最適化目標です。

表 28. Advanced Synthesis Settings (10/13)
オプション	説明
Perform WYSIWYG Primitive Resynthesis	合成中にWYSIWYGプリミティブ再合成を実行するかどうかを指定します。このオプションでは、Optimization Techniqueロジックオプションで指定した設定が使用されます。
Power-Up Don't Care	Power-Up Level logicオプション設定のないレジスターを、 Don't Careロジックレベル (`X`) でパワーアップさせます。Power-Up Don't Careオプションがオンの場合、Compilerでは、レジスターのパワーアップ・レベルを変更してデザインの面積を最小化するのに有益なタイミングを判断します。領域上の利点がすぐにはない限り、Compilerでは、パワーアップ状態がゼロに維持されます。
Power Optimization During Synthesis	Analysis & Synthesisのパワードリブン・コンパイル設定を制御します。このオプションでは、Analysis & Synthesisによるデザインの消費電力最適化に対する積極性レベルが決定されます。このオプションがOffの場合、Compilerでは電力最適化を実行しません。Normal compilationでは、デザインのパフォーマンスが低下することが予想されない限りは、消費電力の最適化を実行します。Extra effortでは追加の電力最適化が実行され、デザイン性能が低下する可能性があります。

表 29. Advanced Synthesis Settings (11/13)
オプション	説明
Remove Duplicate Registers	同一のレジスターが２つある場合、そのうちの1つが削除されます。2つのレジスターで同じロジックが生成された場合は、Compilerによってそのうちの1つが削除されます。1番目のインスタンスは、その複製のデスティネーションにファンアウトされます。また、削除されたレジスターに異なるロジックオプションのアサインメントが含まれている場合、Compilerではそのオプションが無視されます。このオプションは、重複レジスターのCompilerによる意図的な削除を防止したい場合に有用です。個々のレジスターまたはレジスターを含むデザイン・エンティティー以外に適用すると、Compilerではこのオプションは無視されます。
Remove Redundant Logic Cells	冗長LCELLプリミティブまたはWYSIWYGプリミティブが削除されます。このオプションをオンにすると、回路の面積と速度が最適化されます。デザイン・エンティティー以外に適用すると、Compilerではこのオプションは無視されます。
Report Parameter Settings	SynthesisレポートにParameter Settings by Entity Instanceフォルダー内のレポートを含めるか指定します。
Report PR Initial Values as Errors	PRパーティションに存在する明示的定義がされた初期値を、警告ではなくエラーとしてフラグ設定ができるようにします。
Report Source Assignments	SynthesisレポートにSource Assignmentsフォルダー内のレポートを含めるか指定します。

表 30. Advanced Synthesis Settings (12/13)
オプション	説明
Resource Aware Inference for Block RAM	RAM、ROM、およびシフトレジスターの推測で、デバイスリソースデザインおよびデバイスリソースを考慮に入れるかを指定します。
Restructure Multiplexers	デザインでマルチプレクサ実装に必要なロジックエレメント数を減らします。このオプションは、フラグメント化されたマルチプレクサのバスがデザインに含まれている場合に有用です。このオプションでは、マルチプレクサを領域に対してより効率的にリパックし、デザインでのマルチプレクサを実装がより少ないロジックエレメントでできるようにします。 On - デザイン領域が最小化されますが、デザインクロック速度 (f_MAX) に悪影響を与える可能性があります。 Off - マルチプレクサの再構築を無効にします。ロジックエレメントの使用量は減少せず、デザインクロック速度 (f_MAX) には影響しません。 Auto - マルチプレクサの再構築を有効にするかをインテル^® Quartus^® Prime開発ソフトウェアで決定できるようにします。Auto設定では、ロジックエレメントの使用が減少しますが、デザインクロック速度 (f_MAX) に悪影響を与える可能性があります。
SDC Constraint Protection	レジスターマージの .sdc 制約が確認されます。このオプションは、コンパイルによる .sdc 制約の有効性を維持するのに有用です。
Safe State Machine	Safe State Machineオプションでは、無効な状態から回復できるステートマシンが実装されます。次の設定が可能です。 Auto - インテル^® Stratix^® 10デザインでは、このデフォルト設定により、この設定が6以下のステートマシンで有利であるとCompilerで判断するたびに、Safe State Machineが有効になります。この設定は、予期しない初期パワーアップ状態を見込んでおくのに役立ちます。インテル^® Arria^® 10およびインテル^® Cyclone^® 10 GXの場合、Auto設定はNeverと同じです。 On - Compilerに指示してSafe State Machineを常に使用します。 Never - Safe State Machineは使用しません。
シフトレジスターの置き換え - 非同期クリアー信号を許可	Compilerで、altshift_taps IPコアに置き換え可能で、同じ長さのシフトレジスター群を検索することができるようにします。シフトレジスターには、すべて同じ `aclr` 信号を使用する必要があり、他の2次信号を持つことはできません。また、少なくとも3つのレジスター分、等間隔に離れたタップがなくてはなりません。このオプションを使用するには、Auto Shift Register Replacementロジックオプションをオンにしてください。
Size of the Latch Report	Synthesisレポートに表示する最大ラッチ数を指定できます。
Size of the PR Initial Conditions Report	PR Initial Conditions Reportに表示するレジスターの最大数を指定できます。

表 31. Advanced Synthesis Settings (13/13)
オプション	説明
State Machine Processing	ステートマシンを処理するためにCompilerで使用する処理スタイルを指定します。独自のUser-Encodedスタイルを使用するか、One-Hot、 Minimal Bits、Gray、Johnson、Sequential、またはAuto（Compilerで選択）エンコーディングを選択できます。
Strict RAM Replacement	このオプションがOnのとき、Compilerでは、ハードウェアがデザインと完全に一致する場合にのみRAMが置き換えられます。
Synchronization Register Chain Length	行内の最大レジスター数を指定します。これは、Compilerでは同期チェーンと見なされます。同期チェーンは、レジスターのシーケンスであり、同じクロックを持ち、間にファンアウトがないため、最初のレジスターがピンまたは別のクロックドメインのロジックによって供給されます。Compilerでは、これらのレジスターをメタスタビリティ解析のために考慮します。Compilerでは、リタイミングなど、これらのレジスターの最適化が防止されます。ゲートレベルのリタイミングが有効な場合、Compilerではこれらのレジスターは削除されません。デフォルトの長さは2に設定されています。
Synthesis Effort	コンパイル速度、パフォーマンス、および面積の間の合成のトレードオフを制御します。デフォルトはAutoです。パフォーマンスと面積を犠牲にしてコンパイル速度を上げるには、 Fastを選択します。
Synthesis Migration Check for Stratix 10	インテル^® Arria^® 10からインテル^® Stratix^® 10へのデザイン移行の合成チェックを有効にします。
Timing-Driven Synthesis	インテル^® Arria^® 10およびインテル^® Cyclone^® 10 GXのデザインの場合、合成でタイミング情報を使用してより好ましいデザインの最適化ができるようにします。Timing-Driven Synthesisロジックオプションは、次のOptimization Techniqueオプションに影響します。 Optimization Technique Speed - デザインのタイミング・クリティカルな部分がパフォーマンスのために最適化されます。面積の増加 (ロジックとレジスターの使用率) が犠牲になります。 Optimization Technique Balanced - 同様に、デザインのタイミング・クリティカルな部分がパフォーマンスのために最適化されますが、このオプションによってできるようになるのは、限られた面積の増加のみです。 Optimization Technique Area - デザインの最適化が面積に対してのみ行われます。

Fitter設定の参照事項

Fitter設定を使用して、デザインの配置配線をカスタマイズします。 Assignments > Settings > Compiler Settings > Advanced Settings (Fitter) をクリックしてFitter設定にアクセスしてください。

表 32. 1/8
オプション	説明
ALM Register Packing Effort	Fitterによるレジスター配置中のALMのパッキングが積極的に行われるよう手助けします。このオプションを使用すると、セカンダリー・レジスターの場所が増えます。ALMの実装密度を上げると、デザインのフィッティングに必要なALMの数を減らすことができますが、配線のフレキシビリティーとタイミング・パフォーマンスも低下する可能性があります。 Low - Fitterによって、直接接続されていないLUTとレジスターを組み合わせるALMパッキングのコンフィグレーションが回避されます。このコンフィグレーションを回避すると、タイミング・パフォーマンスは向上しますが、デザイン実装のためのALM数が増加します。 Medium - Fitterによって、未接続のLUTとレジスターを組み合わせてALMの場所へ実装するコンフィグレーションの一部が許可されます。FitterによってALM内のセカンダリー・レジスターの場所がより一層活用されます。 High - Fitterによって、有効で望ましいALMパッキングのコンフィグレーションの全部が可能になります。密度が高いデザインでは、Fitterによって、ALMレジスターのパッキング労力が必要に応じて自動的に増加し、デザインのフィッティングが可能になります。
Advanced Physical Synthesis	フィッティング時の組み合わせ最適化およびシーケンシャル最適化を含むPhysical Synthesisエンジンを有効にし、回路パフォーマンスが改善します。
Allow Delay Chains	FitterですべてのI/Oエレメントに対する最適な遅延チェーンを選択し、t_SU およびt_CO のタイミング要件を満たすことができるようにします。このオプションを有効にすると、t_SU違反数が減り、t_H 違反数が最小限に抑えられます。このオプションを有効にしても、個々のノードの遅延チェーンの設定は上書きされません。
Allow DSP Retiming	DSPブロックを介したリタイミングができるようにします。
Allow Early Global Retiming in the Fitter	CompilerでFitterの初期段階のグローバル・リタイミングを実行できるようにします。
Allow Hyper-Aware Register Chain Area Optimizations in the Fitter	ALMの使用量を削減するために、いくつかのバックツーバックのレジスターをハイパーレジスターに自動的に強制します。この面積削減手法をオンにすると、パフォーマンスが低下し、コンパイル時間が長くなる可能性があります。
Allow RAM Retiming	RAMブロックを介したリタイミングができるようにします。
Allow Register Duplication	Compilerでデザイン・パフォーマンスを改善させるためのレジスターの複製ができるようにします。このオプションを有効にすると、Compilerでは、レジスターをコピーしてファンアウトの一部をこの新しいノードに移動します。この最適化により配線性が改善し、ファンアウトが多いネットで配線ワイヤーの総数を減らすことができます。このオプションを無効にすると、レジスターのタイミングを変更する最適化が無効になります。注: インテル^® Stratix^® 10デバイスでは使用できません。
Allow Register Merging	Compilerでデザイン内の他のレジスターと同一のレジスターが削除できるようにします。このオプションを有効にした場合、2つのレジスターで同じロジックが生成されると、Compilerによって1つのレジスターが削除され、残りのレジスターは削除されたレジスターのデスティネーションにファンアウトされます。このオプションは、重複レジスターが意図的に使用されている場合に、Compilerによってそれが削除されることを防止するのに有用です。レジスターのマージを無効にすると、Compilerでは、レジスターをリタイミングする最適化が無効になります。注: インテル^® Stratix^® 10デバイスでは使用できません。
Auto Delay Chains for High Fanout Input Pins	Fitterで高ファンアウト入力ピンの遅延チェーンの最適化方法が選択できるようにします。このオプションを有効にするには、Auto Delay Chainsを有効にする必要があります。このオプションを有効にすると、t_SU違反数を減らすことができますが、Fitterですべてのファンアウト設定を最適化しようとすると、コンパイル時間が大幅に長くなります。
Auto Fit Effort Desired Slack Margin	Fitterで維持されるデフォルトのワーストケースのスラックマージンが指定されます。デザインのすべてのパスで少なくともこれだけのスラックがある可能性が高い場合、Fitterでは、最適化の労力が減らされ、コンパイル時間が短縮されます。注: インテル^® Stratix^® 10デバイスでは使用できません。

表 33. 2/8
オプション	説明
Auto Global Clock	Compilerでグローバルクロック信号が選択できるようにします。Compilerでは、最も多いクロック入力をフリップフロップに供給する信号が選択されます。この信号は、グローバル・ルーティング・パス上のデバイス全体で使用できます。Compilerによって特定の信号がグローバルクロックとして自動選択されるのを防ぐには、その信号のGlobal SignalオプションをOffに設定します。
Auto Global Register Control Signals	Compilerでグローバル・レジスター・コントロール信号を選択できるようにします。Compilerでは、最も多いコントロール信号の入力をフリップフロップに供給する信号（クロック信号を除く）がグローバル信号として選択されます。これらのグローバル信号は、グローバル・ルーティング・パス上のデバイス全体で使用できます。ターゲットのデバイスファミリーに応じて、これらのコントロール信号には非同期クリアーとロード、同期クリアーとロード、クロックイネーブル、およびプリセット信号が含まれます。Compilerによって特定の信号がグローバル・レジスター・コントロール信号として自動選択されるのを防ぐには、その信号のGlobal SignalオプションをOffに設定します。
Auto Packed Registers	Compilerでレジスターと組み合わせ関数を組み合わせたり、ロジックセルの代わりにI/Oセル、RAMブロック、またはDSPブロックを使用してレジスターを実装したりできるようにします。このオプションでは、Fitterの積極性レベルを制御し、レジスターと他の機能ブロックを組み合わせてデザインの面積を削減します。一般的にはAutoまたはSparse Auto設定が適切です。その他の設定では、Fitterの柔軟性を制限し、レジスターを他の機能ブロックと組み合わせるため、結果としてフィッティングができなくなることがあります。 Auto - Fitterでは、最大限のパフォーマンスを達成しようと、かなりの面積が使用されます。必要な場合、Fitterでは、追加ロジックの組み合わせによって、デザイン面積が現在のデバイス内に縮小されます。 Sparse Auto - Fitterでは、最大限のパフォーマンスを達成しようとしますが、デバイスの使用率が、デバイスのロジック容量を超えない範囲で増加する可能性があります。 Off - Fitterでは、レジスターを他の機能と組み合わせることはありません。Offに設定すると、デザイン面積が大幅に増加し、フィッティングができなくなる原因となることがあります。 Sparse - Fitterでは、多くのデザインのパフォーマンスを改善させる方法で機能の組み合わせが行われます。 Normal - Fitterでは、デザインのパフォーマンスを最大限にし、面積の縮小が期待される機能の組み合わせが行われます。 Minimize Area - Fitterでは、関連のない機能の組み合わせが積極的に行われ、デザインの配置に必要な面積が削減されます。パフォーマンスは犠牲になります。 Minimize Area with Chains - Fitterでは、レジスター・カスケード・チェーンの一部、またはレジスター・カスケード・チェーンに変換可能な機能の組み合わせがさらに積極的に行われます。このオプションがOff以外の値に設定されている場合、レジスターはI/Oセルと結合してI/Oタイミングが改善します。これは、Optimize IOC Register Placement For Timingオプションが有効になっている場合に当てはまります。
Auto RAM to MLAB Conversion	Fitterで、AutoブロックタイプのRAMを変換し、LABの場所を使用するかを指定します。このオプションがOffに設定されている場合、MLABのブロックタイプ設定を持つMLABセルまたはRAMセルのみで、メモリー実装のためのLABの場所が使用されます。
Auto Register Duplication	Fitterで空のロジックセルを含むLAB内のレジスターが自動複製できるようにします。このオプションでは、デザインの機能は変更されません。CompilerでAuto Register Duplicationオプションが無視されるのは、OFFをLogic Cell Insertion -- Logic Duplicationロジックオプションの設定として選択した場合です。このオプションをオンにすると、Logic Cell Insertion -- Logic Duplicationロジックオプションでデザインの配線性を改善することができますが、デザインのフォーマル検証がより難しくなる可能性があります。注: インテル^® Stratix^® 10デバイスでは使用できません。

表 34. 3/8
オプション	説明
Enable Auto-Pipelining	自動パイプライン機能とレイテンシー非依存のフォールスパス機能がオンになります。この設定をAssignment EditorのMaximum Additional PipeliningおよびオプションのAdditional Pipelining Groupアサインメントと組み合わせて、パイプライン・レジスターを指定場所に自動的に追加します。注: インテル^® Stratix^® 10デバイスでのみ使用できます。
Enable Bus-Hold Circuitry	デバイス動作中のバスホールド回路が有効になります。このオプションがOnの場合、ピンでは、駆動されていないときに最後のロジックレベルが保持され、ハイ・インピーダンス・ロジックレベルへの移動はありません。このオプションは、Weak Pull-Up ResistorによるデザインとFastオプションでのCritical Chain Viewerへ配置の有効化と同時には使用しないでください。このオプションは、ピン以外に適用した場合、Compilerでは無視されます。
Enable Critical Chain Viewer	クリティカル・チェーンの可視化をインテル^® Stratix^® 10デバイスのFast Forward Timing Closure Recommendationsレポートで有効にします。
Equivalent RAM and MLAB Paused Read Capabilities	MLABセルに実装されたRAMに、RAMブロックによってRAMに実装されたのと同等の読み取り一時停止機能を持たせる必要があるかを指定します。読み取りの一時停止では、読み取りが無効のときに、最後の読み取り値を手元において置くことができます。読み取り一時停止機能の違いを許容すると、MLABセルを使用したRAM実装のフレキシビリティーが向上します。 MLABセルを使用してどのRAMを実装するかを決定する際に、Fitterに最大限のフレキシビリティーを持たせるには、このオプションをDon't Careに設定します。次のオプションが用意されています。 Don't care - ブロックRAMの実装と同等の読み取り一時停止機能がなくても、FitterでRAMをMLABセルに変換することができます。Fitterでは、異なる読み取り一時停止機能を持つRAMに関する情報メッセージが生成されます。 Care - Fitterでは、ブロックRAMの実装と同等の読み取り一時停止機能がない限り、RAMはMLABセルに変換されません。
Equivalent RAM and MLAB Power Up	MLABセルに実装されているRAMに、ブロックRAMに実装されたRAMと同等のパワーアップ条件を持たせる必要があるかを指定します。パワーアップ条件が発生するのは、デバイスが起動するかグローバルにリセットされたときです。非同等のパワーアップ条件を許容すると、MLABセルを使用してRAMを実装する際のフレキシビリティーが向上します。 MLABセルを使用してどのRAMを実装するかを決定する際に、Fitterに最大限のフレキシビリティーを持たせるには、このオプションをAutoまたはDon't Careに設定します。以下のオプションが使用できます。 Auto - MLABセルにブロックRAMの実装と同等のパワーアップ条件がない場合でも、FitterでRAMをMLABセルに変換することができます。 Fitterではまた、パワーアップ条件が同等ではないRAMについての警告メッセージが出力されます。 Don't Care - Autoと同じ動作が適用されますが、メッセージは情報メッセージです。 Care - Fitterでは、ブロックRAMの実装と同等のパワーアップ条件がない限り、RAMはMLABセルに変換されません。
Final Placement Optimizations	Fitterで最終配置の最適化を実行するかを指定します。最終配置の最適化を実行すると、タイミングと配線性が改善されますが、コンパイル時間も長くなる可能性があります。
Fitter Aggressive Routability Optimizations	Fitterで配線性を積極的に最適化するかを指定します。配線性の積極的な最適化を実行すると、デザイン速度が低下しますが、配線ワイヤーの使用量と配線時間も削減される可能性があります。Automatically設定により、積極的な配線の有益性をFitterで判断できるようになります。

表 35. 4/8
オプション	説明
Fitter Effort	フィッティング中の物理合成最適化のレベルを指定します。 Auto - Fitterの最適化労力を調整して、最短のコンパイル時間を達成しながら、デザインのタイミング要件が満たされます。Auto Fit Effort Desired Slack Marginオプションを使用して、十分な最適化労力を適用し、追加のタイミングマージンを達成します。 Standard - デザイン要件に関係なく最大限の労力が費やされるため、コンパイル時間が長くなり、より簡単なデザインでのマージンが多くなります。難しいデザインの場合は、AutoとStandardの両方で最大限の労力が費やされます。注: インテル^® Stratix^® 10デバイスでは使用できません。
Fitter Initial Placement Seed	現在のデザインのシードを指定します。値は、負でない整数値にすることができます。既定では、Fitterでは1のシードを使用します。 Fitterでは、シードを初期配置コンフィグレーションとして使用してデザイン配置を最適化し、タイミング要件f_MAXを満たします。シード値が異なるとフィッティングも多少異なるため、いくつかの異なるシードを試して、優れたフィッティング結果を得ることができます。デザインを最適なフィッティングに導くシードが変更される可能性があるのは、デザインが変わった場合です。また、シードの変更によって、より良いフィッティングが得られる場合もあれば、そうでない場合もあります。したがって、シードの指定は、Fitterでタイミング要件が満たされていない部分が少ない場合にのみ行います。注: Design Space Explorer II (DSEII) を使用し、シードを含む複雑なフロー・パラメーターをインテル^® Quartus^® Prime開発ソフトウェアでスイープして、デザインのパフォーマンスを最適化することもできます。
Logic Cell Insertion	Fitterによって、2つのノード間へのバッファー・ロジック・セルの自動挿入を、デザイン機能を変更することなく行うことができるようにします。Compilerでは、バッファー・ロジック・セルがデバイス内の未使用のロジックセルから作成されます。このオプションを使用すると、未使用のロジックセルがLAB内にあって、それが使用可能な場合、FitterによってLAB内のロジックセルを複製することもできます。このオプションを使用すると、コンパイル時間が長くなる可能性があります。デフォルトのAuto設定では、これらの操作をデザインのフィッティングに必要な場合に実行できるようにします。注: インテル^® Stratix^® 10デバイスでは使用できません。
MLAB Add Timing Constraints for Mixed-Port Feed-Through Mode Setting Don't Care	Timing AnalyzerによってMLABメモリーブロックの書き込み操作と読み取り操作の間のタイミング制約を評価するかを指定します。書き込み操作と読み取り操作を同時に同じアドレスで実行すると、メタスタビリティの問題が発生する可能性があります。これは、これらの操作間のタイミング制約がデフォルトでは存在しないためです。このオプションをオンにすると、MLABメモリーブロックの書き込み操作と読み取り操作の間にタイミング制約が発生し、それによってメタスタビリティの問題が回避されます。ただし、このオプションをオンにすると、MLABメモリーブロックのパフォーマンスが低下します。デザインで書き込み操作と読み取り操作を同時に同じアドレスで実行しない場合は、このオプションを設定する必要はありません。
Number of Example Nodes Reported in Fitter Messages	Fitterメッセージで表示するサンプルノードの最大数を指定できるようにします。

表 36. 5/8
オプション	説明
Optimize Design for Metastability	この設定により、平均故障間隔 (MTBF) が長くなり、デザインの信頼性が向上します。この設定を有効にすると、Fitterではデザイン内のシンクロナイザー・レジスターの出力セットアップ・スラックが増加します。このスラックによって、デザインのMTBFが飛躍的に増加します。このオプションは、Timing Analyzerをタイミング駆動型コンパイルに使用する場合にのみ適用されます。Timing Analyzerの `report_metastability` コマンドを使用して、デザインで検出されたシンクロナイザーを確認し、MTBFの推測値を生成します。
Optimize Hold Timing	Fitterに指示して、デバイス内のホールド時間を最適化し、タイミング要件とアサインメントを満たします。次の設定が使用可能です。 I/O Paths and Minimum TPD Paths - Fitterに指示して、次のタイミング要件とアサインメントを満たします。レジスターからI/Oピンまでのt_H レジスターからI/Oピンまでの最小t_CO I/OピンまたはレジスターからI/Oピンまたはレジスターまでの最小t_PD All Paths - Fitterに指示して、次のタイミング要件とアサインメントを満たします。 I/Oピンからレジスターまでの最小t_H レジスターからI/Oピンまでの最小t_CO I/OピンまたはレジスターからI/Oピンまたはレジスターまでの最小t_PD Optimize Timingロジックオプションを無効にすると、Optimize Hold Timingオプションは使用できません。
Optimize IOC Register Placement For Timing	FitterでI/Oピンのタイミング最適化を行うのに、レジスターをI/Oに自動的にパッキングして遅延を最小限に抑えるかを指定します。 Normal - Fitterで、都合に合わせてレジスターをI/Oにパッキングし、I/Oタイミングを改善します。 Pack All I/O Registers - Fitterで入力、出力、または出力イネーブルピンに接続しているレジスターをI/Oに積極的にパッキングします。制約やその他の正当な制限によって防止されている場合は除きます。 Off - ペリフェラルのコアへの最適化は実行されません。
Optimize Multi-Corner Timing	Fitterに指示して、最適化中のすべてのタイミングコーナーが考慮され、タイミング要件が満たされます。これらのタイミング遅延コーナーには、高速コーナータイミングと低速コーナータイミングの両方が含まれます。デフォルトでは、このオプションはOnで、Fitterによって低速コーナー遅延に加えてマルチコーナー遅延も考慮され、デザインが最適化されます。このオプションをOffにすると、Fitterでは、デザイン最適化の際に、低速コーナー・タイミング・モデル（低電圧条件で動作する、特定のスピードグレードにおいて最も低速のデバイス）からの低速コーナー遅延のみを考慮します。このオプションをOnにすると、一般に、プロセス、温度、および電圧の変動のそれぞれに関してより堅牢なデザイン実装が作成されます。 Optimize TimingオプションをOffにすると、Optimize Multi-Corner Timingオプションは使用できません。
Optimize Timing	Fitterの最適化で最大遅延タイミング要件（たとえば、クロックサイクル時間）を満たすかを指定します。このオプションは、デフォルトでNormal compilationに設定されています。このオプションをOffにすると、インターコネクト要件が非常に高いデザインで有用です。このオプションをOffにしても、コンパイル時間を短縮することができますが、タイミング・パフォーマンスが犠牲になります（Fitterによってデザインのタイミング要件が無視されるため）。このオプションがOffの場合、他のFitterタイミング最適化オプションは効果がありません（ Optimize Hold Timingなど）。

表 37. 6/8
オプション	説明
Periphery to Core Placement and Routing Optimization	Fitterによるターゲット配置配線の最適化を、ペリフェラル・ロジックとFPGAコア内のレジスター間の直接接続に対して実行するかを指定します。次のオプションがあります。 Auto - Fitterで、タイトなタイミングウィンドウを使用した転送を自動識別し、コアレジスターを配置して、すべての接続をペリフェラルとの間で配線します。Fitterでは、これらの配置配線の決定を残りのコアの配置配線前に行います。このシーケンスにより、確実にこれらのタイミング・クリティカルな接続がタイミングを満たし、配線の輻輳も回避されます。 On - Fitterで、ペリフェラル・レジスターとコアレジスター間のすべての転送を最適化します。これはタイミング要件に関係なく行われます。このオプションをグローバルにOnに設定しないでください。代わりにAssignment Editorを使用して、ターゲットとなるノードまたはエンティティーのセットに最適化を割り当てます。 Off - Fitterでペリフェラルのコアへの最適化は実行されません。注: インテル^® Stratix^® 10デバイスでは使用できません。
Physical Placement Effort	高度な物理配置の最適化中にFitterによって費やされる労力の程度を制御します。HighおよびMaximumに労力を設定すると、配置ソリューションをさらに最適化するために追加のコンパイル時間が発生します。
Placement Effort Multiplier	Fitterによって配置に費やされる相対時間を指定します。デフォルト値は1.0で、有効値は0より大きくなければなりません。浮動小数点数を指定すると、配置労力の制御ができます。値を大きくするとCPU時間は増えますが、配置品質が向上する可能性があります。たとえば、値が「4」の場合、フィッティング時間は約2～4倍長くなりますが、品質が向上します。
Power Optimization During Fitting	Fitterに指示して、デバイスの合計消費電力の削減を目的とした最適化を実行します。消費電力最適化フィッティングで使用できる設定は以下のとおりです。 Off - 電力最適化は実行されません。 Normal compilation - コンパイル時間やデザインのパフォーマンスに悪影響を与える可能性が低い電力最適化が実行されます。 Extra effort - デザインのパフォーマンスに影響を与えたり、コンパイル時間を長くしたりする可能性がある追加の電力最適化が実行されます。

表 38. 7/8
オプション	説明
Programmable Power Maximum High-Speed Fraction of Used LAB Tiles	高速LABタイルの割合の上限が設定されます。有効値は、0.0から1.0の間でなければなりません。デフォルト値は1.0です。値1.0は、高速タイルの数に制限がないことを意味し、Fitterでは、デザインのタイミング要件を満たすために必要な最小数が使用されます。1.0より小さい値を指定すると、タイミング品質が低下する可能性があります。これは、タイミング・クリティカルな一部のリソースが強制的に低電力モードになることがあるためです。
Programmable Power Technology Optimization	Fitterで、タイルを高速モードまたは低電力モードで動作させるためのコンフィグレーション方法を制御します。以下のオプションが使用できます。 Automaticを指定すると、Fitterによって、タイミング・パフォーマンスの犠牲を伴わずに電力の最小化が実行されます。 Minimize Power Onlyを指定すると、Fitterによって、最大数のタイルが低消費電力モードで動作するように設定されます。 Force All Used Tiles to High Speedを指定すると、Fitterによって、すべての使用済みタイルが高速モードで動作するように設定されます。 Force All Tiles with Failing Timing Paths to High Speedでは、すべての立ち下がりパスが高速モードに設定されます。タイミングを満たすデザインの場合、この設定の動作は Automatic設定と類似しています。タイミングに失敗したデザインでは、負のスラックを持つすべてのパスが高速モードになります。このモードではデザイン速度は上がらず、静的消費電力が増加する可能性があります。このモードは、タイミングを収束するために再設計する必要があるロジックパスを判断する際に有用です。注: インテル^® Stratix^® 10デバイスでは使用できません。
Router Timing Optimization level	ルーターによるタイミング要件を満たそうとする積極性の程度を制御します。このオプションをMaximumに設定すると、デザインの速度がわずかに向上しますが、コンパイル時間も増えます。このオプションをMinimumに設定すると、コンパイル時間が短縮されますが、デザイン速度がわずかに低下します。デフォルト値はNormalです。
Run Early Place during compilation	フルコンパイル中のEarly Place Fitterステージを有効にします。この設定をオンにすると、Fitter処理時間が長くなる可能性があります。

表 39. 8/8
オプション	説明
Synchronizer Identification	Compilerでメスタビリティ解析用の同期レジスターのチェーンレジスターを識別する方法を指定します。同期レジスターチェーンは、同じクロックを持ち、間にファンアウトのない一連のレジスターで、ピンまたは別のクロックドメインからのロジックによって駆動されます。次のオプションが用意されています。 Off - Timing Analyzerでは、指定されたレジスター、または指定エンティティー内のレジスターは、同期レジスターとして識別されません。 Auto - Timing Analyzerでは、有効な同期レジスター（チェーンの一部で、複数のレジスターを持ち、組み合わせロジックを含まないもの）を識別します。Auto設定を使用すると、デザインに含まれる可能性のある同期チェーンのレポートが生成されます。 Forced if Asynchronous - ソフトウェアで非同期信号転送が検出された場合、Timing Analyzerで同期レジスターチェーンが識別されます。チェーン内に組み合わせロジックや1つのレジスターしかない場合でも同様です。 Forced - Timing Analyzerで、指定レジスター、または指定エンティティー内のすべてのレジスターがシンクロナイザーとして識別されます。Forcedオプションのみをデザイン全体に適用します。それ以外の場合は、デザイン内のすべてのレジスターがシンクロナイザーとして識別されます。 Fitterでは、改善Mean Time Between Failure (MTBF) 用シンクロナイザーとして識別されたレジスターが最適化されます。これは、Optimize Design for Metastabilityを有効にした場合です。同期レジスターチェーンが、ForcedまたはForced if Asynchronousオプションで識別されている場合、Timing AnalyzerでそのチェーンのメタスタビリティMTBFがレポートされるのは、チェーンによってデザインのタイミング要件が満たされているときです。
Treat Bidirectional Pin as Output Pin	Fitterで双方向ピンが出力ピンとして扱われるように指定します。つまり、入力パスが出力パスからフィードバックされます。
Use Checkered Pattern as uninitialized RAM Content	市松模様が初期RAMコンテンツとしてすべてのRAMブロックにロードされます。コンテンツの初期化をサポートするRAMコンテンツの指定はありません。このオプションをオンにしてもシミュレーションには影響しないため、オンチップ動作はシミュレーション結果と異なる場合があります。
Weak Pull-Up Resistor	ウィーク・プルアップ抵抗を、デバイスがユーザーモードで動作しているときに有効にします。このオプションでは、ハイ・インピーダンス・バス信号をVCCに引き込みます。このオプションは、Enable Bus-Hold Circuitryオプションと同時に有効にしないでください。ピン以外のものに適用した場合、Fitterではこのオプションは無視されます。

デザインコンパイルの改訂履歴

この文書には以下の改訂履歴があります。

ドキュメント・バージョン	インテル^® Quartus^® Primeバージョン	変更内容
2018.09.24	18.1.0	中間Fitterスナップショットを有効または無効にするオプションについて説明し、それに従ってコンパイルフローとダッシュボードの説明を更新しました。「コンパイル結果のエクスポート」の項とそのサブトピックを追加しました。フルチップ・データベースの移行について、「バージョン互換のコンパイル・データベースのエクスポート」の項で説明しました。 .qdb パーティションの自動エクスポートについて、「デザイン・パーティションのエクスポート」の項で説明しました。 QDBファイルメタデータの表示について、「Quartusデータベース・ファイル情報の表示」で説明しました。「フラクタル合成の最適化」の項を追加し、「合成の実行」の項のステップを新しいオプション用に更新しました。新しいCompiler Optimization Modesについて説明し、 .qsf によって追加された拡張最適化モードに対して表示される注意について説明しました。新しいGlobal Signal Visualization Reportについて説明しました。「コンパイル結果に影響を与える要因」の項を追加しました。「Compilation Dashboardの使用」の項を追加しました。 Enable Auto-Pipelining設定の説明を追加しました。 Enable Formal Verification Supportの説明を「Advanced Synthesis Settings」に追加しました。 Report PR Initial Values as Errorsオプションの説明を「Advanced Synthesis Settings」に追加しました。 Size of the Latch Reportオプションの説明を「Advanced Synthesis Settings」に追加しました。 Size of the PR Initial Conditions Reportオプションの説明を「Advanced Synthesis Settings」に追加しました。 Advanced Physical Synthesisオプションの説明を「Fitter設定の参照事項」に追加しました。 Allow DSP Retimingオプションの説明を「Fitter設定の参照事項」に追加しました。 Early Global Retiming in the Fitterオプションの説明を「Fitter設定の参照事項」に追加しました。 Allow Hyper-Aware Register Chain Area Optimizations in the Fitterオプションの説明を「Fitter設定の参照事項」に追加しました。 Allow RAM Retimingオプションの説明を「Fitter設定の参照事項」に追加しました。 Number of Example Nodes Reported in Fitter Messagesオプションの説明を「Fitter設定の参照事項」に追加しました。 Physical Placement Effortオプションの説明を「Fitter設定の参照事項」に追加しました。 Use Checkered Pattern as uninitialized RAM Contentオプションの説明を「Fitter設定の参照事項」に追加しました。 Auto設定のSafe State Machineオプションの説明を更新しました。 Ignore ROW GLOBAL Buffersオプションのサポートを削除しました。 Ignore CARRY Buffersオプションのサポートを削除しました。 Ignore CASCADE Buffersオプションのサポートを削除しました。
2018.05.07	18.0.0	「Optimization Modes」のトピックを更新して、Compile Time (Aggressive) を追加しました。同時解析の内容をEarly Place Flowトピックから新しい Concurrent Analysis During Synthesis or Fittingトピックに移動しました。 Rapid Recompileでインテル^® Stratix^® 10デバイスをサポートするようになりました。 Retime Stage Reportsの説明を強化しました。 Retime Stageの説明を強化して、標準のレジスター・リタイミングを含めました。

表 40. 改訂履歴
日付	バージョン	変更内容
2017.11.06	17.1.0	インテル^® Stratix^® 10 Hyper-Awareデザインフロー、Hyper-Retiming、Fast Forwardコンパイル、およびFast Forward Viewerのサポートを追加しました。「Advanced HyperFlex Settings」のトピックを追加しました。「リタイミングの制限と回避策」のトピックを追加しました。 RAMブロックおよびDSPブロックでリタイミングするためのFast Forwardコンパイルのサポートに関する説明を追加しました。「同時解析」のトピックを追加しました。「Fitterスナップショットの解析」のトピックを追加しました。 Compilation Dashboard Early Placeステージの制御画面を追加しました。「Early Place後のlate_placeの実行」のトピックを追加しました。最新の Intel^® 命名規則に更新しました。
2017.05.08	17.0.0	Cyclone^® 10 GXデバイスの初期コンパイルサポートへの参照を追加しました。 Early Place後の同時解析について説明しました。 Timing Analyzer、Report、Setting、およびConcurrent AnalysisそれぞれのCompilation Dashboard制御画面を更新しました。 Auto DSP Block Replacement in Advanced Synthesis Settingsの説明を更新しました。 Allow Register RetimingのAdvanced Fitter Settingsを更新し、廃止されたSSN Optimizationオプションを削除しました。「レジスター・リタイミングの防止」のトピックを追加しました。「合成中のレジスターの保存」のトピックを追加しました。 Safe State Machineロジックオプションの制限を削除しました。パーシャル・リコンフィグレーションおよびブロックベースのデザインフローへの参照を追加しました。
2016.10.31	16.1.0	インテルへのブランド変更を実行しました。 Compilerのスナップショットについて説明し、「スナップショットのタイミングの解析」のトピックを追加しました。プロジェクトのディレクトリー構造図を更新しました。新しいFitterステージのメニューコマンドとレポートについて説明しました。 Early Place Flow、Implement Flow、およびFinalize Flowの説明を追加しました。 Fitterでのインクリメンタル最適化の説明を追加しました。章内の項の順序を再編成しました。廃止予定のPer-Stage Compilation (Beta) コンパイルフローを削除しました。
2016.05.03	16.0.0	Fitter Plan、Place および Routeステージ、レポート、最適化の説明を追加しました。 Per-Stage Compilation (Beta)コンパイルフローを追加しました。 Compilation Dashboardの情報を追加しました。 Safe State Machineロジックオプションのサポートを削除しました。RTLでsafe状態をエンコードします。「動的合成レポートの生成」のトピックを追加しました。 Quartusプロジェクトのディレクトリー構造を更新しました。
2015.11.02	15.1.0	初版

コンパイル時間の短縮

インテル^® Quartus^® Prime Compilerでの合成およびフィッティングに必要な時間を短縮するために、さまざまな手法を採用できます。

Compilation Time Advisor

Compilation Time Advisorは、インテル^® Quartus^® Prime GUI でTools > Advisors > Compilation Time Advisorをクリックして入手できます。この章では、Compilation Time Advisorで使用できるすべてのコンパイル時間最適化方法について説明します。

全体のコンパイル時間を短縮するための手法

次の手法を使用すると、デザインのコンパイルに必要な合計時間を短縮できます。

並列コンパイル（複数のプロセッサー・コアを持つシステムの場合）
Rapid RecompileとSmart Compilationでは、以前のコンパイルの結果を再利用して、全体のコンパイル時間が短縮されます。

Rapid Recompileの実行

Rapid Recompile中、Compilerでは、以前の合成およびフィッティングの結果を可能な限り再利用します。変更されていないデザインブロックの再処理は行いません。デザインの変更部分が少ない場合、Rapid Recompileを使用することで、タイミング変動や再コンパイルの合計時間を短縮できます。

図 60. Rapid Recompile

Rapid Recompileを実行するには、次のステップに従います。

Rapid Recompileを初回コンパイル後（またはFitterのRouteステージの実行後）に開始するには、Processing > Start > Start Rapid Recompileをクリックします。Rapid Recompileでは、次のタイプのデザイン変更が、フル・リコンパイルを行うことなく実装されます。
- Signal Tap Logic Analyzerによってタップされたノードへの変更
- 組み合わせロジック機能の変更
- ステートマシン・ロジックへの変更（新しいステート、ステート遷移の変更など）
- 信号またはバス・レイテンシーへの変更またはパイプライン・レジスターの追加
- 加算器または乗算器の係数への変更
- DSP、RAM、またはI/Oのレジスターパッキング動作の変更
- 不要なロジックの削除
- 合成ディレクティブへの変更
Rapid Recompile Preservation Summaryレポートをクリックして、保持されたコンパイル結果の割合に関する詳細情報を表示します。

図 61. Rapid Recompile Preservation Summary

マルチプロセッサー・コンパイルの有効化

Compilerでは、複数のプロセッサーを検出し使用して、コンパイル時間を短縮することができます。Compilerで使用するプロセッサーの数を指定してください。インテル^® Quartus^® Prime開発ソフトウェアでは、最大でプロセッサー16個を使用してアルゴリズムを並列実行できます。Compilerでは、デフォルトで並列コンパイルが使用されます。一部のプロセッサーを他のタスク用に予約するには、ソフトウェアで使用するプロセッサーの最大数を指定します。

この手法によるコンパイル時間の短縮は、2個の処理コアを持つシステムで最大10％、4個のコアを持つシステムで最大20％です。タイミング解析を単独で実行する場合、2個のプロセッサーによってタイミング解析時間が平均10％短縮されます。この減少は、4個のプロセッサーを使用する場合は平均15％に達します。

インテル^® Quartus^® Prime開発ソフトウェアでは、指定したすべてのプロセッサーが、特定のコンパイル中に必ずしも使用されるわけではありません。また、指定より多い数のプロセッサーが使用されることもありません。これにより、他のタスクをコンピューターの速度を落とさずに行うことができます。複数のプロセッサーを使用しても、フィッティング品質は影響されません。特定のFitterシードに対して、指定のデザインでMaximum processors allowed設定の場合、フィッティングはまったく同じで決定論的です。これは、ターゲットマシンや使用可能なプロセッサーの数に関係なく真のままです。異なるMaximum processors allowed仕様によって、同じ品質の異なる結果が生成されます。その影響は、Fitterシード設定の変更に類似しています。

マルチプロセッサー・コンパイルを有効にするには、次のステップを実行します。

インテル^® Quartus^® Primeプロジェクトを開くか作成します。
Assignments > Settings > Compiler Settingsをクリックします。
Parallel compilationで、Compilerで使用するプロセッサー数のオプションを指定します。
コンパイル後のParallel Compilationレポートのプロセッサー使用に関する詳細情報が表示されます。
コンパイルするプロセッサーの数をコマンドラインで指定するには、次のTclコマンドをスクリプトで使用します。
```
set_global_assignment -name NUM_PARALLEL_PROCESSORS <value>
```
この場合、<value> は1 から 16の整数です。

インテル^® Quartus^® Prime開発ソフトウェアを使用してプロセッサー数を検出し、コンパイルにすべてのプロセッサーを使用するには、スクリプトに次のTclコマンドを含めます。
```
set_global_assignment -name NUM_PARALLEL_PROCESSORS ALL
```
注: Compilerでは、 Intel^® Hyper-Threading® Technology (Intel® HT Technology) が1個のプロセッサーとして使用されます。お使いのシステムにIntel HT Technology搭載のプロセッサー1個が含まれている場合は、プロセッサー数を1に設定します。 Intel^® HT Technologyは、インテル^® Quartus^® Primeコンパイルには使用しないでください。

ブロックベースのコンパイルの使用

デザインプロセス中に、配置およびタイミングの要件を満たす機能ブロックを、変更や最適化を実行中の他のものから切り離すことができます。機能ブロックをパーティションに分離することで、選択した領域に最適化手法を適用して、それらの領域のみをコンパイルすることができます。

機能ブロックを分割するパーティションを作成するには、次の手順を実行します。

Design Partition Plannerで、パーティション化に適したサイズのブロックを特定します。
一般的にパーティションは、全体のデザインサイズのおよそ15～20パーセントに相当します。各エンティティーの最上部にあるバーの下の情報領域を使用してください。
図 62. Design Partition Plannerでのエンティティーの表現
エンティティーを必要に応じて抽出して折りたたみ、スタンドアロン・ブロックを実現します。
関連ロジックブロックを含む目的のサイズのエンティティーごとに、エンティティーを右クリックし、Create Design Partitionをクリックして、そのエンティティーを独自のパーティションに配置します。
目的は、関連ロジックブロックを含むパーティションを得ることです。

合成時間と合成ネットリスト最適化時間の短縮

Fitter時間に影響を与えずに合成時間を短縮するために、ネットリスト最適化の使用を減らします。サードパーティーEDA合成ツールを使用する際に合成時間を短縮するためのヒントについては、合成ソフトウェアのドキュメントを参照してください。

合成時間と合成ネットリスト最適化時間短縮の設定

合成ネットリストおよび物理合成最適化の設定により、大規模デザインの合計コンパイル時間が大幅に増える可能性があります。Analysis and Synthesisメッセージを参照して最適化時間の長さを決定してください。

合成ネットリストや物理合成の最適化を行わなくてもデザインで既にパフォーマンスの要件が満たされている場合は、これらのオプションをオフにしてコンパイル時間を短縮します。合成ネットリストを最適化してパフォーマンスを満たす必要がある場合は、デザイン階層のパーティションを個別に最適化して、Analysis and Synthesisに費やされる合計時間を短縮します。

適切なコーディング・スタイルを使用した合成時間の短縮

HDLコーディング・スタイルもまた、合成時間に影響する可能性があります。たとえば、コードからRAMブロックを推測する場合は、RAM推測のガイドラインに従う必要があります。RAMブロックが正しく推測されない場合、ソフトウェアによってそのブロックがレジスターとして実装されます。

大きなメモリーブロックを推測しようとすると、ソフトウェアではFPGA内のリソースをより多く消費します。これによって配線の輻輳が発生し、コンパイル時間が大幅に増加する可能性があります。特定のブロックでの配線使用率が高い場合は、そのようなブロックのコードを確認することをお勧めします。

配置時間の短縮

デザイン配置に必要な時間は、次の2つの要因によって異なります。1つはデザイン内のロジックをデバイスに配置する方法が何通りあるかです。もう1つは、適切な配置を見つけるために必要な作業量を制御する設定です。

配置時間を短縮するために、配置アルゴリズムの設定を変更します。

場合によっては、配置時間と配線時間の間にトレードオフがあります。適切な配置を見つけるために配置プログラムを十分に長い時間実行しないと、配線時間が長くなる可能性があります。配置時間を短縮したときは、それによって配線時間が増加して全体的な時間短縮が無効にならないようにします。

Placement Effort Multiplierの設定

Placement Effort Multiplierオプションを使用して、Fitterによって配置に費やされる時間を短縮し、制御することができます。

Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)をクリックして、Placement Effort Multiplierの値を指定します。デフォルトでは1.0 です。有効値は0より大きくなければならず、整数以外の値でもかまいません。0と1の間の数を使用すると、フィッティング時間が短縮されますが、配置品質とデザイン・パフォーマンスが低下する可能性があります。

配線時間の短縮

配線時間は通常、コンパイル時間のわずかな部分です。デザインの配線に必要な時間は、次の3つの要素によって異なります。デバイス・アーキテクチャー、デザインのデバイス内への配置、およびデザインの異なる部分間の接続性です。

デザインの配線に長い時間がかかる場合は、次の操作を1つ以上実行します。

配線の輻輳がないかチェックします。
Fitter Aggressive Routability Optimizationをオフにします。

Chip Plannerによる配線の輻輳の特定

デザイン内で配線の輻輳が発生している領域を特定するには、次を実行します。

Tools > Chip Plannerをクリックします。
Chip Plannerで配線の輻輳を表示するには、TasksリストでReport Routing Utilizationコマンドをダブルクリックします。
Report Routing UtilizationダイアログボックスでPreviewをクリックして、デフォルトの輻輳表示をプレビューします。
Routing utilization typeを変更して、特定のリソースの輻輳を表示します。デフォルト表示では、輻輳が0％の場合は濃い青、100％の場合には赤が使用されます。
Threshold percentageのスライダーを調整して、輻輳しきい値レベルを変更します。

インテル^® Quartus^® Primeのコンパイルメッセージには、インターコネクトの平均およびピーク使用率に関する情報が含まれています。インターコネクト最大使用率が75％以上、またはインターコネクト平均使用率が60％以上の場合は、デザインのフィッティングが難しい可能性を示しています。同様に、インターコネクト最大使用率が90％以上、またはインターコネクト平均使用率が75％以上の場合は、有効なフィッティングが得られない可能性が高いことを示しています。

配線の輻輳がある領域

平均輻輳が高くない場合でも、デザイン内に特定タイプの配線の多い領域が含まれている可能性があります。 Chip Plannerを使用して、特定のインターコネクト・タイプについて輻輳度の高い領域を特定することができます。

デザインの接続を変更して、配線の輻輳を削減することができます。
配線の輻輳が発生しているエリアが、Logic Lock (Standard)領域内またはLogic Lock (Standard)領域間にある場合は、Logic Lock (Standard)領域を変更または削除して、デザインを再コンパイルします。
- 配線時間が変わらない場合は、その配線時間はデザインおよび配置の特性です。
- 配線時間が短縮された場合は、Logic Lock (Standard)領域のサイズ、位置、または内容を変更して、配線の輻輳の低減と配置時間の短縮を検討してください。

HDLコーディング・スタイルによる輻輳

場合によっては、配線輻輳は、デザインで使用されているHDLコーディング・スタイルの結果である可能性があります。 Chip Plannerを使用して輻輳エリアを特定したら、それらのエリアに配置されているブロックのHDLコードを確認し、コード変更によるインターコネクト使用量削減の可否を判断します。

静的タイミング解析時間の短縮

タイミング駆動型合成を実行している場合、インテル^® Quartus^® Prime開発ソフトウェアがTiming AnalyzerをAnalysis and Synthesis中に実行されます。

インテル^® Quartus^® Prime Fitterはまた、配置配線中にTiming Analyzerも実行します。 Synopsys* Design Constraints File (.sdc) に不正確な制約がある場合、インテル^® Quartus^® Prime開発ソフトウェアでは、不必要な時間を費やして何度も制約を処理する可能性があります。

デザインにフォールスパスやマルチサイクル・パスを指定しないと、Timing Analyzerでは、デザインに関連しないパスが解析される可能性があります。
.sdc ファイルで制約を再定義した場合、Timing Analyzerではその処理にさらに時間がかかることがあります。このような状況を回避するには、Synopsisデザイン制約がコンパイルメッセージで再定義されていることを確認し、 .sdc ファイルを更新します。
デザインには正しいタイミング制約を指定してください。これは、どのパスをフォールスパスやマルチサイクル・パスと見なすなど、デザインの意図はソフトウェアで想定することができないためです。これらのアサインメントを正しく指定すると、Timing Analyzerではこれらのパスの解析をスキップし、Fitterでこれらのパスの最適化に余分な時間を費やすことはありません。

プロセスの優先順位の設定

コンパイル時間の増加を犠牲にして、コンパイルに割り当てられているコンピューティング・リソースの削減が必要な場合があります。他のタスクを同時に実行しなければならない場合、シングル・プロセッサー・マシンを使用してコンパイルに対するリソース割り当てを減らすと便利です。

コンパイル時間の削減改訂履歴

ドキュメント・バージョン	インテル^® Quartus^® Primeバージョン	変更内容
2017.11.06	17.1.0	「ブロックベースのコンパイルの使用」のトピックを追加しました。

日付	バージョン	変更内容
2017.05.08	17.0.0	マルチプロセッサーのコンパイルがフィッティング品質に与える影響を明確にしました。廃止されたFitter Effort Logic Optionへの参照を削除しました。 Preserving Routing with Incremental Compilationの項を削除しました。
2016.10.31	16.1.0	インテルへのブランド変更を実行しました。
2016.05.02	16.0.0	「複数のプロセッサーを使用した並列コンパイル」内の誤植を修正しました。廃止された物理合成オプションに関する情報を削除しました。
2015.11.02	15.1.0	Quartus IIのインスタンスをインテル^® Quartus^® Prime に変更しました。
2014.12.15	14.1.0	「フィッターの設定」、「Analysis & Synthesisの設定」、および「物理合成の最適化」の位置を「Compilerの設定」に更新しました。 Rapid Recompile機能に関する情報を追加しました。
2014.08.18	14.0a10.0	Arria 10デバイスでのスマートコンパイルに関する制限を追加しました。
2014年6月	14.0.0	フォーマットを更新しました。
2013年5月	13.0.0	「1回のフィッティング試行の制限」、「早期タイミング見積もりの使用」、「最終配置の最適化」、および「Rapid Recompileの使用」の項を削除しました。「Placement Effort Multiplierの設定」の項を更新しました。「Chip Plannerでの配線の輻輳の特定」を更新しました。章全体の全般的な編集上の変更を行いました。
2012年6月	12.0.0	サーベイリンクを削除しました。
November 2011	11.0.1	テンプレートを更新しました。
2011年5月	11.0.0	「複数のプロセッサーを使用した並列コンパイル」を更新しました。「Chip Plannerによる配線の輻輳の特定」を更新しました。章全体の全般的な編集上の変更を行いました。
2010年12月	10.1.0	テンプレートを更新しました。最大および平均インターコネクト使用率に関する詳細を追加しました。「静的タイミング解析時間の短縮」の項を新しく追加しました。章全体を通して細かな変更を行いました。
2010年7月	10.0.0	初版

インテル Quartus Prime プロ・エディション・ユーザーガイド

インテル^® Quartus^® Prime プロ・エディション FPGAデザインフローのすべての段階の包括的情報については次のユーザーガイドを参照してください。