インテル Stratix 10パワー・マネジメント・ユーザーガイド

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UG-S10PWR | 2019.11.05

バージョン情報

更新対象:
インテル® Quartus® Prime デザインスイート 19.3

1. インテル Stratix 10パワー・マネジメントの概要

インテル^® Stratix^® 10デバイスファミリーでは、SmartVID規格パワーデバイスをすべてのスピードグレードで提供しています。より低電力の固定電圧デバイスもまた、すべてのスピードグレードで使用できますが、最速のスピードグレードは除きます。

また、インテル^® Stratix^® 10デバイスで提供しているパワー・ゲーティング機能の対象は、デジタル信号処理 (DSP) ブロックおよびM20Kメモリーブロックで、スタティック消費電力の削減に使用されていないものです。この機能は、インテル® Quartus® Primeソフトウェアで実装可能です。このユーザーガイドでは、インテル^® Stratix^® 10デバイスファミリーの消費電力削減機能および、インテル^® Stratix^® 10デバイスのパワーアップおよびパワーダウンのシーケンス要件について説明します。

2. インテル Stratix 10パワー・マネジメントのアーキテクチャーと機能

この章では、電力消費、消費電力削減手法、電源検出ライン機能、パワーオンリセット (POR) 要件、およびパワーアップとパワーダウン・シーケンスの要件について説明します。

2.1. 消費電力

インテル^® Stratix^® 10デバイスの総消費電力の構成は次の通りです。

スタティック電力 : コンフィグレーションされたデバイスが、通電していて、ユーザークロックが動作していない場合の消費電力です。I/Oやトランシーバー・アナログ回路などのアナログブロックのDCバイアス電力は除きます。
ダイナミック電力 : デバイスの追加の電力消費で、信号動作またはトグルによるものです。
スタンバイ電力 : 信号動作またはトグルに無関係なアクティブ電力信号のコンポーネントです。スタンバイ電力には、I/OおよびトランシーバーのDCバイアス電力が含まれますが、それに限定されません。

2.1.1. ダイナミック電力を求める式

次の式は、ダイナミック電力の計算方法を示します。Pは電力、Cは負荷キャパシタンス、Vは電源電圧レベルです。frequencyはクロック周波数を指し、データのトグルはクロックサイクルごとです。

図 1. ダイナミック電力を求める式

この式では、電力がデザインに依存していることを示しています。電力は、デバイスの動作周波数、印加電圧、および負荷キャパシタンスに依存し、これはデザインの接続性に依存します。インテルStratix 10デバイスでは、スタティック電力とダイナミック電力を最小限に抑えるため、高度なプロセス最適化を使用します。この最適化によりインテルStratix 10デザインでは、特定のパフォーマンス要件を可能な限り低電力で満たすことができます。

2.2. 電力削減の手法と機能

インテルStratix 10デバイスでは、高度な14 nmプロセス・テクノロジー、エンハンスト・コア・アーキテクチャー、およびさまざまな最適化を活用して、総消費電力を削減します。電力削減の手法と機能は次のとおりです。

SmartVID標準電力デバイス
電力遮蔽デバイス
温度補償
DSPおよびM20Kのパワー・ゲーティング
クロック・ゲーティング
電源検出ライン

2.2.1. SmartVID標準電力デバイス

SmartVID機能によるプロセス変動の補正には、電圧適応を使用してプロセス分布を狭めます。この機能がサポートされているのは、–V標準電力オプションを備えたデバイスのみです。 -V標準電力オプションのデバイスでの PWRMGT_SCL と PWRMGT_SDA ピンの接続は、Power Management BUS (PMBus™) マスターとPMBusスレーブモードの両方で行ってください。追加の PWRMGT_ALERT ピンが必要になるのは、インテル^® Stratix^® 10デバイスのコンフィグレーションをPMBusスレーブモードで行う場合です。必要な接続はすべて、回路基板とインテルQuartus Prime開発ソフトウェアで設定してください。

これらのピンを基板上で接続する方法に関する詳細は、インテル^® Stratix^® 10デバイスファミリー・ピン接続ガイドラインを参照してください。

インテルQuartus Prime開発ソフトウェアでの接続設定の手順については、このドキュメントのパラメーターとオプションの指定の項を参照してください。

注: インテル^® Stratix^® 10標準電力デバイス (–1V、–2V、–3Vの電源グレード) はSmartVIDデバイスです。各SmartVIDデバイス用のコア電圧供給 (V_CC およびV_CCP ) の駆動は、PMBus準拠の電圧レギュレーターで行う必要があります。レギュレーターは、インテル^® Stratix^® 10 -Vデバイス専用で、インテル^® Stratix^® 10デバイスへの接続は、PMBus経由で行われます。インテル^® Stratix^® 10標準電力デバイスでは、PMBus準拠の電圧レギュレーターを各デバイスに使用することが必須です。インテル^® Stratix^® 10デバイスのコンフィグレーションまたは機能に異常が発生するのは、コア電圧の駆動がPMBus非準拠のレギュレーターによって行われ、固定出力電圧が使用された場合です。

インテルでは、各インテルStratix 10デバイスに必要な最適な電圧レベルのヒューズブロックへのプログラムをデバイスの製造時に行います。セキュア・デバイス・マネージャー (SDM) のPower Managerでは、これらの値を読み出し、それを外部の電力レギュレーターまたはシステムのパワー・コントローラーに伝達します。これは、PMBusインターフェイスを介して行われます。

SmartVID機能により、電力レギュレーターでは、インテルStratix 10デバイスにV_CC およびV_CCP 電圧レベルを供給することができます。この電圧レベルによって、特定のデバイスのスピードグレード性能が維持されます。SmartVID機能を使用する場合、

インテルStratix 10デバイスの初期パワーアップは公称電圧レベル0.9 Vまでで、V_CC とV_CCP の両方で同じです。
インテルStratix 10デバイスのSmartVID値が決定されて外部電圧レギュレーターに伝達されると、V_CC とV_CCP の両方の電圧調整が、SmartVID値に基づいて行われます。

2.2.1.1. インテル Stratix 10デバイスのSmartVID機能の実装

SmartVID機能をサポートするデバイスにはSmartVID値が備えられており、そのヒューズブロック内へのプログラミングは、デバイス製造中に行われます。SmartVID値で表される電圧レベルの範囲は、0.8 Vから0.94 Vです。各デバイスでは、それぞれ固有のSmartVID値を備えています。

SmartVID値の外部レギュレーターまたはシステム電力コントローラーへの送信は、PMBusインターフェイスを介して行われます。SmartVID値を受信すると、調整可能なレギュレーターにより、V_CC とV_CCP の電圧レベルが調整され、SmartVID値で指定された電圧になります。

インテル^® Stratix^® 10デバイスによるSmartVID設定は、コンフィグレーション・プロセスの初期ステージで実行されます。SmartVIDプロセスでは、V_CC とV_CCP の電圧レールをユーザーモードで継続的に監視します。Power Managerでは、温度監視と電圧調整を必要に応じて行います。詳細については、温度補償の項を参照してください。

表 1. SmartVIDレギュレーター要件
仕様	値
電圧範囲	0.8 V – 0.94 V
電圧ステップ	10 mV
ランプ時間	非CvP - 10 mV/10 msから10 mV/20 µs プロトコル経由コンフィグレーション (CvP) - 10 mV/60 µsから10 mV/20 µs ¹

¹ システムでのCvP機能のサポートおよび、初期パワーアップ時の PCI Express* ( PCIe* ) リンクアップ・タイミング・バジェットの必要がある場合、最小ランプ時間は10 mV/60 µsです。

2.2.1.2. SDM Power Manager

図 2. SDM Power Managerブロック図

インテルStratix 10デバイスでは、SmartVID機能の管理はSDMサブシステムによって行われます。SDMサブシステムのパワーアップが行われるのは、V_CC とV_CCP の電圧レベルが0.9 Vまでパワーアップした後です。SDM Power Managerでは、SmartVIDによってプログラムされた値を読み出し、この値を外部の電圧レギュレーターへ伝達するには、PMBusインターフェイスを使用します。

SDM Power Managerには次のステージがあります。

初期/シャットダウン・ステージ
- V_CC とV_CCP のパワーアップをSmartVIDでプログラムされた値とデバイス温度に基づいて行います。
- FPGAをコンフィグレーションし、FPGAをユーザーモードに切り替えます。
監視ステージ
- 温度を監視し、V_CC とV_CCP を更新します。

シャットダウン・ステージは、デバイスのリコンフィグレーション中にトリガーされます。

2.2.1.2.1. PMBus Masterモード

PMBusマスターモードでは、初期ステージの間に、SDM Power ManagerによるV_CCとV_CCPのパワーアップを、SmartVIDでプログラムされた値とデバイス温度に基づいた電圧レベルまで行ってから、FPGAのコンフィグレーションを開始します。(監視ステージで) ユーザーモードに入った後、SDM Power Managerでは温度変化を監視し、V_CCおよびV_CCP出力電圧値を更新する必要があるかどうかを決定します。電圧の更新が必要な場合、SDM Power Managerでは、電圧値の特定のヒューズ値と現在の温度に基づいて行い、必要な電圧値を電圧レギュレーターにPMBusを介して送信します (PWRMGT_SCL および PWRMGT_SDA)。

注: PMBusモードでのサポートは、1.8 V I/O規格のみです。

図 3. PMBus Masterモード

表 2. PMBus Masterモードでサポートされているコマンド
コマンド名	コマンドコード	PMBusトランザクション・タイプ	バイト数
`PAGE` ²	00h	バイト書き込み	1
`VOUT_MODE` ³	20h	バイト読み出し	1
`VOUT_COMMAND`	21h	ワード書き込み	2
`READ_VOUT`	8Bh	ワード読み出し	2
`MFR_ADC_CONTROL` ⁴	D8h	バイト書き込み	1

マルチマスター・モード

PMBusマスターモードでは、マルチマスター・モードをサポートしています。

複数のデバイスが同時に通信を開始すると、バスに最も多くのゼロを書き込むデバイスまたは最も遅いデバイスが、アービトレーションを達成します。他のデバイスは、バス上の動作を直ちに中止します。進行中のバス通信がある場合、すべてのデバイスは通信を検出し、通信を中断しないでください。デバイスは、バスへの通信を開始する前に、停止条件が現れるのを待つ必要があります。

このモードでは、すべてのマスターデバイスがマルチマスター・システム内のマルチマスターである必要があります。シングルマスター・システムはアービトレーションを理解しない可能性があり、ビジー検出メカニズムは予測できない結果を引き起こす可能性があります。

² これはオプションのコマンドです。このコマンドを適用できるのは、PAGE コマンド・パラメーターを有効にした場合のみです。詳細については、Power Management and VIDパラメーターの項を参照してください。

³ これはオプションのコマンドです。このコマンドを適用できるのは、電圧出力形式パラメーターでAuto discoveryを選択した場合のみです。詳細については、Power Management and VIDパラメーターの項を参照してください。

⁴ このコマンドが送信されるのは、デバイスタイプをLTM4677に設定した場合のみです。

2.2.1.2.2. PMBus Slaveモード

インテルStratix 10デバイスのコンフィグレーションは、PMBusスレーブモードで、外部電力管理コントローラーをPMBusマスターとして使用して行うこともできます。インテル^® Stratix^® 10デバイスのコンフィグレーションをPMBusスレーブモードで行うときは、追加の PWRMGT_ALERT ピンの接続を既存の PWRMGT_SCL ピンと PWRMGT_SDA ピンの接続中に行ってください。

注: PMBusモードでのサポートは、1.8 V I/O規格のみです。

図 4. PMBus Slaveモード

表 3. PMBus Slaveモードでサポートされているコマンド
コマンド名	コマンドコード	デフォルト	PMBusトランザクション・タイプ	バイト数
`CLEAR_FAULTS`	03h	—	バイト送信	0
`VOUT_MODE`	20h	40h	バイト読み出し	1
`VOUT_COMMAND`	21h	—	ワード読み出し	2
`STATUS_BYTE`	78h	00h	バイト読み出し	1

次の図が示すのは、PMBusスレーブモードでの外部電源管理コントローラーのステージフローです。

図 5. PMBusスレーブモードでの外部電源管理コントローラーのステージフロー

PMBusスレーブモードのインテル^® Stratix^® 10デバイスでは、VOUT_COMMAND 値の送信を直接フォーマットでのみ行います。実際の電圧値を読み出すには、次の式を使って VOUT_COMMAND 値をインテル^® Stratix^® 10デバイスから変換します。

図 6. Directフォーマットの数式

この式では、directフォーマット値の変換方法を示しています。条件は、

Xは計算された実数値で、単位はmV。
mは勾配係数で、2バイトの2の補数の整数。
Yは2バイトの2の補数の整数で、インテル^® Stratix^® 10デバイスから受け取る。
bはオフセットで、2バイトの2の補数の整数。
Rは指数で、1バイトの2の補数の整数。

次の例では、外部電源管理コントローラーでインテル^® Stratix^® 10デバイスから値を取得する方法を示しています。VOUT_COMMAND で使用される係数は次の通りです。

m = 1
b = 0
R = 0

外部電源管理コントローラーで 0384h の値を取得した場合、それは次と同等です。

X = (1/1) x (0384h x 10^-0 - 0) = 900 mV = 0.90 V

2.2.2. 電力遮蔽デバイス

インテル^® Stratix^® 10電力遮蔽デバイスは、–2Lおよび–3Xオプションで使用可能です。電源遮蔽デバイスで提供されるスタティック電力は、SmartVID -V電源オプション機器よりも低くなります。–2Lおよび–3Xの電力遮蔽デバイスは固定電圧電源で動作し、PMBusレギュレーターを使用する必要はありません。

2.2.3. 温度補償

インテルStratix 10デバイスでは、より低温での性能低下の補償が電圧を上げることで可能です。電圧をを上げるとダイナミック消費電力が増加しますが、これは低温でのリークの減少によって相殺され、低温での総消費電力を高温の場合よりもさらに低くすることができます。

SmartVID機能では、このダイナミックな電圧調整をサポートしています。SDM Power Managerでは、温度変化をチェックし、温度がしきい値を超える場合は新しいVID値を更新します。

図 7. インテル^® Stratix^® 10デバイスでのSmartVIDの温度補償 (暫定)SDMでは、温度検出を通常100ミリ秒ごとに行い、電圧調整のために外部の電力管理システムと通信します。SDMによる調整が行われるのは、センサーで10°C以下または20°C以上の温度設定を検出した後です。

次に示すのは、SmartVID値に変更がある場合のプロセスです。

インテルStratix 10デバイスがPMBusマスターとして動作する場合、SDMは関連コマンドを送信して、新しいSmartVID値を使用して外部電圧レギュレーターの電圧を調整します。
インテルStratix 10デバイスがPMBusスレーブとして動作する場合、外部電力管理コントローラーは200ミリ秒以下ごとに発行される VOUT_COMMAND で新しいSmartVID値を取得し、新しいSmartVID値で電圧レギュレーターを設定します。

2.2.4. DSPおよびM20Kのパワー・ゲーティング

DSPブロックとM20Kメモリーブロックのパワー・ゲーティングのイネーブルは、コンフィグレーションRAM (CRAM) ビットを介して行われます。インテルStratix 10デバイスでのパワー・ゲーティングは、DSPブロックとM20Kメモリーブロックの両方に対してサポートされています。デフォルトでインテルQuartus Prime開発ソフトウェアでは、自動コンフィグレーションによって未使用のDSPブロックとM20Kメモリーブロックをパワー・ゲーティングします。

2.2.5. クロック・ゲーティング

クロック・ゲーティングを使用してダイナミック消費電力の削減ができます。アプリケーションがアイドル状態のとき、そのクロックは一時的にゲートされ、ゲート解除はウェイクアップ・イベントに基づいて行われます。これには、ユーザーロジックを使用して、グローバルクロック (GCLK) およびセクタークロック (SCLK) をイネーブルまたはディスエーブルにします。

ダイナミック消費電力の削減を実行するため、デザインで未使用の回路のクロック信号をインテルStratix 10デバイス内でゲーティングします。セクター・クロック・ゲーティングは乗算器レベルで実行されます。

FPGAデザインの大部分のクロック・ゲーティングによって、著しい電流変化が短期間で生じることがあります。これは、ゲーティングされた回路がイネーブルまたはディスエーブルになっているときです。このクロック・ゲーティングにより生じる最大電流ステップのサイズ設定では、発生するノイズが、最大許容ACノイズ仕様を超えないようにする必要があります。この仕様は、PCB上のPDNデカップリングのデザインによって決まります。電流ステップのサイズ制御には、大きなゲート領域をより小さいサブ領域に分割し、その領域をステージ化して、パワー・ゲーティングへの出入りを段階的に行います。

2.2.6. 電源検出ライン

インテルStratix 10デバイスでは、電源検出ライン機能をサポートしています。VCCLSENSE ピンおよび GNDSENSE ピンは差動リモート検出ピンであり、V_CC 電源の監視に使用されます。

VCCLSENSE および GNDSENSE ピンの接続は、リモート電圧検出機能をサポートするすべてのレギュレーター用のリモート検出入力に対して行ってください。

2.3. パワーオンリセット回路

POR回路でインテルStratix 10デバイスをリセット状態に保つのは、電源の出力が推奨動作範囲内に達するまでの間です。

PORイベントが発生するのは、インテルStratix 10デバイスの電源を投入してから、POR回路によって監視される電源が、t_RAMP (最大電源ランプ時間) の範囲内で推奨動作範囲に達するまでの間です。t_RAMP が満たされない場合は、インテルStratix 10デバイスのI/Oピンおよびプログラミング・レジスターはトライステートに維持されます。このことが原因で、デバイスのコンフィグレーションが正常に行われないことがあります。

図 8. t_RAMP とPOR遅延の関係性

インテルStratix 10のPOR 回路では、個々の検出回路を使用して、それぞれのコンフィグレーション関連の電源を個別に監視します。POR回路のゲーティングは、すべての検出器それぞれの出力によって行われます。

POR遅延は、PORが最後のリセット信号にトリップしてからの時間です。

インテルStratix 10デバイスがPOR状態に保たれるのは、すべての電源がそのトリガーポイントを通過するまでの間です。電源がトリガーポイントを通過した後は、SDMではコンフィグレーション可能な遅延時間を待ってからデバイス・コンフィグレーションを開始します。

2.3.1. POR 回路で監視される電源と監視されない電源

表 4. インテル^® Stratix^® 10のPOR 回路で監視される電源と監視されない電源
監視される電源	監視されない電源
V_CC V_CCERAM V_CCPT V_CCADC V_{CCIO_SDM} V_CCBAT V_{CCL_HPS} ⁵ V_{CCFUSE_GXP} ⁶	V_CCP V_{CCR_GXB} V_{CCT_GXB} V_{CCH_GXB} V_CCIO V_{CCIO_HPS} ⁵ V_{CCA_PLL} V_{CCFUSEWR_SDM} V_{CCPLLDIG_SDM} V_{CCPLLDIG_HPS} ⁵ V_{CCPLL_HPS} ⁵ V_{CCPLL_SDM} V_{CCM_WORD} V_{CCIO_UIB} V_{CCRT_GXE} V_{CCRTPLL_GXE} V_CCIO3V V_{CCH_GXE} V_{CCCLK_GXE} V_{CCRT_GXP} V_{CCH_GXP} V_{CCCLK_GXP}

注: インテル^® Stratix^® 10デバイス内のデザイン・セキュリティー機能を使用しない場合、インテルは、V_CCBATを1.8V電源に接続することをお勧めします。

⁵ これらはシステムオンチップ (SoC) FPGA でのみサポートされています。

⁶ この電源レールはSDMパワーアップをゲートしませんが、FPGAコンフィグレーションをゲートします。

2.4. インテル Stratix 10デバイスでのパワーシーケンスの考慮事項

インテル^® Stratix^® 10デバイスでは、特定のパワーアップ・シーケンスおよびパワーダウン・シーケンスを必要とします。この項では、電源管理オプションのいくつかについて説明し、デバイスのパワーアップおよびパワーダウン時の適切なI/O管理について説明します。電源ソリューションのデザインでは、完全な電源シーケンスが適切に制御されるようにしてください。

この項の要件に従って、I/O機能に影響を与える可能性がある、FPGAデバイスへの予測不可能な電流の流れを遮断する必要があります。インテル^® Stratix^® 10デバイスでは、下の表に記載されている条件を除き、「ホットソケット」をサポートしていません。下の表では、電源が供給されていないピンでパワーアップおよびパワーダウン・シーケンス中に許容できる範囲も示しています。

表 5. ピン公差 – パワーアップ/パワーダウン「√」は許容されます。「—」は適用されません。
ピンタイプ	パワーアップ				パワーダウン
ピンタイプ	トライステート	GNDに駆動	VCCIOに駆動	< 1.0 Vp-pで駆動	トライステート	GNDに駆動	VCCIOに駆動	< 1.0 Vp-pで駆動
3VIOバンク	√	—	—	—	√	√	—	—
LVDS I/Oバンク	√	√	√⁷	—	√	√	√⁷	—
差動トランシーバー・ピン	√	√	—	√⁸	√	√	—	√⁸

⁷ デバイス電源の未投入時、またはパワーアップ/ダウン時に、LVDS I/Oバンクピンに許容される最大電流 = 10 mA (「電源が投入されていないFPGAのLVDS I/Oピンのガイドライン」を参照してください。)

⁸ これは、インテル^® Stratix^® 10 Lタイル/Hタイルのみに適用されます (「電源が投入されていないFPGAのトランシーバー・ピンのガイドライン」を参照してください)

2.4.1. インテル Stratix 10デバイスのパワーアップ・シーケンス要件

注: パワーアップ要件を満たすには、FPGAデバイスのプログラムは、パワーアップ・シーケンスの完了直後に行います。

インテル^® Stratix^® 10デバイスの電源レールは、それぞれ3つのGroupに分けられます。インテル^® Stratix^® 10デバイスファミリー・ピン接続ガイドライン、AN692: インテル^® Cyclone^® 10 GX、インテル^® Arria^® 10、およびインテル^® Stratix^® 10デバイスの電源シーケンスについての考慮事項で参照して詳細を確認してください。

次の図では、インテル^® Stratix^® 10デバイスの電圧グループとそれに必要なパワーアップ・シーケンスを示しています。

図 9. インテル^® Stratix^® 10デバイスのパワーアップ・シーケンス要件

注: VCCBATは、次のGroupのいずれにも属しません。VCCBATにはシーケンス要件はありません。VCCBATはセキュリティー・キーの内容を保持します。

表 6. 電圧レール
電源グループ	インテル^® Stratix^® 10 GXとSX (LタイルとHタイル)	インテル^® Stratix^® 10 MX (HBM、HタイルとEタイル)	インテル^® Stratix^® 10 TX (HタイルとEタイル)	インテル^® Stratix^® 10 DX (EタイルとPタイル)
Group 1	V_CC V_CCP V_CCERAM V_{CCR_GXB} V_{CCT_GXB} V_{CCL_HPS} V_{CCPLLDIG_SDM} V_{CCPLLDIG_HPS}	V_CC V_CCP V_CCERAM V_{CCR_GXB} V_{CCT_GXB} V_{CCPLLDIG_SDM} V_{CCRT_GXE} V_{CCRTPLL_GXE}	V_CC V_CCP V_CCERAM V_{CCR_GXB} V_{CCT_GXB} V_{CCL_HPS} V_{CCPLLDIG_SDM} V_{CCPLLDIG_HPS} V_{CCRT_GXE} V_{CCRTPLL_GXE}	V_CC V_CCP V_CCERAM V_{CCFUSE_GXP} ⁹ V_{CCRT_GXP} V_{CCL_HPS} V_{CCPLLDIG_SDM} V_{CCPLLDIG_HPS} V_{CCRT_GXE} V_{CCRTPLL_GXE}
Group 2	V_CCPT V_{CCH_GXB} V_{CCA_PLL} V_{CCPLL_HPS} V_{CCPLL_SDM} V_CCADC	V_CCPT V_{CCH_GXB} V_{CCA_PLL} V_{CCPLL_SDM} V_CCADC V_{CCM_WORD} ¹⁰ V_{CCH_GXE} V_{CCCLK_GXE}	V_CCPT V_{CCH_GXB} V_{CCA_PLL} V_{CCPLL_HPS} V_{CCPLL_SDM} V_CCADC V_{CCH_GXE} V_{CCCLK_GXE}	V_CCPT V_{CCA_PLL} V_{CCPLL_HPS} V_{CCPLL_SDM} V_CCADC V_{CCM_WORD} ¹⁰ V_{CCH_GXP} V_{CCCLK_GXP} V_{CCH_GXE} V_{CCCLK_GXE}
Group 3	V_CCIO ¹¹ V_CCIO3V ¹¹ V_{CCIO_SDM} ¹¹ V_{CCIO_HPS} ¹¹ V_{CCFUSEWR_SDM}	V_CCIO V_CCIO3V V_{CCIO_SDM} V_{CCIO_UIB} ¹⁰ V_{CCFUSEWR_SDM}	V_CCIO V_CCIO3V V_{CCIO_SDM} V_{CCIO_HPS} V_{CCFUSEWR_SDM}	V_CCIO V_{CCIO_SDM} V_{CCIO_HPS} V_{CCIO_UIB} ¹⁰ V_{CCFUSEWR_SDM}

Group 1のすべての電源レールのランプアップは、任意の順序で、最低でもそれぞれの公称電圧の最小90％までする必要があります。これは、Group 2の電源レールのランプアップを開始前に行います。

Group 2内の電源レールのランプアップは、任意の順序で、Group 1内の最後の電源レールが公称電圧の90％の最小しきい値まで上昇した後に行います。Group 2のすべての電源レールは、Group 3の電源レールのランプアップ開始前に、公称値の90％の最小しきい値までランプアップする必要があります。

Group 3内の電源レールのランプアップは、任意の順序で、Group 2内の最後の電源レールが最大値の90％の最小しきい値までランプアップした後に行います。

注: Eタイルデバイスは、上記の表にリストされているように、パワーアップ・シーケンスの電圧レールGroupを維持する必要があります。V_{CCIO_SDM}の前に、V_{CCCLK_GXE}の電源を入れる必要があります。

注: 新たに組み合わされた電源レールによって、電源が供給されていないGPIOまたはトランシーバー・ピンが駆動されないようにしてください。

すべての電源レールのランプアップは単調に行う必要があります。パワーアップ・シーケンスでは、標準または高速のPOR遅延時間のいずれかを満たす必要があります。POR遅延時間は、使用するPOR遅延設定によって異なります。インテル^® Stratix^® 10デバイスのPORの仕様については、インテル^® Stratix^® 10デバイス・データシートのPORの仕様の項を参照してください。

プロトコル経由コンフィグレーション (CvP) の場合、合計_TRAMPは、最初の電源供給ランプアップから最後の電源供給ランプアップまでが10 ms未満でなければなりません。高速POR遅延設定を選択して、 PCI Express* (PCIe) リンクの初期化とコンフィグレーションに十分な時間を確保してください。CvPモードでの電源供給ランプアップの詳細については、インテル^® Stratix^® 10 CvP (プロトコル経由コンフィグレーション) 実装ユーザーガイドを参照してください。

⁹ ボード上で、VCCFUSE_GXPをVCCERAMに接続する必要があります。

¹⁰ インテル^® Stratix^® 10 MXおよびDXデバイスでのみ適用されます。

¹¹ インテル^® Stratix^® 10 GXおよびSXデバイスの電源レールは、すべての電圧が1.8 Vの場合、Group 2の電源レールV_CCPTと同じ電圧レギュレーターを使用して結合および共有ができます。

2.4.2. パワーダウン・シーケンスの推奨事項とインテル Stratix 10デバイス要件

インテルのFPGAでは、パワーダウン・シーケンス中に一定の要件に従う必要があります。パワーダウン・シーケンスは、オン/オフスイッチを介して制御されたパワーダウン・イベントである場合と、電源の崩壊と同様に制御されないイベントである場合があります。どちらの場合でも、特定のパワーダウン・シーケンスに従う必要があります。次に示すのは、4つのパワーダウン・シーケンス仕様です。推奨 (1つ) 、必須 (2つ)、または緩和 (1つ) のいずれかです。インテルのFPGAパワーダウン要件に準拠するには、推奨オプションが最良です。

注: 推奨仕様に従わない場合は、必須仕様に従ってください。

推奨パワーダウン・ランプ仕様

これは電源供給の電流を最小にするための最良のオプションです。

図 10. 推奨パワーダウン・ランプ仕様

すべての電源レールを100 ms以内に完全にパワーダウンします。
同じGroup内の電源供給を任意の順序でパワーダウンします。
Group 2の電源パワーダウン前に、Group 3内の電源すべてをGNDの10％以内でパワーダウンしてください。
Group 1の電源パワーダウン前に、Group 2内の電源すべてをGNDの10％以内でパワーダウンしてください。
Group 3の任意の電源とGroup2の任意の電源との間の最大電圧差動は1.92 Vです。

インテル^® Stratix^® 10デバイスの場合、Group 3の電源レールをGroup 2の電源レールと組み合わせることができます。これが通用するのは、その2つのGroupで共有している電圧レベルおよび同じ電圧レギュレーターがGroup 2の電源レールと同じ場合です。

新たに組み合わされた電源レールで、電源が供給されていないGPIOまたはトランシーバー・ピンを駆動しないようにしてください。
新たに組み合わされた電源レールで、デバイス（サードパーティー）のリークによるパワーダウン・シーケンス仕様に違反しないようにしてください。必須電圧差動仕様を維持します。

パワーアップ/パワーダウン・シーケンス中は、デバイスの出力ピンはトライステートになります。デバイスの長期信頼性を確保するため、インテルではこの間は入力ピンを駆動しないことをお勧めします。

必須パワーダウン・ランプ仕様

電源供給が壊れている場合、または推奨仕様を満たすことができない場合は、次のPDSシーケンスが必要となります。

図 11. 必須パワーダウン・ランプ仕様

すべての電源レールを100 ms以内に完全にパワーダウンします。
可能な限り速やかに、すべての電源供給を無効にしてください。
- Group 1の電源供給をトライステートにします。それをGNDにアクティブに駆動しないでください。
- 可能であれば、Group 2とGroup 3の電源供給をGNDに駆動または終端します。
他の電源供給源がパワーダウン・シーケンス中に存在しないようにします。すべての電源を単調に減少させ、RCの標準的な減衰を一定にします。
Group 1の電源が0.35 Vを下回る前までに、Group 2およびGroup 3の電源すべてが1.0 Vを下回っている必要があります。

必須電圧差動仕様

パワーダウン中にデバイス・トランジスターに過度のストレスがかからないようにするために、パワーダウン中の異なる電源グループ間の任意の2つの電源間には、追加の電圧要件があります。

ΔV < ΔV_nom + 500 mV

図 12. 必須電圧差動仕様

すべての電源レールを100 ms以内に完全にパワーダウンします。

たとえば、Group 1の電圧= 0.9 V、Group 2の電圧= 1.8 V、Group 3の電圧= 3.0 Vの場合、次のようになります。

G3V_nom = 3.0 V G2V_nom = 1.8 V	G2V_nom = 1.8 V G1V_nom = 0.9 V	G3V_nom = 3.0 V G1V_nom = 0.9 V
(G3V – G2V)_nom = 1.2 V	(G2V – G1V)_nom = 0.9 V	(G3V – G1V)_nom = 2.1 V
(G3V – G2V) <= 1.2 V + .5 V	(G2V – G1V) <= 0.9 V + .5 V	(G3V – G1V) <= 2.1 V + .5 V
(G3V – G2V) <= 1.7 V	(G2V – G1V) <= 1.4 V	(G3V – G1V) <= 2.6 V

この電圧差要件を満たすには、すべての電源供給のパワーダウンを、可能な限り速やかに、必須パワーダウン・ランプ仕様に従って行います。

注: 必須のパワー・シーケンスに従わないと、予期しないデバイス動作や内部の大電流経路が生じる可能性があります。

緩和パワーダウン時間仕様

電源がアクティブ終端なしでパワーダウンすると、GNDへの電圧降下は、電源が0 Vに近づくにつれて減速します。この場合、100 msの電力要件は緩和されます。その測定は、電源がGNDに近づいたときに行います。

図 13. 緩和パワーダウン時間仕様

Group 1の電源すべてが、100 ms以内に < 100 mVに達するようにします。
Group 2およびGroup 3の電源すべてが、100 ms以内に < 200 mVに達するようにします。

2.5. 電源のデザイン

インテルStratix 10デバイスの電源要件は、特定の使用ケースのスタティック消費電力およびダイナミック消費電力によって異なります。パワー・マネジメント・ソリューションのEnpirionポートフォリオでは、包括的なデザインツールと組み合わせて、インテルStratix 10デバイスの電源デザインを最適化することができます。Enpirionポートフォリオに含まれている電力管理ソリューションは、インテルStratix 10デバイスで使用される複数のインターフェイス手法と互換性があり、SmartVID機能などのインテルStratix 10の電力削減機能をサポートするためにデザインされています。

インテルStratix 10デバイスの複数の入力電圧レールでは、調整電源が動作に必要です。複数の入力レール要件のグループ分けは、電圧要件、ノイズ感度やシーケンスなどのシステムの考慮事項に応じて行うことができます。インテル^® Stratix^® 10デバイスファミリー・ピン接続ガイドラインでは、入力レールのグループ分けについてより詳しい推奨事項を提供しています。また、インテルStratix 10デバイス向けEarly Power Estimator (EPE) ツールでも提供している入力レールの電源要件と特定デバイスの推奨事項は、特定のインテルStratix 10の各使用ケースに基づいています。個々の入力レールの電圧と電流の要件は、「Report」タブにまとめられています。入力レールのグループ分けと特定の電源の推奨事項は、それぞれ「Main」タブと「Enpirion」タブで確認できます。

3. インテル Stratix 10 Power Management and VIDインターフェイスの実装ガイド

インテル^® Stratix^® 10 SDM Power Management Firmwareでは、SmartVIDのコンフィグレーションを管理し、FPGAのパワーアップをFPGAコアへのアクセス前にできるようにします。インテル^® Stratix^® 10デバイスの外部電圧レギュレーターへの接続は、PMBusインターフェイスを介して行われます。

3.1. インテル Stratix 10 Power Management and VIDインターフェイスの開始

インテル^® Stratix^® 10 Power Management and VIDインターフェイスは、インテル^® Quartus^® Prime開発ソフトウェアの一部としてインストールされます。

3.1.1. パラメーターとオプションの指定

次のステップに従って、Power Management and VIDパラメーター、およびオプションを指定します。

インテル^® Quartus^® Primeプロジェクトの作成には、Fileメニューの New Project Wizard を使用します。
Assignments メニューで Device をクリックします。
Device ダイアログボックスで Device and Pin Options をクリックします。
Device and Pin Options ダイアログボックスで Configuration をクリックします。
Configuration ページで VID Operation mode を指定します。PMBus MasterとPMBus Slaveの2つのモードがあります。
PMBus MasterおよびPMBus Slaveモードでは、PWMGT_SDA、PWMGT_SCL ピンが必要です。PMBus Slaveモードの場合、追加の PWRMGT_ALERT ピンが必要です。これらのピンをコンフィグレーションするには、Configuration ページで、Configuration Pin Options をクリックします。コンフィグレーション・ピンのパラメーターについては、表 7 を参照してください。
Configuration Pinダイアログボックスで、適切なSDM_IOピンをパワー・マネジメント・ピンに割り当てます。OKをクリックします。
デバイスがPMBus Masterモードの場合は、Device and Pin Options ダイアログボックスで Power Management and VID をクリックして、デバイス設定を指定します。OK をクリックします。Power Management and VIDパラメーターについては、表 8 を参照してください。

これでインテル^® Stratix^® 10デバイスのSmartVIDのセットアップは完了です。

3.1.1.1. Configuration Pinパラメーター

次のパワー・マネジメント・ピンのコンフィグレーションには、GUIパラメーターを使用します。

表 7. Configuration Pinパラメーター
パラメーター	値	説明
Use PWRMGT_SCL output	SDM_IO0	これは電源管理用の必須PMBusインターフェイスです。VID動作モードがPMBus MasterモードまたはPMBus Slaveモードの場合に適用します。 SmartVID以外のデバイスに対しては、このパラメーターをディスエーブルにしてください。インテルでは、このパラメーターにはSDM_IO14ピンの使用をお勧めします。
Use PWRMGT_SCL output	SDM_IO14
Use PWRMGT_SDA output	SDM_IO11	これは電源管理用の必須PMBusインターフェイスです。VID動作モードがPMBus MasterモードまたはPMBus Slaveモードの場合に適用します。 SmartVID以外のデバイスに対しては、このパラメーターをディスエーブルにしてください。インテルでは、このパラメーターにはSDM_IO11ピンの使用をお勧めします。
	SDM_IO12
	SDM_IO16
Use PWRMGT_ALERT output	SDM_IO0	これは電源管理用の必須PMBusインターフェイスです。VID動作モードがPMBus Slaveモードの場合のみ適用します。 SmartVID以外のデバイスに対しては、このパラメーターをディスエーブルにしてください。インテルでは、このパラメーターにはSDM_IO12ピンの使用をお勧めします。
Use PWRMGT_ALERT output	SDM_IO12

3.1.1.2. Power Management and VIDパラメーター

VID動作がPMBus Masterモードの場合は、GUI パラメーターを使用してPower Management and VIDインターフェイスを設定できます。

表 8. Power Management and VIDパラメーター
パラメーター	値	説明
Bus speed mode ¹²	100 KHz	PMBus Masterモードで動作している場合のPMBusインターフェイスのバス・スピード・モードです。
Bus speed mode ¹²	400 KHz	PMBus Masterモードで動作している場合のPMBusインターフェイスのバス・スピード・モードです。
Slave device type¹²	LTM4677	サポートされているデバイスのタイプです。インテルでは、LTM4677デバイスの使用をお勧めします。LTM4677もしくはISL82XXデバイスを使用しない場合、Device and Pin Options ダイアログボックスで Other のオプションを選択してください。
	ISL82XX
	Other
Device address in PMBus Slave mode¹³	7ビット16進値	PMBus Slave モードのデバイスアドレスです。
Slave device_0 address¹²	7ビット16進値	外部電源レギュレーターのアドレスです。このパラメーターは、PMBus Masterモードを使用している場合はゼロ以外にする必要があります。
Slave device_1 address¹²	7ビット16進値	外部電源レギュレーターのアドレスです。
Slave device_2 address¹²	7ビット16進値	外部電源レギュレーターのアドレスです。
Slave device_3 address¹²	7ビット16進値	外部電源レギュレーターのアドレスです。
Slave device_4 address¹²	7ビット16進値	外部電源レギュレーターのアドレスです。
Slave device_5 address¹²	7ビット16進値	外部電源レギュレーターのアドレスです。
Slave device_6 address¹²	7ビット16進値	外部電源レギュレーターのアドレスです。
Slave device_7 address¹²	7ビット16進値	外部電源レギュレーターのアドレスです。
Voltage output format¹²	自動検出	動作モードがPMBus Masterの場合の電圧出力フォーマットです。電圧出力フォーマットが自動検出またはDirectフォーマットの場合は、次のパラメーターの設定が必要です。 Direct format coefficient m Direct format coefficient b Direct format coefficient R 電圧レギュレーターがLinearフォーマットの場合は、Linear format Nパラメーターの設定が必要です。¹⁴
	Directフォーマット
	Linearフォーマット
Direct format coefficient m¹²	符号付き整数 : -32768から32767	動作モードがPMBus Masterの場合のスレーブデバイスのタイプのDirectフォーマット係数mです。
Direct format coefficient b¹²	符号付き整数 : -32768から32767	動作モードがPMBus Masterの場合のスレーブデバイスのタイプのDirectフォーマット係数bです。
Direct format coefficient R¹²	符号付き整数 : -128から127	動作モードがPMBus Masterの場合のスレーブデバイスのタイプのDirectフォーマット係数Rです。
Linear format N¹²	-16から15	電圧出力フォーマットがLinearフォーマットに設定されている場合の出力電圧コマンドです。
Translated voltage value unit¹²	millivolts	変換後の出力電圧がミリボルト (mV) またはボルト (V) であることを示します。
Translated voltage value unit¹²	volts	変換後の出力電圧がミリボルト (mV) またはボルト (V) であることを示します。
Enable PAGE command¹²	Enable	PAGEコマンドを有効にすると、FPGA PMBus Masterモードでは、PAGEコマンドを使用し、登録されているレギュレーター・モジュールの出力チャネルすべてが `VOUT_COMMAND` に応答するように設定されます。
Enable PAGE command¹²	Disable

¹² このパラメーターはPMBus Masterモードに使用されます。

¹³ このパラメーターはPMBus Slaveモードに使用されます。

¹⁴ Nは、5ビットの2の補数整数の指数です。

3.1.1.3. インテル Stratix 10 Power Management and VIDインターフェイスのQSF制約ガイド

QSF制約コマンドを使用して、Power Management and VIDパラメーター、およびオプションを指定できます。

Configuration Pinパラメーターについては、表 7 を参照してください。Power Management and VIDパラメーターについては、表 8 を参照してください。

QSF制約を使用したPower Management and VIDパラメーターの指定

set_global_assignment -name USE_PWRMGT_SDA SDM_IO11

set_global_assignment -name USE_PWRMGT_SCL SDM_IO14

set_global_assignment -name PWRMGT_SLAVE_DEVICE_TYPE LTM4677

set_global_assignment -name PWRMGT_SLAVE_DEVICE0_ADDRESS41

set_global_assignment -name PWRMGT_SLAVE_DEVICE1_ADDRESS42

set_global_assignment -name PWRMGT_SLAVE_DEVICE2_ADDRESS43

set_global_assignment -name PWRMGT_SLAVE_DEVICE3_ADDRESS44

set_global_assignment -name PWRMGT_SLAVE_DEVICE4_ADDRESS45

set_global_assignment -name PWRMGT_SLAVE_DEVICE5_ADDRESS46

set_global_assignment -name PWRMGT_SLAVE_DEVICE6_ADDRESS47

set_global_assignment -name PWRMGT_SLAVE_DEVICE7_ADDRESS48

set_global_assignment -name VID_OPERATION_MODE "PMBUS MASTER"

set_global_assignment -name PWRMGT_BUS_SPEED_MODE "100 KHZ"

set_global_assignment -name PWRMGT_PAGE_COMMAND_ENABLE ON

set_global_assignment -name PWRMGT_VOLTAGE_OUTPUT_FORMAT "AUTO DISCOVERY"

set_global_assignment -name PWRMGT_TRANSLATED_VOLTAGE_VALUE_UNIT VOLTS

4. インテル Stratix 10パワー・マネジメント・ユーザーガイド・アーカイブ

表にソフトウェア・バージョンの記載がない場合は、以前のソフトウェア・バージョン用のユーザーガイドが適用になります。

インテル^® Quartus^® Primeバージョン	ユーザーガイド
19.2	Intel Stratix 10 Power Management User Guide
18.1	インテルStratix 10パワー・マネジメント・ユーザーガイド
18.0	Intel Stratix 10 Power Management User Guide
17.1	Intel Stratix 10 Power Management User Guide

5. インテル Stratix 10 パワー・マネジメント・ユーザーガイドの改訂履歴

ドキュメント・バージョン	インテル^® Quartus^® Prime バージョン	変更内容
2019.11.05	19.3	電圧レールの表の電源レールを更新しました。 V_{CCM_WORD}とV_{CCIO_UIB}をインテル^® Stratix^® 10 GXとSX (LタイルとHタイル) の欄から削除しました。 V_{CCRT_GXE}、V_{CCRTPLL_GXE}、V_{CCCLK_GXE}、およびV_{CCH_GXE}をインテル^® Stratix^® 10 MX (HBM、HタイルとEタイル) の欄に追加しました。 V_{CCL_HPS}、V_{CCPLLDIG_HPS}、V_{CCPLL_HPS}、およびV_{CCIO_HPS}をインテル^® Stratix^® 10 MX (HBM、HタイルとEタイル) の欄から削除しました。 V_{CCM_WORD}とV_{CCIO_UIB}をインテル^® Stratix^® 10 TX (HタイルとEタイル) の欄から削除しました。
2019.09.19	19.3	インテル^® Stratix^® 10 DXバリアントのサポートを電圧レールの表に追加しました。次の電源レールをインテル^® Stratix^® 10のPOR回路で監視される電源と監視されない電源の表に追加しました。 V_{CCFUSE_GXP} V_CCIO3V V_{CCH_GXE} V_{CCCLK_GXE} V_{CCRT_GXP} V_{CCH_GXP} V_{CCCLK_GXP}
2019.08.23	19.2	V_CCBATに関する注記をPOR回路で監視される電源と監視されない電源の項で更新しました。
2019.07.01	19.2	マルチマスター・モードの項を追加しました。 Power Management and VIDパラメーターの表で、スレーブ・デバイス・タイプのパラメーターにおいてISL82XXをデバイスの選択肢に追加しました。インテル^® Stratix^® 10 Power Management and VIDインターフェイスのQSF制約ガイドの項を追加しました。温度補償の項を更新し、PMBus MasterモードおよびPMBus SlaveモードのSmartVID値の変更に関する詳細を含めました。ピン公差 - パワーアップ/パワーダウンの表でVp-p値を更新しました。電圧レールの表でGroup 1、Group 2およびGroup 3の電圧レールを更新しました。外部電源管理コントローラーのステージフローの図を更新しました。パラメーターとオプションの指定の項の手順6の説明を更新しました。 Power Management and VIDパラメーターの表のスレーブ・デバイス・タイプのパラメーターの説明を更新しました。
2018.09.26	18.1	インテル^® Stratix^® 10パワー・マネジメントの概要の項のSmartVIDの詳細を更新しました。電力削減の手法と機能の項に、電力遮蔽されたデバイス機能を追加しました。電力遮蔽デバイスの項を追加しました。 SmartVID標準電力デバイスの項のSmartVIDレギュレーター要件を更新しました。インテル^® Stratix^® 10デバイスのパワーシーケンスの考慮事項の項を更新しました。インテル^® Stratix^® 10デバイスのパワーアップ・シーケンス要件の項を更新して、Group 2とGroup 3の電源レールの共有に関する詳細情報を提供しました。 PMBus MasterモードとPMBus Slaveモードの図を更新しました。パルス幅変調 (PWM) モードのサポートを削除しました。
2018.05.07	18.0	`MFR_ADC_CONTROL` コマンドをPMBusマスターモードでサポートされているコマンドの表に追加しました。 SmartVIDの項を更新して、`PWRMGT_SCL` ピンおよび `PWRMGT_SDA` ピンの情報を含めました。 PMBus Slaveモードでの外部電源管理コントローラーのステージフローの図を更新しました。 PMBus Slaveモードでの外部電源管理コントローラーの監視ステージの図を削除しました。 PMBus Slaveモードの項のdirectフォーマットの数式の説明を更新しました。インテル^® Stratix^® 10のPOR回路で監視される電源と監視されない電源の表を更新しました。 V_{CCRT_GXE}およびV_{CCRTPLL_GXE}レールを追加しました。 V_{CC_SDM}レールを削除しました。編集上の更新を行いました。
2018.02.28	17.1	PMBus Slaveモードでサポートされているコマンドの表を更新しました。 PMBus Slaveモード用の `PWRMGT_ALERT` ピンに関する注記をPMBusモードの項に追加しました。 PMBusモードでサポートされているI/O規格に関する注記をPMBusモードの項に追加しました。 PMBusスレーブモードでのコンフィグレーション時の `PWRMGT_ALERT` への接続の推奨をPMBus Slaveモードの項に追加しました。マルチマスター・モードに関する情報をPMBus Masterモードの項に追加しました。 PMBus Slaveモードの項のdirectフォーマットの数式を追加しました。インテル^® Stratix^® 10デバイスでのSmartVIDの温度補償の図を追加しました。 SmartVIDの項を更新して、公称電圧を0.9 Vに変更しました。 SmartVIDレギュレーター要件の表を更新して、非CvPおよびCvPのランプ時間の値を更新しました。電源検出ラインの項のガイドラインを更新しました。インテル^® Stratix^® 10デバイスのパワーシーケンスの考慮事項の項を更新しました。 Power Management and VIDパラメーターの表で、スレーブデバイスのアドレスの値を更新しました。パラメーターとオプションの指定の項でステップを更新しました。 SDM Power Managerの項を更新し、初期/シャットダウンおよび監視ステージを追加しました。インテル^® Stratix^® 10デバイス用のSmartVIDの温度補償の図を削除しました。

日付	バージョン	変更内容
2017年5月	2017.05.08	PowerPlay Early Power Estimator (EPE) からEarly Power Estimatorへ更新しました。消費電力の項を更新して、スタンバイ電力を追加しました。消費電力削減手法の項を更新しました。 SmartVIDの項を更新して、公称電圧を0.89 Vに変更しました。 Stratix 10デバイスのSmartVID機能の実装の項を変更しました。 SDM Power Managementの項を更新しました。 PMBusモードの項を更新しました。 PWMモードの項を更新しました。温度補償の項を更新しました。 DSPおよびM20Kのパワー・ゲーティングの項を更新しました。クロック・ゲーティングの項を更新しました。電源検出ラインの項を更新しました。パワーオンリセット回路の項を更新しました。パワーアップ・シーケンスおよびパワーダウン・シーケンスの項を更新しました。 V_CCレールおよびV_CCPレールでのSmartVID機能の使用の項を更新しました。電源のデザインの項を更新しました。パラメーターとオプションの指定の項を更新しました。 Stratix 10デバイスでのSmartVIDの温度補償の表を追加しました。 SmartVIDレギュレーター要件の表でCvPのランプ時間を更新しました。 Stratix 10のPOR回路で監視される電源と監視されない電源の表を更新して、HPS電源を含めました。電源グループの立ち上げシーケンスの表を更新しました。 Configuration Pinパラメーターの表を更新しました。 Power Management and VIDパラメーターの表を更新しました。 Configuration Pinパラメーターの表を更新しました。 Power Management and VIDパラメーターの表を更新しました。 SDM Power Managementのブロック図を更新しました。 PMBus Masterモードの図を更新しました。 PMBus Slaveモードの図を更新しました。 Stratix 10デバイスのパワーアップ・シーケンスおよびパワーダウン・シーケンス要件の図を更新しました。
2016年10月	2016.10.31	初版