AN 114：インテル® プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン

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AN-114 | 2018.10.09

AN 114 : インテル® プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン

プログラマブル・ロジック・デバイス (PLD) の集積度とI/Oピン数の増加に伴って、小型パッケージと多様なパッケージオプションの需要が増え続けています。ボールグリッド・アレイ (BGA) パッケージは、I/O接続部分がデバイス内部にあり、ピン数とボード面積の比率が向上するため、理想的なソリューションです。標準BGAパッケージは、接続部分を2個から8個多く含むクワッド・フラット・パック (QFP) パッケージです。さらに、BGAはんだボールはQFPリードよりも強度がかなり高いため、手荒な取り扱いにも耐えうる堅牢なパッケージになっています。

このアプリケーション・ノートで提供している推奨PCBデザイン・ガイドラインの対象は、インテル・プログラマブル・デバイス用のより複雑なパッケージオプションの一部ですが、インテル^® Stratix^® 10デバイスとそれ以降は除きます。

注: インテル^® Stratix^® 10デバイスパッケージ以降に関する詳細については、それぞれ個別のManufacturing Advantage Services (MAS) Guidelines文書を参照してください。

Enpirionの電源ソリューション製品については、PCBガイドラインおよびGERBERファイルが各デバイスにあり、各Enpirionデータシートに記載されている情報と共に使用できます。

BGAパッケージの概要

BGAパッケージでは、I/Oの接続部分はデバイス内部に配置されています。通常、リード線はパッケージの周囲に沿って配置されていますが、基板の底部にマトリックス状に配置されているはんだボールと置き換えられます。最終デバイスのはんだ付けは直接PCBにされ、使用する組み立て工程は、システム設計者推奨の標準表面実装技術と実質的に同一のものです。

さらに、BGAパッケージには次の利点もあります。

リード損傷の危険性が低い - BGAパッケージのリードは頑丈なはんだボールで構成されており、取り扱いによってリードが損傷を受ける危険性が低くなっています。
単位面積あたりのリード数が多い - リード数を増やすため、はんだボールをパッケージの端に近づけ、ピッチを次のように小さくします。
- フリップチップおよびワイヤーボンドBGAの場合は1.0 mm
- ワイヤーボンドおよびウェハー・レベル・チップ・スケール・パッケージ (WLCSP、または別名VBGA) ファインピッチBGAの場合は0.8 mm、0.5 mm、および0.4 mm。
低価格な表面実装機器が使用可能 - BGAパッケージでは、実装中の配置が多少不完全でも許容できるため、低価格の表面実装機器を使用することができます。BGAパッケージで配置が不完全になるのは、リフロー中のはんだのセルフ・アラインメントによるものです。
実装面積が小さい - 通常、BGAパッケージはQFPパッケージよりも20%から50%も小さいため、高性能でより小さい実装面積が要求されるアプリケーションに最適です。
集積回路による高スピード - BGAパッケージでは、マイクロ波帯の周波数スペクトラムでの良好な動作と、高い電気的性能の達成のため、パッケージ構造内にグランドプレーン、グランドリング、およびパワーリングを採用しています。
放熱性の向上 - ダイはBGAパッケージの中央に配置され、大部分のGNDピンおよびVCCピンはパッケージの中央に配置されるため、GNDピンおよびVCCピンはダイの下に配置されます。その結果、デバイスで発生した熱はGNDピンおよびVCCピンを介して伝達されます（つまり、GNDピンとVCCピンがヒートシンクの働きをします）。

PCBレイアウト用語

この項で定義する一般的用語はPCBレイアウトで使用され、インテル・プログラマブル・デバイスをデザインする場合に必要です。

エスケープ・ルーティング

エスケープ・ルーティングとは、信号をパッケージからPCB上の他の部品に接続するときに使用される手法です。

マルチレイヤーPCB

BGAパッケージ関連のI/O数の増加により、マルチレイヤーPCBによるエスケープ・ルーティングが業界標準の方法になっています。信号のPCB上の他の要素への配線は、複数のPCBレイヤーを介して行われます。

ビア

ビア、またはメッキ・スルー・ホールは、マルチレイヤーPCBで使用され、あるレイヤーから別のレイヤーへ信号を転送します。ビアは、マルチレイヤーPCBにドリルで開けられた実際の穴で、各PCBレイヤー間を電気的に接続します。すべてのビアはレイヤー間の接続のみに使用され、デバイスのリードやその他の補強材がビアに挿入されることはありません。

次の表に示すのは、ビア寸法の定義に使用される用語です。

表 1. ビア寸法の用語
用語	詳細
アスペクト比	メッキ済みビアの直径に対するビアの長さまたは深さの比率を指します。
ドリル穴径	ボードにドリルで開けられた実際のビアホールの直径を指します。
仕上げ後のビア直径	メッキ完了後のビアホールの直径を指します。

次の表に示す3種類のビアは、PCBで一般的に使用されます。

表 2. ビアの種類
タイプ	詳細
スルービア	PCBの最上位レイヤーと最下位レイヤーとの相互接続。内部PCBレイヤーへの相互接続も提供します。
ブラインドビア	最上位レイヤーまたは最下位レイヤーとPCB内部レイヤーとの相互接続。
エンベデッド・ビア	任意数の内部PCBレイヤー間を相互接続。

次の図で示すのは、3つのビアタイプすべてです。

図 1. ビアの種類

ブラインドビアとスルービアは、エンベデッド・ビアよりも頻繁に使用されます。ブラインドビアはスルービアよりもコストが高くなりますが、信号トレースをブラインドビアの下に配線すると全体のコストが削減され、必要なPCBレイヤー数が少なくなります。一方、スルービアでは、信号を下位レイヤーに配線することができないため、必要なPCBレイヤー数と全体的なコストが増加する可能性があります。

ビア・キャプチャ・パッド

ビアは、各ビアの周囲に配置されたビア・キャプチャ・パッドを通じてPCBレイヤーと電気的に接続されます。

表面ランドパッド

表面ランドパッドはPCB上の領域であり、そこにBGAはんだボールが付着します。パッドのサイズによって、ビアとエスケープ・ルーティングに使用できるスペースが影響されます。通常、表面ランドパッドが使用できるのは次の2つの基本デザインです。

非はんだマスク定義 (NSMD) 、別名銅定義
はんだマスク定義 (SMD)

2つの表面ランドパッドの主な違いは、トレースのサイズ、トレースライン間の間隔、使用できるビアのタイプ、およびはんだリフロー後のはんだボールの形状です。

図 2. NSMDおよびSMDランドパッドの側面図

図 3. NSMDおよびSMDはんだ接合部の側面図

非はんだマスク定義パッド

NSMDパッドでは、はんだマスクの開孔部が銅パッドよりも大きいため、表面ランドパッドの銅表面は完全に露出しており、より大きな領域にBGAハンダボールが付着できるようになっています。図 2 のNSMDおよびSMDランドパッドの側面図を参照してください。

注: インテルでは、NSMDパッドを大部分のアプリケーションで使用することをお勧めしています。理由は、柔軟性が高くなり、ストレスが加わる個所が少なくなり、パッド間のライン配線スペースが広くなるためです。

はんだマスク定義パッド

SMDパッドでは、はんだマスクは表面ランドパッドの銅表面と重なります。図 3 のNSMDおよびSMDランドパッドの側面図を参照してください。この重なりによって大きくなる銅パッドとPCBのエポキシ/ガラス積層体との間の接着強度は、極端な曲げ応力が加えられた場合や、加速熱サイクル試験中に重要になります。ただし、はんだマスクの重なりにより、BGAはんだボールに使用可能な銅表面の量は減少します。

ストリンガー

ストリンガーは、長方形または正方形の相互接続セグメントであり、ビア・キャプチャ・パッドと表面ランドパッドを電気的に接続します。

図 4. ビア、ランドパッド、ストリンガーおよびビア・キャプチャ・パッド

高集積BGAパッケージのPCBレイアウト

高集積BGAパッケージ用にPCBをデザインするときは、次の要素を考慮してください。

表面ランドパッドの寸法
ビア・キャプチャ・パッドのレイアウトと寸法
信号ラインのスペースとトレース幅
PCBのレイヤー数

注: 制御寸法の計算は、すべての高集積BGA図でミリメートル単位でされています。

表面ランドパッドの寸法

インテルで行ってきた広範囲にわたるモデリング・シミュレーションと実験的研究により、PCB上の最適なランドパッドのデザインを決定することで、はんだ接合部の疲労寿命が最長になります。この研究結果によって示されている通り、パッドデザインによってバランスのとれた応力がはんだ接合部に提供されたときに、最良のはんだ接合部の信頼性が得られます。SMDパッドをPCB上で使用する場合は、表面ランドパッドのサイズをBGAパッドと同じにして、はんだ接合部の応力をバランスのとれたものにしてください。非はんだマスク定義パッドをPCBに使用する場合は、ランドパッドのサイズをBGAパッドより約15％小さくして、はんだ接合部の応力をバランスのとれたものにしてください。

図 5. BGAパッドの寸法

次の表に示すのは、SMDおよびNSMDのランドパターンに推奨されるパッドサイズです。パッドサイズが小さいとビアとトレース配線の間隔が広くなるので、高集積の基板レイアウトにはNSMDパッドを使用してください。

表 3. SMDおよびNSMDパッドの推奨パッドサイズ
BGAパッドのピッチ	BGAパッドの開孔部 (A) (mm) (標準値)	推奨SMDパッドサイズ (mm)	推奨NSMDパッドサイズ (mm) ¹
1.27 mm (プラスチック・ボール・グリッド・アレイ (PBGA))	0.60	0.60	0.51
1.27 mm (スーパー・ボール・グリッド・アレイ (SBGA))	0.60	0.60	0.51
1.27 mm (テープ・ボール・グリッド・アレイ (TBGA))	0.60	0.60	0.51
1.27 mm (フリップチップ) ²	0.65	0.65	0.55
1.00 mm (ワイヤーボンド) ²	0.45	0.45	0.38
1.00 mm (フリップチップ)²、 ³	0.55	0.55	0.47
1.00 mm (フリップチップ) ² APEX 20KE	0.60	0.60	0.51
0.80 mm UBGA (ワイヤーボンド)	0.40	0.40	0.34
0.80 mm UBGA (EPC16U88)	0.40	0.40	0.34
0.80 mm UBGA (フリップチップ)	0.425	0.425	0.36
0.80 mm UBGA (フリップチップ)	0.45	0.45	0.38
0.50 mm MBGA	0.30	0.27	0.26

注: インテル^® Stratix^® 10デバイスパッケージ以降に関する詳細については、それぞれのManufacturing Advantage Services (MAS) Guidelines文書を参照してください。

次の表に示すPCBデザイン・ガイドラインは、VBGA (別名WLCSP) 0.4 mmボールピッチ用です。

表 4. VBGA用推奨パッドサイズ (別名WLCSP)
BGAパッドのピッチ	PCB CuパッドサイズNSMD (mm)	ソルダーマスク開孔部NSMD (mm)	PCB CuパッドサイズSMD (mm)	ソルダーマスク開孔部SMD (mm)
0.4 mm VBGA (別名WLCSP)	0.22	0.32	0.32	0.22

次の図で示すのは、NSMDランドパッドを使用した場合の1.00 mm、0.80 mm、および0.50 mmピッチのパッケージで使用可能なビアと配線スペースです。

図 6. 1.00 mmフリップチップBGAのNSMDランドパッドに使用可能なビアおよび配線スペースこれはインテル^® Stratix^® 10デバイスには適用されません。

図 7. 0.80 mm UBGA (BT基板) NSMDランドパッドに使用可能なビアおよび配線スペース

図 8. 0.50 mm MBGA NSMDランドパッドに使用可能なビアおよび配線スペース

¹ ステンシル開孔部の推奨事項 - インテルでは、NSMDパッドサイズをステンシルの最小開孔部として使用することをお勧めします。この表に基づく各BGAパッケージのSMDパッドサイズを超えないようにしてください。

² Intel^® Device Package Information Datasheetでは、フリップチップ技術を使用したFineline BGAパッケージは "Thermally Enhanced FineLine BGA" 、ワイヤーボンド・パッケージは "Non-Thermally Enhanced FineLine BGA" と記載されています。

³ これはインテル^® Stratix^® 10デバイスには適用されません。

ビア・キャプチャ・パッドのレイアウトと寸法

ビア・キャプチャ・パッドのサイズとレイアウトは、エスケープ・ルーティングに使用できるスペースの大きさに影響を与えます。通常、レイアウトはキャプチャパッドを介して次の2つの方法で行います。

表面ランドパッドの水平線上に配置
表面ランドパッドの対角線上に配置

ビア・キャプチャ・パッドの配置を表面ランドパッドに対して対角線上にするか、または水平線上にするかは、次の点を基準に判断します。

ビア・キャプチャ・パッドの直径
ストリンガーの長さ
ビア・キャプチャ・パッドと表面ランドパッド間の間隔

図 9および表 5 を使用し、1.00 mmピッチBGAパッケージのレイアウトのガイドをNSMDランドパッドを使用して行います。

図 9. 1.00 mmフリップチップBGA NSMDランドパッド用のビア・キャプチャ・パッドの配置これはインテル^® Stratix^® 10デバイスには適用されません。

お使いのPCBのデザイン・ガイドラインが次の表のどの計算式にも準拠していない場合は、 Intel^® Premier Supportにお問い合わせください。

表 5. 1.00 mmフリップチップBGA NSMDランドパッド用ビアのレイアウトに関する計算式これはインテル^® Stratix^® 10デバイスには適用されません。
レイアウト	計算式
水平線上に配置	a + c + d <= 0.53 mm
対角線上に配置	a + c + d <= 0.94 mm

表 5 で示す通り、より大きいサイズのビア・キャプチャ・パッドの配置は、表面ランドパッドに対して水平線上ではなく対角線上に行います。

図 10および表 6 を使用して、0.80 mmピッチU BGAパッケージのレイアウトのガイドをNSMDランドパッドを使用して行います。

図 10. 0.80 mm UBGA (BT基板) NSMDランドパッド用ビア・キャプチャ・パッドの配置

お使いのPCBのデザイン・ガイドラインが次の表のいずれの計算式にも準拠していない場合は、mySupportにお問い合わせください。

表 6. 0.80 mm UBGA (BT基板) NSMDランドパッド用ビアのレイアウトに関する計算式
レイアウト	計算式
水平線上に配置	a + c + d <= 0.46 mm
対角線上に配置	a + c + d <= 0.68 mm

表 6 で示す通り、より大きいサイズのビア・キャプチャ・パッドの配置は、表面ランドパッドに対して水平線上ではなく対角線上に行います。

図 11. 0.5 mmのMBGAランドパッド用ビア・キャプチャ・パッドの配置

0.5 mmピッチの場合、インテルでは、パッド内の0.10 mmビアドリルのマイクロビア技術を使用し、内側の層にトレースを配線することをお勧めします。

図 12. 0.4 mm VBGA (別名WLCSP) ランドパッド用ビア・キャプチャ・パッドの配置

0.4 mmピッチの場合、インテルでは、パッド内の0.10 mmビアドリルのマイクロビア技術を使用し、内側の層にトレースを配線することをお勧めします。

ビア・キャプチャ・パッドのサイズもまた、PCB上で配線できるトレース数に影響します。図 13 で示すのは、標準およびプレミアムタイプのビア・キャプチャ・パッドのレイアウト例です。標準レイアウトで示しているのは、ビア・キャプチャ・パッドのサイズが0.660 mm、ビアのサイズが0.254 mm、そして内部スペースとトレースが0.102 mmです。このレイアウトでは、ビア間に配線できるトレースは1つだけです。さらにトレースが必要な場合は、ビア・キャプチャ・パッドのサイズまたはスペースとトレースのサイズを小さくしてください。

プレミアムタイプのレイアウトで示しているのは、ビア・キャプチャ・パッドのサイズが0.508 mm、ビアのサイズが0.203 mm、そして内部スペースとトレースが0.076 mmです。このレイアウトでは、十分なスペースを確保して、ビア間に2つのトレースを配置しています。

図 13. 1.00 mmフリップチップBGA用標準およびプレミアムタイプのビア・キャプチャ・パッドのサイズこれはインテル^® Stratix^® 10デバイスには適用されません。

次の表に示すのは、1.00 mmフリップチップBGA用標準およびプレミアムタイプのレイアウトであり、ほとんどのPCBベンダーで使用されています。

表 7. 1.00 mmフリップチップBGAのPCBベンダーの仕様これはインテル^® Stratix^® 10デバイスには適用されません。
仕様	標準 (mm)	プレミアム (mm) 基板厚 > 1.5 mm	プレミアム (mm) 基板厚 > 1.5 mm
トレースおよびスペース幅	0.1/0.1	0.076/0.076	0.076/0.076
ドリル穴径	0.305	0.254	0.150
仕上げ後のビア直径	0.254	0.203	0.100
ビア・キャプチャ・パッド	0.660	0.508	0.275
アスペクト比	7:1	10:1	10:1

図 14 で示すのは、標準およびプレミアムタイプのビア・キャプチャ・パッドのレイアウト例です。標準レイアウトで示しているのは、ビア・キャプチャ・パッドのサイズが0.495 mm、ビアのサイズが0.254 mm、そして内部スペースとトレースが0.102 mmです。このレイアウトでは、ビア間に配線できるトレースは1つだけです。さらにトレースが必要な場合は、ビア・キャプチャ・パッドのサイズまたはスペースおよびトレースのサイズを小さくしてください。

プレミアムタイプのレイアウトで示しているのは、ビア・キャプチャ・パッドのサイズが0.419 mm、ビアのサイズが0.165 mm、そして内部スペースおよびトレースが0.076 mmです。このレイアウトでは、十分なスペースを確保して、ビア間に2つのトレースを配置しています。

図 14. 0.80 mm UBGA (BT基板) 用標準およびプレミアムタイプのビア・キャプチャ・パッドのサイズ

次の表に示すのは、0.80 mm UBGA用標準およびプレミアムタイプのレイアウト仕様であり、ほとんどのPCBベンダーで使用されています。

表 8. 0.80 mm UBGA (BT基板) のPCBベンダーの仕様
仕様	標準 (mm)	プレミアム (mm) 基板厚 > 1.5 mm	プレミアム (mm) 基板厚 <= 1.5 mm
トレースおよびスペース幅	0.1/0.1	0.076/0.076	0.076/0.076
ドリル穴径	0.381	0.330	0.254
仕上げ後のビア直径	0.254	0.165	0.127
ビア・キャプチャ・パッド	0.495	0.419	0.381
アスペクト比	8:1	25:1	12:1

図 15 で示すのは、ビア・キャプチャ・パッドの標準レイアウト例です。標準レイアウトでは、ビア・キャプチャ・パッドのサイズが0.25 mm、ビアサイズが0.10 mm、そして内部スペースおよびトレースが0.068 mmです。

図 15. 0.50 mm MBGA用標準ビア・キャプチャ・パッドのサイズ

次の表に示すのは、0.50 mm MBGAの標準およびプレミアムタイプのレイアウトであり、ほとんどのPCBベンダーで使用されています。

表 9. 0.50 mm MBGA (BT基板) のPCBベンダーの仕様
仕様	標準 (mm)
トレースおよびスペース幅	0.086
仕上げ後のビア直径	0.10
ビア・キャプチャ・パッド	0.25

図 16 で示すのは、代表的なビア・キャプチャ・パッドのレイアウト例です。標準レイアウトでは、ビア・キャプチャ・パッドのサイズが0.25 mm、ビアのサイズが0.10 mmです。0.40 mmピッチの場合、コンポーネント層にトレースを配線する十分なスペースがありません。理由は、最小トレース幅が0.075 mm、トレースとパッド間の最小ギャップが0.086 mmであるためです。

図 16. 0.40 mm VBGA (別名WLCSP) 用標準ビア・キャプチャ・パッドのサイズ

ドリルのサイズ、ビアのサイズ、スペースおよびトレースのサイズ、またはビア・キャプチャ・パッドのサイズに関する詳細は、各PCBベンダーに直接お問い合わせください。

信号ラインのスペースおよびトレース幅

エスケープ・ルーティングの実行機能は、トレース幅とトレース間に必要な最小スペースによって規定されます。信号配線の最小面積は、信号の配線が必要な最小面積です (つまり、2つのビア間の距離、または1.00 mmフリップチップBGA用のダブルトレースとシングルトレースのエスケープ・ルーティング図中のg)。この面積の計算には次の計算式を使用します。

g = (BGAピッチ) – d

この領域を介して配線できるトレースの数は、許容ライントレースとスペース幅に基づいています。次の表で示すのは、 g を通して配線できるトレースの合計数です。

表 10. トレース数
トレース数	計算式
1	g >= [2 x (スペース幅)] + トレース幅
2	g >= [3 x (スペース幅)] + [2 x (トレース幅)]
3	g >= [5 x (スペース幅)] + [3 x (トレース幅)]

次の図で示す通り、トレースとスペースのサイズを小さくすることによって、より多くのトレースを g を通して配線できます。トレース数を増やすと、必要なPCBレイヤー数が減り、全体のコストが下がります。

図 17. 1.00 mmフリップチップBGA用ダブルおよびシングルトレースのエスケープ・ルーティングこれはインテル^® Stratix^® 10デバイスには適用されません。

図 18. 0.80 mm UBGA用 (BT基板) 用ダブルおよびシングルトレースのエスケープ・ルーティング

図 19. 0.5 mm MBGA用シングルトレースのエスケープ・ルーティング

PCBレイヤー数

通常、信号配線に必要なPCBレイヤーの数は、ビア間の配線パターンの本数に反比例 (つまり、トレースの本数が増加すると、PCBレイヤーに必要なレイヤー数が減少) します。PCBで必要なレイヤー数の見積もりには、まず次の事項を決定します。

トレースおよびスペースのサイズ
ビア・キャプチャ・パッド間に配線されるトレース数
使用されるビアのタイプ

使用するI/Oピンを最大数より少なくすると、必要なレイヤー数を減らすことができます。ビアの種類の選択によっても、必要なレイヤー数を減らすことができます。ビアのタイプによって必要なPCBレイヤー数がどのように影響されるかを確認するには、次の項に示すレイアウト例を検討してください。

1.00 mmフリップチップBGAおよび0.80 mm UBGA（BT基板) のPCBレイアウト例

次の図のブラインド・ビア・レイアウトで必要となるのは、2つのPCBレイヤーのみです。最初の2つのボールからの信号の配線は、直接最初のレイヤーを通します。3番目および4番目のボールからの信号の配線は、ビアを通して2番目のレイヤーに出します。5番目のボールからの信号の配線は、3番目および4番目のボール用のビアの下を通して2番目のレイヤーに出します。全部で2つのPCB層のみを必要とします。

これとは対照的に、次の図のスルービアのレイアウトでは3つのPCBレイヤーが必要です。これは、信号の配線はスルービアの下にはできないためです。 3番目および4番目のボールからの信号の配線は、ビアを経由して2番目のレイヤー出すことができますが、5番目のボールからの信号の配線は、ビアを経由して3番目のレイヤーに出す必要があります。この例では、スルービアではなくブラインドビアを使用することで、PCBレイヤーを1つ節約しています。

図 20. 1.00 mmフリップチップBGA用PCBレイアウト例これはインテル^® Stratix^® 10デバイスには適用されません。

図 21. 0.80 mm UBGA (BT基板) 用PCBレイアウト例

0.5 mm 484ピンMBGA用6レイヤーのPCB配線方法例

次の図は、Cyclone V 0.5 mm 484ピンMBGAパッケージ用6レイヤーのPCB配線方法例です。

図 22. 0.5 mm 484ピンMBGA用6レイヤーのPCB配線方法例

0.5 mm 383ピンMBGA用3レイヤーのPCB配線方法例

次の図は、Cyclone V GXおよびCyclone V E 0.5 mm 383ピンMBGAパッケージ用3レイヤーのPCB配線方法例です。

図 23. 0.5 mm 383ピンMBGA (Cyclone V GX) 用3レイヤーのPCB配線方法例

図 24. 0.5 mm 383ピンMBGA (Cyclone V E) 用3レイヤーのPCB配線方法例

0.5 mm 301ピンMBGA用2レイヤーのPCB配線方法例

次の図は、Cyclone V 0.5 mm 301ピンMBGAパッケージ用2レイヤーのPCB配線方法例です。

図 25. 0.5 mm 301ピンMBGA用2レイヤーのPCB配線方法例

0.5 mm 153ピンMBGA用2レイヤーのPCB配線方法例

2014年に、M153パッケージがMAX 10デバイスファミリーに導入されています。ボールピッチが0.5 mmの低密度のボールアレイを実装しています。0.5 mm 153ピンMBGA用2レイヤーのPCB配線方法の例を次の図に示します。

図 26. 0.5 mm 153ピンMBGA用2レイヤーのPCB配線方法例

0.5 mm 144ピンMBGA用4レイヤーのPCB配線方法例

144ピンMBGAパッケージ用配線のレイアウト例を次の図に示します。144ピンパッケージは4レイヤーに配線されています。

図 27. 0.5 mm 144ピンMBGA用4レイヤーのPCB配線方法例

0.5 mm 256ピンおよび100ピンMBGA用2レイヤーのPCB配線方法例

2006年には、0.5mmピッチMicro FineLine BGA^® (MBGA) パッケージがMAX^® IIデバイスファミリーに導入されています。このパッケージのサイズと重量は、携帯用アプリケーションや基板スペースや電力に制約があるアプリケーションに適しています。ピンのレイアウトおよびピン・アサインメントのデザインによって、はんだパッドからの信号がスルーホール・ビアを使用して2レイヤーに配線できるようになっています。次の図で示す2レイヤーの配線方法例は、それぞれ100ピンおよび256ピンのMBGAに対するものです。このレイアウトタイプが適しているのは、PCB厚さが1.5 mm以下の場合です。PCB厚さが1.5 mmを超える場合、ブラインドビアの使用がより適している可能性があるのはエスケープ・ルーティングです。2006年以降、MBGAパッケージがポートフォリオにさらに追加されており、そのエスケープ・ルーティングの例をこの項で示しています。

この項のPCB配線方法例ではVCCNとVSSを使用します。ピンテーブルでは、VCCNとVSSはそれぞれVCCIOとGNDに対応しています。

図 28. 0.5 mm 256ピンMBGA用2レイヤーのPCB配線方法例

図 29. 0.5 mm 100ピンMBGA用2レイヤーのPCB配線方法例

0.4 mm 81ピンVBGA (別名WLCSP) 用4レイヤーのPCB配線方法例

MAX 10デバイスファミリーでは、81ピンおよび36ピンVBGAパッケージ用の最初のVBGA (別名WLCSP) も導入されました。次の図は、0.4 mm 81ピンVBGA (別名WLCSP) パッケージ用4レイヤーのPCB配線方法例です。

図 30. 0.4 mm 81ピンVBGA (別名WLCSP) 用4レイヤーのPCB配線方法例

0.5 mm 68ピンMBGA用2レイヤーのPCB配線方法例

2007年には、68ピンおよび144ピンMBGAパッケージがMAX IIZデバイスファミリーに導入されました。68ピンMBGAパッケージ用配線レイアウト方法例を次の図に示します。68ピンパッケージの配線は2レイヤーです。

図 31. 0.5 mm 68ピンMBGA (個別VCCNバンク) 用2レイヤーのPCB配線方法例

図 32. 0.5 mm 68ピンMBGA (共通VCCNバンク) 用2レイヤーのPCB配線方法例

0.4 mm 36ピンVBGA (別名WLCSP) 用2レイヤーのPCB配線方法例

次の図は、0.4 mm 36ピンVBGA (別名WLCSP) パッケージ用2レイヤーのPCB配線方法例です。

図 33. 0.4 mm 36ピンVBGA (別名WLCSP) 用2レイヤーのPCB配線方法例

0.8 mm 324ピンUBGA用3レイヤーのPCB配線方法例

MAX 10 324ピンUBGAパッケージ用配線のレイアウト例を次の図に示します。324ピンパッケージの配線は3レイヤーです。

図 34. 0.8 mm 324ピンUBGA用3レイヤーのPCB配線方法例

0.8 mm 169ピンUBGA用3レイヤーのPCB配線方法例

MAX 10 169ピンUBGAパッケージ用配線のレイアウト方法の例を次の図に示します。169ピンパッケージの配線は3レイヤーです。

図 35. 0.8 mm 169ピンUBGA用3レイヤーのPCB配線方法例

AN 114 : インテル・プログラマブル・デバイス・パッケージのボード・デザイン・ガイドラインの文書改訂履歴

ドキュメント・バージョン	変更内容
2018.10.09	インテル^® Stratix^® 10の情報を削除しました。インテル^® Stratix^® 10パッケージおよびそれ以降の詳細については、それぞれ個別のManufacturing Advantage Services (MAS) Guidelines文書を参照してください。 SMDおよびNSMDパッドの推奨パッドサイズ表を更新して、0.80 mm UBGA (フリップチップ) 情報を含めました。
2018.03.01	商標をインテルに変更しました。このドキュメントの名前をBoard Design Guidelines for Intel Programmable Device Packagesに変更しました。「SMDおよびNSMDパッドの推奨パッドサイズ」の表の0.50 mm MBGAのBGAパッド開孔部 (A) のサイズを0.40 mmから0.30 mmに修正しました。

日付	バージョン	変更内容
2017年2月	2017.02.24	0.8 mm 169ピンUBGA用3レイヤーのPCB配線方法例の項を追加しました。 0.8 mm 324ピンUBGA用3レイヤーのPCB配線方法例の項を追加しました。 NF43、UF50、およびHF55パッケージ用推奨Stratix 10ステンシルデザインの図を更新しました。表面ランドパッドの寸法の項に編集上の修正を行いました。ビア・キャプチャ・パッドのレイアウトおよび寸法の項に編集上の修正を行いました。推奨Stratix 10パッドパターン (PCB側) の項に編集上の修正を行いました。テキストのマイナーな編集を行いました。
2016年11月	2016.11.23	推奨Stratix 10パッドパターン (PCB側) の項を追加しました。 Stratix 10 PCB製造上の推奨事項の項を追加しました。 0.5 mm 301ピンMBGA用2レイヤーのPCB配線方法例の項を追加しました。 0.5 mm 383ピンMBGA用3レイヤーのPCB配線方法例の項を追加しました。 0.5 mm 484ピンMBGA用6レイヤーのPCB配線方法例の項を追加しました。 Stratix 10デバイスのNSMDおよびSMDパッドの図を追加しました。 Stratix 10デバイスの推奨パッドサイズの表を追加して、Stratix 10デバイスの1.00 mm (フリップチップ) を含めました。
2014年12月	2014.12.15	WLCSPの推奨パッドサイズの表を追加しました。 0.5 mm MBGAランドパッド用ビアレイアウトの計算式の表を追加しました。 0.5 mm VBGAランドパッド用ビアレイアウトの計算式の表を追加しました。 0.50 mm MBGAのPCBベンダーの仕様の表を追加しました。 0.40 mm VBGAのPCBベンダーの仕様の表を追加しました。 0.50 mm MBGA NSMDランドパッドに使用可能なビアおよび配線スペースの図を追加しました。 0.5 mm MBGAランドパッド用ビア・キャプチャ・パッドの配線の図を追加しました。 0.4 mm VBGAランドパッド用ビア・キャプチャ・パッドの配線の図を追加しました。 0.50 mm MBGA用標準ビア・キャプチャ・パッド・サイズの図を追加しました。 0.40 mm VBGA用標準ビア・キャプチャ・パッド・サイズの図を追加しました。 0.5 mmMBGA用シングルトレースのエスケープ・ルーティングの図を追加しました。 0.80 mm UBGA (BT基板) NSMDランドパッドに使用可能なビアおよび配線スペースの図を更新しました。
2014年9月	5.3	mm単位の寸法をそれぞれの図に追加しました。 0.80 mm UBGA (BT基板) のPCBメーカーの仕様を更新しました。 0.5 mm 153ピンMBGA用2レイヤーのPCB配線方法例を追加しました。 0.4mm 81ピンVBGA用4レイヤーのPCB配線方法例を追加しました。 0.4mm 36ピンVBGA用2レイヤーのPCB配線方法例を追加しました。
2014年1月	5.2	0.80 mm UBGA (BT基板) パッケージを追加しました。
2007年12月	5.1	追加例を15ページの「PCBレイヤー数」に追加しました。
2007年5月	5.0	表3を更新して、0.5mm MBGA用パッドの推奨事項を含めました。表6を更新して、最新のPCBベンダーのケイパビリティーを反映しました。 MBGAアップデートを15ページの「PCBレイヤー数」の項に追加しました。図16および17を追加しました。
2006年2月	4.0	ドキュメント名をDesigning With High-Density BGA Packages for Altera DevicesからDesigning With FineLine BGA Packages for APEX, FLEX, ACEX, MAX 7000 & MAX 3000 Devicesに変更しました。