インテル Quartus Primeプロ・エディションユーザーガイド: パーシャル・リコンフィグレーション

RSS

UG-20136 | 2018.10.24

パーシャル・リコンフィグレーション・デザインの作成

パーシャル・リコンフィグレーションでは、FPGA の一部を、残りの FPGA デザインを停止することなく引き続き機能させながら、動的に再コンフィグレーションすることができます。デザイン内の特定の領域以外の領域の動作に影響を与えることなく、その特定領域に複数のペルソナを作成することができます。この手法は、同じFPGA デバイス上の特定のリソースを複数の機能が時分割で共有するシステムにおいて効果的であり、より複雑な FPGA システムの実装を可能にします。

インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアは、インテル^® Arria^® 10およびインテル^® Stratix^® 10のデバイスファミリー向けPR機能をサポートしています。

図 1. パーシャル・リコンフィグレーション・デザイン

パーシャル・リコンフィグレーションはフラットデザインに次の利点をもたらします。

ランタイム・デザイン・リコンフィグレーションを可能にします。
タイム・マルチプレクシングにより、デザインのスケーラビリティーが向上します。
ボードスペースを効率的に使用し、コストと消費電力を低減します。
デザインにおける動的タイム・マルチプレクシング機能をサポートします。
より小さなビットストリームにより、初期のプログラミング時間を短縮します。
ライン・アップグレードによりシステム・ダウンタイムを低減します。
リモート・ハードウェアの変更が可能なため、システムのアップデートが容易です。
パーシャル・リコンフィギュレーションのコンパイルフローを簡素化します。

階層型パーシャル・リコンフィグレーション

インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアはまた、複数の親および子のデザイン・パーティション、または1つのデザイン内に複数レベルのパーティションを持つ、階層型パーシャル・リコンフィグレーション (HPR) をサポートしています。HPRデザインでは、静的領域が親PR領域をインスタンス化し、親PR領域が子PR領域をインスタンス化します。同じPR領域の再プログラミングは、子および親のパーティションに対して可能です。HPRの手順の詳細については、Partial Reconfiguration Tutorialsを参照してください。

スタティック・アップデート・パーシャル・リコンフィグレーション

スタティック・アップデート・パーシャル・リコンフィグレーション (SUPR) を使用すると、すべてのペルソナを再コンパイルしなくても、特殊な静的領域を定義および変更することができます。この手法は、デザインの一部が、リスク軽減のために変更する可能性はあっても、実行時のリコンフィグレーションの必要がない場合に役立ちます。SUPRパーティションのないPRでは、静的領域への変更があった場合、すべてのペルソナを再コンパイルする必要があります。詳細なSUPR命令については、Partial Reconfiguration Tutorialsを参照してください。

パーシャル・リコンフィグレーション・デザインのシミュレーション

インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアは、シミュレーション・マルチプレクサを使用したPRペルソナ遷移のシミュレーションをサポートしています。シミュレーション・マルチプレクサを使用して、シミュレーション中にPR領域内のロジックを駆動するペルソナを変更します。このシミュレーションによって、リコンフィグレーション可能なパーティションで生じる変化と中間効果を観察できます。詳細についてはパーシャル・リコンフィグレーション・デザインのシミュレーションを参照してください。

インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアはまた、インテル^® Cyclone^® 10 GXデバイスのPRデザインのコンパイルをサポートしていますが、インテル^® Cyclone^® 10 GX10 GX PRビットストリームの生成はサポートしていません。

パーシャル・リコンフィグレーション用語

このドキュメントでは、パーシャル・リコンフィグレーションについて説明するために次の用語を使用します。

表 1. パーシャル・リコンフィグレーション用語
用語	説明
フロアプラン	デバイス上の物理リソースのレイアウト。デザイン・フロアプランの作成、すなわちフロアプランニングは、ロジックデザイン階層をデバイスの物理領域にマッピングするプロセスです。
階層型パーシャル・リコンフィグレーション	複数の親と子のデザイン・パーティションを含むパーシャル・リコンフィグレーション、または同じデザイン内のパーティションをネストすること。
PRコントロール・ブロック	インテル^® Arria^® 10 FPGAの専用ブロック。PRコントロール・ブロックは、PR要求、ハンドシェイク・プロトコルを処理し、巡回冗長検査 (CRC) を検証します。
PRホスト	PRを調整するシステム。PRホストは、PRコントロール・ブロック（インテル^® Arria^® 10デザイン）またはSecure Device Manager（インテル^® Stratix^® 10デザイン）と通信します。PRホストをFPGA（内部PRホスト）内またはチップもしくはマイクロプロセッサー内に実装します。
PRパーティション	Reconfigurableとして指定するデザイン・パーティション。PRプロジェクトには、1つ以上のPRパーティションを含めることができます。
PRソリューションインテル^® FPGA IP	PRハンドシェイクとフリーズロジックの実装を簡素化するインテル^® FPGA IPのスイート。
PR領域	パーシャル・リコンフィグレーション可能なパーティションに関連付けるFPGA内の領域。PR領域には、リコンフィグレーションを行うデバイスのコア位置が含まれています。デバイスには、複数のPR領域を含めることができます。PR領域は、LAB、RAM、DSPなどのコアのみにすることができます。
PRペルソナ	PR領域における特定のPRパーティション実装。PR領域には複数のペルソナを含めることができます。静的領域に含むことができるのは1つのペルソナのみです。
リビジョン	プロジェクトの1つのバージョンの設定と制約のコレクション。インテル^® Quartus^® Prime Settings File (.qsf) は、プロジェクトの各リビジョンを保持します。インテル^® Quartus^® Primeプロジェクトにはいくつかのリビジョンを含めることができます。リビジョンを使用すると、1つのプロジェクト内でデザインの複数のバージョンを整理できます。
Secure Device Manager (SDM)	トリプル冗長プロセッサー・ベースのインテル^® Stratix^® 10FPGAブロック。ブロックが受信するコンフィグレーション・データの認証、復号化、および復元の実行後、コンフィグレーション・ネットワークを介してコンフィグレーション可能なノードにデータを送信します。
スナップショット	コンパイラー・ステージの出力。合成または最終コンパイル結果のスナップショットをエクスポートすることができます。
静的領域	プロジェクトのPR領域外のすべての領域。静的領域をデザインの最上位パーティションに関連付けます。静的領域には、デバイスのコアとペリフェラルの両方の位置が含まれます。
スタティック・アップデート・パーシャル・リコンフィグレーション	すべてのペルソナを再コンパイルしなくても変更が可能な静的領域。この手法は、デザインの一部を、リスク軽減のために変更する可能性のある場合に役立ちます。実行時のリコンフィグレーションは必要ありません。

パーシャル・リコンフィグレーション・プロセス・シーケンス

パーシャル・リコンフィグレーション・デザインでは、PR操作を開始し、コンフィグレーション・ファイルをPRコントロール・ブロック（インテル^® Arria^® 10デザイン）またはSDM（インテル^® Stratix^® 10デザイン）に渡す必要があります。パーシャル・リコンフィグレーションを行う前に、FPGAデバイスがユーザーモードで機能していることを確認してください。次の手順では、パーシャル・リコンフィグレーション・シーケンスについて説明します。

連続PRコントロール・ロジックからPR領域にstop_req信号を送り、PR操作の準備をします。この信号を受信すると、PR領域は保留中のトランザクションを完了し、新しいトランザクションの受け入れを停止します。
stop_ack信号を待ちます。これは、PR領域のパーシャル・リコンフィグレーションの準備ができていることを示します。
PRコントロール・ロジックを使用して、PR領域の必要な出力をすべてフリーズします。さらに、クロックイネーブルを駆動し、初期化されたRAMをディスエーブル状態にします。
PRビットストリームをPRコントロール・ブロック（インテル^® Arria^® 10デザイン）またはSDM（インテル^® Stratix^® 10デザイン）に送信して、PR領域のPRプロセスを開始します。Partial Reconfiguration Controller インテル^® FPGA IPを使用する場合は、IPコアの Avalon^® -MMまたは Avalon^® -STインターフェイスがこの機能を提供します。PRコントロール・ブロックをインテル^® Arria^® 10デザインに直接インスタンス化する場合は、インテル Arria 10 PRコントロール・ブロック信号タイミング図を参照してください。
PR動作が正常に完了したら、PR領域をリセットします。
PR動作の開始は、start_req信号のアサートおよびfreeze 信号のデアサートで合図します。
start_ack信号を待ちます。これは、PR領域での動作準備ができていることを示します。
新たにリコンフィグレーションしたPR領域でFPGAの動作を再開します。

図 2. PRプロセスシーケンスのタイミング図

内部ホストのパーシャル・リコンフィグレーション

内部ホスト制御では、内部コントローラー、 Nios^® IIプロセッサー、または PCI Express* ( PCIe* ) またはイーサネットなどのインターフェイスを使用して、インテル^® Arria^® 10 PRコントロール・ブロック、またはインテル^® Stratix^® 10 SDM と直接通信します。

PRビットストリームをPRコントロール・ブロックまたはSDMに転送するには、 Avalon^® -MMインターフェイスをインテル^® Arria^® 10またはインテル^® Stratix^® 10パーシャル・リコンフィグレーションのIPコアで使用します。デバイスがユーザーモードに入ると、PR内部ホストを使用し、FPGAコア・ファブリックを介してパーシャル・リコンフィグレーションを開始します。

注: PRホストに独自の制御ロジックを作成する場合、ロジックはPRインターフェイスの要件を満たしている必要があります。

図 3. 内部ホストPR

内部ホストでパーシャル・リコンフィグレーションを実行する場合、専用のPRピン (PR_REQUEST、 PR_READY、 PR_DONE、および PR_ERROR) を通常のI/Oとして使用してください。静的領域ロジックを実装して、PRプログラミング・ビットストリームを外部メモリーから取得し、内部ホストによる処理を行います。

図 4. インテル^® Arria^® 10内部PRホストを使用したFPGAシステム

パーシャル・リコンフィグレーション用のプログラミング・ビットストリームを PCI Express* リンクから送信します。次に、PRコントロール・ロジックでビットストリームを処理し、ビットストリームをPR IPコアに送信してプログラミングします。 nCONFIGによってデバイスは、ユーザーモードからデバイス・コンフィグレーション・モードに移ります。

¹ nCONFIGはデバイスをロックし、強制的に再起動することができます。 PRプログラミングは、不適切な使用のために静的ロジックを破壊し、コンフィグレーション・ブロックへのコアブロック入力が切断され、コンフィグレーションが応答しなくなる可能性があります。 PR IPをリセットしてからnCONFIGをトグルで切り換えます。

外部ホストのパーシャル・リコンフィグレーション

外部ホスト制御では、外部FPGAまたはCPUが、ターゲットデバイスの外部専用PRピンを使用してPRコンフィグレーションを制御します。外部ホストを使用する場合、コントロール・ロジックを実装して、ビットストリームをハードFPGAプログラミング・ピンに送信する必要があります。

図 5. 外部ホストを使用するPRシステム（インテル^® Arria^® 10の例）

パーシャル・リコンフィグレーション・デザインの考慮事項

パーシャル・リコンフィグレーションは、インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアにおける高度なデザインフローです。パーシャル・リコンフィグレーション・デザインを作成するには、PRデザイン・ガイドラインがデザインにどのように適用されるかを理解する必要があります。パーシャル・リコンフィグレーションのデザイン時には、システムレベルの動作の初期条件すべてを考慮に入れ、静的領域の操作の一貫性と正確性を維持する必要があります。

例えば、PRプログラミング中に、システムの他の部分がPR領域を読み書きしないようにする必要があります。また、PR領域から静的領域への書き込みイネーブル出力をフリーズして、静的領域の動作に干渉しないようにすることも必要です。デザインのすべてのペルソナに同じトップレベル・インターフェイスが存在しない場合は、ラッパーロジックを作成して、すべてのペルソナが静的領域と類似していることを確認してください。PR領域のパーシャル・リコンフィグレーションを行う場合は、リセットシーケンスを適用してPR領域のレジスターを既知の状態にする必要があります。グローバル信号とオンチップメモリーには特定のガイドラインが存在します。以下のセクションで説明するデザインの考慮事項とガイドラインは、PRデザイン用のデザインファイルの作成に活用することができます。

FPGAデバイスとソフトウェアに関する考慮事項

インテル^® Arria^® 10デバイスでは、 -1、-2、および-3のスピードグレードのみが、パーシャル・リコンフィグレーションをサポートしています。インテル^® Stratix^® 10デバイスはすべて、PRをサポートしています。
公称VCCには、データシートに記載の0.9Vまたは0.95Vを使用してください。VIDイネーブルド・デバイスも含みます。
インテル^® Arria^® 10プログラミング・ファイルのサイズを最小にするため、PR領域は必ず、短く、幅広いものにしてください。インテル^® Stratix^® 10デザインの場合は、セクターが整列されたPR領域を使用します。
インテル^® Quartus^® Prime スタンダード・エディション開発ソフトウェアでは、インテル^® Arria^® 10デバイスのパーシャル・リコンフィグレーションのサポートおよびインテル^® Stratix^® 10デバイスのサポートは提供していません。
現在のバージョンのインテル^® Quartus^® Primeプロ・エディション開発ソフトウェアでは、Signal Tapファイル (.stp) は各リビジョンに1つのみサポートしています。

デザイン・パーティションに関する考慮事項

リコンフィグレーション可能なパーティションには、LAB、RAM、DSPなどのコアリソースのみを含めることができます。トランシーバー、外部メモリー・インターフェイス、HPS、およびクロックなどの周辺リソースはすべて、デザインの静的部分にある必要があります。
デバイスを静的領域と個別PR領域との間で物理的に分割するには、各PR領域を排他的なコアのみの配置領域に、関連する配置領域とともにフロアプランします。
リコンフィグレーション・パーティションには、すべてのPRペルソナで使用するすべてのポートのスーパーセットが含まれている必要があります。

クロッキング信号、リセット信号、およびフリーズ信号に関する考慮事項

PR領域の任意のクロックまたは他のグローバル信号の最大数は、インテル^® Arria^® 10では33、インテル^® Stratix^® 10では32です。インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアの現在のバージョンでは、2つのPR領域で行クロックを共有することはできません。
PR領域には入力フリーズロジックは必要ありません。ただし、パーシャル・リコンフィグレーション中の不明なデータを回避するために、各PR領域のすべての出力を既知の定数値に固定する必要があります。
Fitterのレジスター重複を考慮して、リセット長を1サイクル増やします。
ベースリビジョンのコンパイルでは、PR領域に駆動する低スキューのグローバル信号（クロックおよびリセット）のすべてにデスティネーションがあることを確認してください。

パーシャル・リコンフィグレーション・デザイン・ガイドライン

次の表に、PRデザインフローのさまざまなステップでの重要なデザイン・ガイドラインを示します。

表 2. パーシャル・リコンフィグレーション・デザイン・ガイドライン
PRデザインステップ	ガイドライン	理由
パーシャル・リコンフィグレーションのデザイン	PR領域内のレジスターが初期状態にあると仮定しないでください。PRが完了したら、すべての制御パスレジスターを必ず既知の状態にリセットしますが、データ・パス・レジスターは省きます。	PR領域内のレジスターには、リコンフィグレーション後の未定義値が含まれます。データ・パス・レジスターを省くことで、リセット信号の輻輳が減少します。
パーシャル・リコンフィグレーションのデザイン	同期リセットをインテル^® Arria^® 10パーシャル・リコンフィグレーションのグローバル信号として定義することはできません。	PR領域は、レジスターをグローバル信号として同期リセットすることはサポートしていません。これは、インテル^® Arria^® 10 LABがグローバルバッファー上の同期クリアー (`sclr`) 信号をサポートしていないためです。LABは、ローカル入力またはグローバル・ネットワーク行クロックから駆動される非同期クリアー (`aclr`) 信号をサポートしています。その結果、 `aclr` だけがグローバル信号となり、PR領域にレジスターを供給することができます。
デザインの分割	PR領域のすべての入出力を登録してください。	タイミング・クロージャーとタイムバジェットを改善します。
	デザインのPR領域と静的領域を結ぶ信号の数を減らしてください。	ワイヤーのLUTカウントを減らします。
	PR領域のラッパーを作成してください。	ラッパーは静的領域に共通のフットプリントを作成します。
	PR領域がリセット状態に保持され、かつ/またはPR領域に対してフリーズビットがアサートされた場合は、すべてのPR領域出力ポートを駆動して非アクティブ状態にしてください。	静的領域ロジックが、パーシャル・リコンフィグレーション動作中にランダムデータを受信しないようにします。
	PR境界I/Oインターフェイスは、すべてのPRペルソナI/Oインターフェイスのスーパーセットである必要があります。	各PRパーティションが必ず同じポートを実装するようにします。
パーシャル・リコンフィグレーションの準備	ペンディングのトランザクションをすべて完了してください。	静的領域がウェイトステートにならないように確認します。
パーシャル・リコンフィグレーション中に部分的に動作するシステムの維持	すべての出力を既知の定数値に保ちます。	リコンフィグレーション中およびリコンフィグレーション後にPR領域が受け取る未定義値が、PRコントロール・ロジックに影響しないように確認します。
パーシャル・リコンフィグレーション後の初期化	リセット後に初期化してください。	メモリーまたは他のデバイスリソースから状態を取得します。
Signal Tapロジック・アナライザーを使用したデザインのデバッグ	デフォルトのペルソナでは信号をタップしないでください。ペルソナからタップされたすべての信号を1つの.stpファイルに格納してください。	インテル^® Quartus^® Prime開発ソフトウェアの現在のバージョンでは、各リビジョンに.stp (Signal Tap ファイル) を1つのみサポートしています。この制限により、一度にパーティションを1つずつ選択してタップする必要があります。
	同じ.stpファイル内の領域をまたがってタップしないでください。	すべてのペルソナ間で一貫性のあるインターフェイス (境界) を確保します。
	合成前の信号のみをタップしてください。Node Finderで、Signal Tap: pre-synthesisを抽出してください。	PRペルソナの信号タップが、確実に合成から始まるようにします。

PRファイルの管理

PRペルソナとそれに対応するソースファイルの管理を簡素化するために、次のPRプロジェクト・ファイルの管理方法のいずれかに従います。

方法1 （好ましい方法）：各ペルソナに一意のエンティティー名およびファイル名を指定する

これらの方法を説明するために、2つのPR領域を含むデザインについて考えます。各領域に、ペルソナ候補としてリンゴ、オレンジ、バナナがあるとします。

図 6. 2つのPR領域と3つのペルソナを使用したデザイン例

PRファイルの管理方法1では、プロジェクト内の各ペルソナに一意のエンティティー名およびファイル名のペアを指定します。例えば、

apple.sv ファイルにリンゴのペルソナを定義する。
orange.sv ファイルにオレンジのペルソナを定義する。
banana.sv ファイルにリンゴのペルソナを定義する。

注: コンパイルとPR動作を正常に行うためには、すべてのペルソナに各 .sv ファイルで定義されたものと全く同じポート名と幅を持たせる必要があります。

ベースPRリビジョンRTLで、「apple」を両方のPR領域のPRペルソナとして指定します。

図 7. ベースPRペルソナの「apple」への設定

ベースペルソナを [apple, apple] と設定するために、PRパーティションと領域に u_fruit_0 と u_fruit_1 と設定します。PR領域を占有するペルソナを簡単に変更するには、Design PartitionsウィンドウのEntity Rebinding (ENTITY_REBINDING) オプションを使用するか、あるいは .qsf を直接編集します。その例を次に示します。

PR実装 (impl) リビジョンにオレンジのペルソナを指定する場合：

set_instance_assignment -name ENTITY_REBINDING orange -to u_fruit_0
set_instance_assignment -name ENTITY_REBINDING orange -to u_fruit_1

PR実装 (impl) リビジョンにバナナのペルソナを指定する場合：

set_instance_assignment -name ENTITY_REBINDING banana -to u_fruit_0
set_instance_assignment -name ENTITY_REBINDING banana -to u_fruit_1

各PR領域に異なるペルソナを指定する場合：

set_instance_assignment -name ENTITY_REBINDING orange -to u_fruit_0
set_instance_assignment -name ENTITY_REBINDING banana -to u_fruit_1

各実装リビジョンに対しては、対応するソースファイルをプロジェクト内に必ず含めるようにします (Project > Add/Remove Files in Project)。

方法2：１つのファイルをPRペルソナとしてパラメーター化する

PRファイルの管理方法2では、ラッパーファイルとパラメーターを使用して、すべてのペルソナを定義する１つのファイルをパラメーター化します。例えば、方法1での説明と同様に、2つのPR領域を持つデザインを考えてみます。各PR領域には、それぞれのPR領域に対して3つのペルソナ候補があります。

図 8. １つのファイル内のラッパーとパラメーター

次の例では、 u_fruit_0 と u_fruit_1 が、基本コンパイルのPRパーティションとリージョンとして設定されています。 FRUIT_TYPE パラメーターの 0 は、両方のPRペルソナの apple エンティティーを生成します。

次に、パラメーター値を変更してペルソナを変更します。例えば、両方のPR領域にオレンジのペルソナを指定するには、 FRUIT_TYPEパラメーターを 1 に設定します。

(FRUIT_TYPE=1)

これらのRTLへの変更のほかに、方法2を使用して .qsf を更新する場合は、次の追加手順も実行する必要があります。

fruit.sv ファイルのコピーを作成します。 x_fruit.sv などの一意のファイル名を付けます。また、.sv ファイルと一致するようにエンティティー名を変更します。
FRUIT_TYPEのデフォルトのパラメーターをVerilogマクロに設定します。この例では、 `X_FRUIT_TYPE とします。
図 9. x_fruit.svとして保存されたfruit.svのコピー
x_fruit.sv をプロジェクトに追加します (Project > Add/Remove Files in Project)。
PR実装リビジョンの .qsf ファイルに次のように指定します。
1. 次の行を追加して、 `X_FRUIT_TYPE Verilogマクロを 1 に設定し、正しい FRUIT_TYPE をインスタンス化する「fruit」に適切なパラメーターを指定します。
```
set_global_assignment -name VERILOG_MACRO "X_FRUIT_TYPE=1"
```
2. エンティティーの再バインドのアサインメントを指定して、新しい x_fruit エンティティーを u_fruit_0 および u_fruit_1 のインスタンスに関連付けます。
```
set_instance_assignment -name ENTITY_REBINDING x_fruit -to u_fruit_0
set_instance_assignment -name ENTITY_REBINDING x_fruit -to u_fruit_1
```
  このように .qsf が変更されると、オレンジが両方のPR領域の新たなペルソナとして設定されます。
方法2の欠点は、 .qsf ファイルに設定されたVerilogマクロがグローバルであることです。そのため、プロジェクトの `X_FRUIT_TYPE のすべてのインスタンスのデフォルト値は 1 になります。この結果がおそらく好都合なのは、両方のPRペルソナを同じタイプにする場合ですが、1つのPR実装コンパイルで1つのペルソナに「オレンジ」を指定し、別のペルソナに「バナナ」を指定する場合は、一意の名前とVerilogマクロを持つ fruit.sv ファイルのコピーを別に作成しなければなりません。
図 10. y_fruit.svとして保存されたx_fruit.svのコピー
PR実装リビジョンの .qsf ファイルに次のように指定します。
1. 次の行を追加して、 `X_FRUIT_TYPE Verilogマクロを 1に設定し、正しい FRUIT_TYPE をインスタンス化する「fruit」に適切なパラメーターを指定します。
```
set_global_assignment -name VERILOG_MACRO "X_FRUIT_TYPE=1"
set_global_assignment -name VERILOG_MACRO "Y_FRUIT_TYPE=2"
```
2. エンティティーの再バインドのアサインメントを指定して、新しい x_fruit エンティティーを u_fruit_0 のインスタンスに、新しい y_fruit エンティティーを u_fruit_1 に関連付けます。
```
set_instance_assignment -name ENTITY_REBINDING x_fruit -to u_fruit_0
set_instance_assignment -name ENTITY_REBINDING y_fruit -to u_fruit_1
```
  このように .qsfが変更されると、オレンジが最初のPR領域のペルソナとして、バナナが2番目のPR領域のペルソナとして設定されます。

PR領域の初期状態の評価

PR領域内の初期状態が意図したものではない場合、パーシャル・リコンフィグレーション中のエラーを招く可能性があります。デザインには、意図しない初期条件が含まれていることがあります。移植するデザインがもともとパーシャル・リコンフィグレーションを意図していない場合は、特にその可能性があります。インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアは、合成後の評価のためにPRパーティション内の初期条件をレポートします。

実装パーティションで合成を実行した後、Explicit Power-Up SettingsレポートでRegistersを表示し、意図しない初期条件を識別、検索、修正することができます。Messagesウィンドウでも、合成処理中の初期条件に関する警告メッセージまたはエラーメッセージが生成されます。初期条件の評価後、条件がデザインの機能に適しているかどうかを判断するか、あるいはデザインを変更して、パーシャル・リコンフィグレーションと互換性のない初期条件への依存を取り除きます。

図 11. Registers with Explicit Power-Up Settingsレポート

PR領域に対するラッパーロジックの作成

デザインのすべてのペルソナに同一のトップレベル・インターフェイスがない場合は、ラッパーロジックを作成して、すべてのペルソナが静的領域に類似していることを確認する必要があります。ペルソナごとにラッパーを定義し、ラッパー内でペルソナロジックをインスタンス化します。すべてのペルソナに同一のトップレベル・インターフェイスがある場合は、ペルソナにはラッパーロジックは必要ありません。このラッパーでダミーポートを作成して、PR領域のすべてのペルソナが、確実に静的領域と同じ接続を持つようにします。

PRコンパイル中、コンパイラーは、PR領域のインターフェイス上の各非グローバルポートを境界ポートワイヤーLUTSに変換します。境界ポートワイヤーLUTの命名規則は、入力ポートの場合は<input_port>~IPORT で、出力ポートの場合は <output_port>~OPORT です。例えば、ワイヤーLUTのインスタンス名は、入力ポート名が my_input で、PR領域名が my_region の場合、my_region|my_input~IPORT になります。

Logic Lock領域のアサインメントを使用して境界ポートを手動でフロアプランするか、もしくはFitterを使用して境界ポートを自動的に配置します。Fitterはベースリビジョンのコンパイル中に境界ポートを配置します。境界LUTは不変位置で、コンパイルしたペルソナからFitterが得たものです。この境界LUTは、静的領域とPR配線およびロジックとの間の境界を表します。その配置は不動で、基になるペルソナは関係ありません。これは、静的ロジックからの配線が、ペルソナの実装が異なっても変化しないためです。
特定の領域内のすべての境界ポートを制約するには、ワイルドカード・アサインメントを使用します。次にその例を示します。
```
set_instance_assignment -name PLACE_REGION "65 59 65 85" -to \
     u_my_top|design_inst|pr_inst|pr_inputs.data_in*~IPORT
```
このアサインメントにより、配置領域内の座標 (65 59) と (65 85) の間で指定したIPORTS に対応するすべてのワイヤーLUTが制約されます。

図 12. PR領域境界のワイヤーLUT

必要に応じて、境界ポートのフロアプランをLABレベルまたは個々のLUTレベルまで行います。LABレベルまでフロアプランするには、1x1 Logic Lock PLACE_REGION制約（単一のLAB高および単一のLAB幅）を作成します。必要に応じて、範囲の制約を指定するために、その範囲をまたがるLogic Lock配置領域を作成します。フロアプラン・アサインメントの詳細については、Floorplan the Partial Reconfiguration Designを参照してください。

PR領域に対するフリーズロジックの作成

デザインのパーシャル・リコンフィグレーションを行うときは、各PR領域のすべての出力を既知の定数値にフリーズしてください。フリーズすることによって信号受信機は、パーシャル・リコンフィグレーション処理中に静的領域内の未定義信号を受信しなくなります。

PR領域が有効なデータを駆動することができるのは、パーシャル・リコンフィグレーション処理が完了し、PR領域がリセットされてからです。フリーズすることは、PR領域から駆動するコントロール信号にとって重要です。

フリーズ技法は、デザインの特性に応じて任意で選択します。フリーズロジックは、デザインの静的領域に存在する必要があります。一般的なフリーズ技法では、PR領域の各出力に2対1のマルチプレクサをインスタンス化し、パーシャル・リコンフィグレーション中の出力を一定に保ちます。

図 13. フリーズ技法1

他のフリーズ技法では、PR領域のすべての出力を静的領域にレジスターします。そのうえでイネーブル信号を使用し、パーシャル・リコンフィギュレーション中にこれらのレジスターの出力を一定に保ちます。

図 14. フリーズ技法2

Partial Reconfiguration Region Controller IPコアには、領域によって制御されるフリーズポートが含まれています。このIPコンポーネントをシステムレベルのコントロール・ロジックに組み込んで、PR領域の出力をフリーズします。デザインに複数のPR領域がある場合は、デザイン内の各PR領域に対して1つのPR Region Controller IPコアをインスタンス化します。インテル^® Quartus^® Prime開発ソフトウェアには、 Avalon^® -MMフリーズブリッジおよび Avalon^® -STフリーズブリッジインテル^® FPGA IPコアが含まれています。これらのIPコアを使用してフリーズロジックを実装するか、あるいはこれらの標準インターフェイス・タイプに対して独自のフリーズロジックをデザインします。

静的領域ロジックは、PR領域からのすべての出力に影響を受けないで、連続動作が可能である必要があります。適切なフリーズロジックをデザインに追加して、PR領域の出力を制御します。

注: インテル^® Arria^® 10またはインテル^® Stratix^® 10デバイスのPR領域のグローバルおよび非グローバル入力をフリーズする必要はありません。

PR領域レジスターのリセット

PR領域のパーシャル・リコンフィグレーション時に、PR領域レジスターのステータスは不確定になります。PR領域のレジスターを既知の状態にするために、PR領域のリセットシーケンスを適用します。このリセットにより、システムが確実に仕様通りに動作します。データパスが最終的に有限数のサイクル内でフラッシュアウトした場合は、単純にPR領域の制御パスをリセットしてください。

該当する場合、アクティブロー・ローカル・リセットの代わりにアクティブハイ・ローカル・リセットを使用します。この手法を使用すると、境界ポートワイヤーLUTによって、自動的にPR領域をリセット状態に保つことができます。

サポートされているPRリセットの実装ガイドライン
PRリセットタイプ	アクティブハイ同期リセット	アクティブハイ非同期リセット	アクティブロー同期リセット	アクティブロー非同期リセット
ローカル信号	Yes	Yes	Yes	Yes
グローバル信号	No ( インテル^® Arria^® 10) Yes ( インテル^® Stratix^® 10)	Yes	No ( インテル^® Arria^® 10) Yes ( インテル^® Stratix^® 10)	Yes

PR領域のグローバル信号のプロモート

非PRデザインでは、インテル^® Quartus^® Prime開発ソフトウェアは、高ファンアウト信号を専用グローバル・ネットワークに自動的にプロモートします。グローバル・プロモーションは、デザインコンパイルのPlan段階で行われます。

PRデザインでは、コンパイラーによって、PR領域のロジック内で発信される信号のグローバル・プロモーションが無効になります。クロック・コントロール・ブロックのインスタンス化は、静的領域でのみ行います。これは、クロック・フロアプランとクロックバッファーはデザインの静的領域の一部でなければならないためです。PR領域でクロック・コントロール・ブロックを手動でインスタンス化するか、PR領域の信号に GLOBAL_SIGNAL アサインメントを割り当てると、コンパイルエラーになります。PR領域から発信された信号をグローバル・ネットワークに送るには、次を実行します。

PR領域からの信号を公開します。
静的領域からグローバル・ネットワーク上に信号を駆動します。
信号を駆動してPR領域に戻します。

最大で33クロック（インテル^® Arria^® 10デバイス）または32クロック（インテル^® Stratix^® 10デバイス）を任意のPR領域に駆動することができますが、2つのPR領域間で行クロックを共有することはできません。

グローバル信号をプロモートする場合、コンパイラーは、特定の信号のみをPR領域内でグローバルにすることができます。特定のセカンダリ信号をPR領域に配線するには、グローバル信号のみを使用します。次の表に、各ブロックの制限事項を示します。

表 3. PR領域のクロック・ネットワークを駆動するためのサポートされる信号タイプ
ブロックタイプ	サポートされているグローバル・ネットワーク信号
LAB、MLAB	Clock、ACLR、SCLR²
RAM、ROM (M20K)	Clock、ACLR、Write Enable (WE)、Read Enable (RE)、SCLR
DSP	Clock、ACLR、SCLR

² インテル^® Stratix^® 10デザインでのみ、グローバルSCLRをサポートしています。

行クロック領域境界の表示

Chip Plannerを使用して、行クロック領域境界を視覚化し、2つのPR領域が行クロック領域を共有しないようにすることができます。

Design Partitions WindowでPRパーティション名を右クリックし、Locate Node > Locate in Chip Plannerをクリックします。

図 15. Chip Plannerの行クロック領域境界
Chip Plannerで、Layers タブをクリックし、Basicレイヤーを選択します。Chip Plannerは、行クロック領域境界をオーバーレイします。 Basicレイヤーの設定を調整して、特定のアイテムを表示します。

クロックおよびその他のグローバル配線のプランニング

クロックおよびその他のグローバル配線のプランニングには、特別なPRに関する考慮事項があります。インテル^® Stratix^® 10のデザインでは、クロックまたはリセットに低スキュー・ネットワーク（グローバル）を使用することができます。

ベースリビジョンのコンパイル時には、PRペルソナが要求するグローバル信号をPR領域のデスティネーションに配線する必要があります。クロック信号の場合、このデスティネーションはレジスターまたは他の同期エレメント、およびクロック入力に入る信号です。リセットの場合、デスティネーションは適切な入力に供給する必要があります。

この要件が発生するのは、PRが低スキュー・ネットワークの最後の部分だけをリコンフィグレーションするためです。ベースコンパイル中にネットワークのルートおよび中間セクションを配置配線しない場合は、そのリビジョンをPR用に使用することはできません。

例として、PR領域の信号のスーパーセットについて考えます。その構成は次の通りです。

3つのクロック - clk_1 、clk_2 、および clk_3。
２つのリセット - rst_1 および rst_2。
ベースPRペルソナ - clk_1 、clk_2 、および rst_1 のみを使用。
その他のペルソナ - clk_3 および rst_2 のみを使用。

この例でベースペルソナには、「未使用の」clk_3 および rst_2 の適切なデスティネーションがなければなりません。これを実現するには、ベースPRペルソナ内で (*no prune*) ディレクティブを持つ単一のレジスターをclk_3 を使用して駆動し、rst_2 を使用してリセットします。

これらのデスティネーションを省略すると、PR実装第2ペルソナのコンパイル中にエラーが発生します。

初期化されたコンテンツを持つオンチップメモリーのクロックイネーブルの実装

初期化されたコンテンツを持つオンチップメモリーのクロックイネーブルを実装するには、次のガイドラインに従ってください。

初期化されたコンテンツを持つメモリーのPRプログラミング中の誤った書き込みを回避するには、M20KまたはMLAB RAMと同じPR領域にクロックイネーブル回路を実装します。この回路は、静的領域からのアクティブハイのクリア信号に依存します。
PRプログラミングを開始する前に、この信号をアサートしてメモリーのクロックイネーブルを無効にしてください。システムPRコントローラーは、PRプログラミング完了時にクリアー信号をデアサートする必要があります。フリーズ信号をこの目的のために使用します。
インテル^® Quartus^® Prime IP CatalogまたはPlatform Designerを使用して、この回路を自動的に追加するオプションを含むオンチップメモリーおよびRAM インテル^® FPGA IPコアをインスタンス化します。

図 16. PR領域用RAMクロックイネーブル回路

クロックイネーブル用Verilog RTL

  reg ce_reg;
    reg [1:0] ce_delay;

    always @(posedge clock, posedge freeze) begin
        if (freeze) begin
            ce_delay <= 2'b0;
        end
        else begin
            ce_delay <= {ce_delay[0], 1'b1};
        end
    end

    always @(posedge clock, negedge ce_delay[1]) begin
        if (~ce_delay[1]) begin
            ce_reg <= 1'b0;
        end
        else begin
            ce_reg <= clken_in;
        end
    end

    wire ram_wrclocken;
    assign ram_wrclocken = ce_reg;

クロックイネーブル用VHDL RTL

ENTITY mem_enable_vhd IS PORT(
        clock      : in  std_logic;
        freeze  : in  std_logic;
		clken_in : in std_logic;
        ram_wrclocken : out std_logic);
END mem_enable_vhd;

ARCHITECTURE behave OF mem_enable_vhd is
	SIGNAL ce_reg: std_logic;
	SIGNAL ce_delay: std_logic_vector(1 downto 0);
BEGIN
PROCESS (clock, freeze)
BEGIN
	IF ((clock'EVENT AND clock = '1') or (freeze'EVENT AND freeze = '1')) THEN
		IF (freeze = '1') THEN
			ce_delay <= "00";
		ELSE
			ce_delay <= ce_delay(0) & '1';
		END IF;
	END IF;
	
END PROCESS;

PROCESS (clock, ce_delay(1))
BEGIN
	IF ((clock'EVENT AND clock = '1') or (ce_delay(1)'EVENT AND ce_delay(1) = '0')) THEN
		IF (ce_delay(1) = '0') THEN
			ce_reg <= '0';
		ELSE
			ce_reg <= clken_in;
		END IF;
	END IF;
	
END PROCESS;

ram_wrclocken <= ce_reg;

END ARCHITECTURE behave;

クロック・ゲーティング

初期化されたコンテンツメモリーの誤った書き込みを回避するもう1つの方法は、デザインの静的領域でメモリーに供給するクロックをゲートすることです。クロックゲートは、メモリー上でクロックイネーブルを使用することと論理的に同等です。この方法には、次の利点があります。

グローバル・クロック・バッファーのイネーブルポートを使用してクロックをディスエーブルにしてから、パーシャル・リコンフィグレーション動作を開始します。また、PR完了時にクロックをイネーブルにします。
クロックがパーシャル・リコンフィグレーション中に切り替わらないようにし、また、誤った書き込みを回避するためのロジックを追加する必要がありません。

図 17. グローバル・クロック・コントロール・ブロック

パーシャル・リコンフィグレーションのデザインフロー

PRデザインフローには初期計画が必要です。初期計画では、1つ以上のデザイン・パーティションを設定してから、フロアプランの配置アサインメントを決定します。PRパーティションを適切に計画すると、デザイン領域の使用率とパフォーマンスが向上します。インテル^® Quartus^® Prime開発ソフトウェアでは、ネストされたPR領域をHPRフローの一部として作成することもできます。子PR領域の再プログラミングは、親領域または静的領域に影響しません。HPRフローでは、親領域を再プログラミングすると、デフォルトの子ペルソナを持つ関連子領域が再プログラミングされます。このとき静的領域は影響を受けません。HPRフローでは、デザインで作成できるサブパーティションの数に制限はありません。

PRデザインフローでは、インテル^® Quartus^® Prime開発ソフトウェアのプロジェクト・リビジョン機能を使用します。初期デザインがベースリビジョンで、そこでFPGA上の静的領域境界とリコンフィグレーション可能な領域を定義します。ベースリビジョンから複数のリビジョンを作成します。これらのリビジョンにはPR領域のさまざまな実装が含まれていますが、すべてのPR実装リビジョンで、ベースリビジョンから得た同一のトップレベル配置配線結果を使用します。

図 18. パーシャル・リコンフィグレーションのデザイン・フロー

ステップ1：パーシャル・リコンフィグレーションのリソースの特定

パーシャル・リコンフィグレーションをデザインするときは、まず最初に、ロジック階層境界を決定する必要があります。これをリコンフィグレーション可能なパーティションとして定義します。次に、デザイン階層とソースコードを設定し、このパーティション化をサポートします。

リコンフィグレーション可能なパーティションに含めることができるのは、FPGA内のLAB、エンベデッド・メモリー・ブロック（M20KおよびMLAB）、DSPブロックなどのコアリソースのみです。トランシーバー、外部メモリー・インターフェイス、GPIO、I/Oレシーバー、ハード・プロセッサー・システム (HPS)などのすべてのペリフェラル・リソースは、デザインの静的部分にある必要があります。クロックおよびリセット用のグローバル・ネットワーク・バッファーのパーシャル・リコンフィグレーションはできません。

表 4. サポートされているリコンフィグレーションの方法
ハードウェア・リソース・ブロック	リコンフィグレーション方法
ロジックブロック	パーシャル・リコンフィグレーション
デジタル信号処理	パーシャル・リコンフィグレーション
メモリーブロック	パーシャル・リコンフィグレーション
コア・ルーティング	パーシャル・リコンフィグレーション
トランシーバー/PLL	ダイナミック・リコンフィグレーション
I/Oブロック	サポートされていません
クロック・コントロール・ブロック	サポートされていません

図 19. インテル^® Arria^® 10デバイスで利用可能なリソースタイプ

インテル^® Quartus^® Prime対応デザインのエントリー方法を使用して、Platform Designer、 Intel^® HLSコンパイラー、または標準のSystemVerilog、Verilog HDL、およびVHDLデザインファイルなどのPRパーティションのコア専用ロジックを作成します。

次のインテル^® FPGA IPコアは、静的領域でのシステムレベルのデバッグをサポートします。

In-System Memory Content Editor
In-System Sources and Probes Editor
仮想JTAG
Nios^® IIJTAGデバッグ・モジュール
Signal Tapロジック・アナライザー

ステップ2：デザイン・パーティションの作成

パーシャル・リコンフィグレーションを行う各PR領域のデザイン・パーティションを作成します。デザインには、独立したパーティションまたはPR領域をいくつでも作成できます。パーシャル・リコンフィグレーション用のデザイン・パーティションの作成は、Project NavigatorまたはDesign Partitions Windowから行います。

デザイン・パーティションは、デザインの論理上のパーティション分割であって、デバイス上の物理領域は指定しません。パーティションをFPGAの特定領域に関連付けるには、Logic Lock Regionのフロアプラン・アサインメントを使用します。パーティションによってデザインの最適化を妨げられるのを回避するために、ロジックを同一パーティション内でグループ化します。デザインに親パーティションと子パーティションを持つ階層型PRフローが含まれている場合は、デザインに複数の親パーティションまたは子パーティションのほかに、複数レベルのPRパーティションを定義することができます。

Reconfigurableパーティションを作成すると、コンパイラーはパーティションの合成後の結果を保存し、合成後のネットリストを再利用します。これは、再合成を必要とするパーティションの変更がない場合に当てはまります。それ以外の場合、コンパイラーは、ソースファイルからパーティションを再合成します。コンパイラーは、 Reconfigurableパーティションの各インターフェイスにワイヤーLUTを追加し、PR互換性の追加チェックを実行します。

次の手順に従って、デザイン・パーティションを作成および変更します。

デザインをエラボレートするには、 Processing > Start > Start Analysis & Elaborationをクリックします。エラボレートを実行してから、パーティションを作成してください。
Project Navigatorで、Hierarchyタブのインスタンスを右クリックし、Design Partition > Set as Design Partitionをクリックします。デザイン・パーティションのアイコンが、作成した各インスタンスの横に表示されます。

図 20. デザイン・パーティションの作成
プロジェクト内のすべてのデザイン・パーティションを表示および編集するには、Assignments > Design Partitions Windowをクリックします。

Design Partitions Windowで、パーティションに適切な設定を指定します。

表 5. デザイン・パーティションの設定
オプション	説明
Partition Name	パーティション名を指定します。各パーティション名は一意で、英数字のみで構成する必要があります。インテル^® Quartus^® Prime開発ソフトウェアでは、プロジェクト・リビジョンごとにトップレベル (`\|`)「root_partition」を自動的に作成します。
Hierarchy Path	パーティションに割り当てるエンティティー・インスタンスの階層パスを指定します。この値は、Create New Partitionダイアログボックスで指定します。ルート・パーティションの階層パスは`\|`です。
Type	ダブルクリックして、次のパーティション・タイプのうちのいずれかを指定します。この種類に従って、Compilerによるパーティションの処理および実装の制御方法が決まります。 Default - 標準パーティションを識別します。Compilerによるパーティションの処理が、関連デザイン・ソース・ファイルを使用して行われます。 Reconfigurable - パーシャル・リコンフィグレーション・フロー内でリコンフィグレーション可能なパーティションを識別します。Reconfigurableタイプを指定すると、合成結果を保持したまま、PRフロー内のパーティションの再フィッティングを行うことができます。 Reserved Core - ブロックベースのデザインフロー内のパーティションを識別します。このパーティションは、コンシューマーがデバイス・ペリフェラルを再利用してコア開発を行うために予約されたものです。
Preservation Level	パーティションに対して次のいずれかの保持レベルが指定されます。 Not Set - 保持レベルは指定しません。パーティションはソースファイルからコンパイルされます。 synthesized - パーティションは、合成スナップショットを使用してコンパイルされます。 final - パーティションは、最終スナップショットを使用してコンパイルされます。
Empty	Compilerによって省略される空のパーティションを指定します。この設定は、同じパーティション用のReserved CoreおよびPartition Database File設定とは互換性がありません。Preservation Levelは Not Setでなければなりません。空のパーティションが子パーティションを持つことはできません。
Partition Database File	パーティションのコンパイル時にCompilerで使用するパーティション・データベース・ファイル (.qdb) を指定します。再利用するコンパイルのステージ（合成または最終）用に .qdb をエクスポートします。これらの結果を別のコンテキストで再利用するには、 .qdb をパーティションに割り当てます。
Entity Re-binding	PRフロー - 各実装リビジョンでデフォルトのペルソナを置き換えるエンティティーを指定します。ルート・パーティションの再利用フロー - コンシューマー・プロジェクトで予約されたコアロジックを置き換えるエンティティーを指定します。
Color	Chip PlannerおよびDesign Partition Plannerの画面でパーティションの色分けを指定します。Analysis & Synthesisが実行されるたびに
Post Synthesis Export File	パーティションの合成後コンパイル結果が、論理合成実行時に毎回、指定した .qdb に自動エクスポートされます。親パーティションが保持されていないデザイン・パーティションは、root_partitionを含め、自動エクスポートが可能です。
Post Final Export File	パーティションの最終コンパイル後の結果が、Fitterによる最終ステージの実行のたびに、指定した .qdb に自動エクスポートされます。保持された親パーティションを持たないデザイン・パーティションは、root_partitionを含めて、自動エクスポートが可能です。

図 21. Design Partitions Window

ステップ3：デザインのフロアプラン

PRデザイン内のLogic Lockフロアプラン制約を使用して、デバイスを物理的に分割します。デザイン内の各PRパーティションには、対応する排他的な物理パーティションが必要です。 Logic Lock領域を作成して、PR領域に対する物理パーティションを定義します。このパーティション分割によって、PR領域で使用可能なリソースが、実装するすべてのペルソナに対して確実に同じになります。

PR領域には、PR領域のLAB、RAM、ROM、DSPなどのコアロジックのみを含める必要があります。インテル^® Stratix^® 10デザインは、PRパーティションにHyper-Registersを含めることもできます。デザインの静的領域内のトランシーバー、外部メモリー・インターフェイス、クロック・ネットワークなどのすべてのペリフェラル・デザイン要素をインスタンス化します。制約はコアのみであるため、Logic Lock領域は、I/O列やHPSなどのペリフェラル領域を横断することができます。

図 22. PR領域のフロアプラン

領域には2つのタイプがあります。

配置領域 - この領域を使用して、ロジックをデバイスの特定のエリアに対して制限します。 Fitterは、指定領域内にロジックを配置します。領域をReservedに指定しない限り、Fitterはその領域内に他のロジックを配置することもできます。
配線領域 - この領域を使用して、特定のエリアへの配線を制限します。配線領域は、配置領域を完全に取り囲む必要があります。また、PR領域の配線領域がオーバーラップすることはできません。

図 23. PRデザインのフロアプランニング

PRデザインをフロアプランするときは、次のガイドラインに従ってください。

ペリフェラルとクロックのフロアプランが完了してから、コア・フロアプランニングを行います。Interface Planner (Tools > Interface Planner) を使用して、デザインにペリフェラル・フロアプランのアサインメントを作成します。
配線領域の定義を行うときは、すべての方向で配置領域より少なくとも1単位大きくなるようにします。
複数のPR領域の配線領域がオーバーラップしないようにしてください。
PRリージョンを行単位で選択し、ビットストリームのオーバーヘッドを最小にします。インテル^® Arria^® 10デバイスでは、短く幅の広い領域は、長く幅の狭い領域よりもビットストリームのサイズが小さくなります。インテル^® Stratix^® 10のコンフィグレーションはセクターで行われます。ビットストリームのオーバーヘッドを最小にするには、必ずPR領域をセクターに揃えてください。
インテル^® Arria^® 10デバイスの場合、フロアプランの高さがリコンフィグレーション時間に影響します。Y 方向に大きなフロアプランは、リコンフィグレーションに時間がかかります。この条件は、インテル^® Stratix^® 10デバイスには当てはまりません。セクターに従ってコンフィグレーションされているためです。
PR領域内のサブLogic Lock領域を定義して、タイミング・クロージャーを改善します。
デザインにHPRの親と子のパーティションが含まれている場合、親領域の配置領域はその子領域の配線配置領域を完全に取り囲む必要があります。また、親ワイヤーLUTは、子PR領域外のエリア内になければなりません。この要件があるのは、子PR領域が、他のすべてのロジックに対して排他的だからです。これには、親領域と静的領域も含まれます。

フロアプラン制約の段階的適用

PR実装には、デザインおよびデバイスのリコンフィグレーション可能なパーティションを識別する追加の制約が必要です。これらの制約は、コンパイラーのタイミング・クロージャー能力に大きく影響します。タイミング・クロージャーの問題を回避したり、より簡単に修正したりするためには、各制約を段階的に実装し、コンパイラーを実行してから、タイミング・クロージャーを検証します。

注: PRデザインでは、フラットデザインより制約の多いフロアプランが必要です。PRデザインの全体的な密度およびパフォーマンスは、同等のフラットデザインよりも低くなる可能性があります。

次の手順では、PRデザインの要件を段階的に展開する方法について説明します。

ベースリビジョンの実装には、各PRパーティションに最も複雑なペルソナを使用します。この初期実装には、すべてのペリフェラル制約を持つ完全なデザインおよびトップレベルの .sdc タイミング制約を含める必要があります。この実装では、PR領域のLogic Lock領域制約を含めないでください。
Design Partitions Windowで、領域のTypeオプションをDefaultに設定し、すべてのPRパーティションに対してパーティションを作成します。
各パーティションの境界をレジスター化し、適切なタイミング・マージンを確保します。
タイミング・クロージャーが、タイミング・アナライザーを使用して正常に行われたかどうかを確認します。
必要な信号すべてがグローバル・ネットワーク上で駆動されていることを確認します。FitterのAuto Global Clockオプションを無効にして (Assignments > Settings > Compiler Settings > Advanced Settings (Fitter))、非グローバル信号のプロモートを回避します。
各パーティションにLogic Lockコアのみの配置領域を作成します。
Logic Lock制約を使用してベースリビジョンを再コンパイルし、タイミング・クロージャーを検証します。
各Logic Lock領域のReservedオプションを有効にして、配置領域内のPRパーティションを排他的に配置するようにします。Reservedオプションを有効にすると、PRパーティションの配置領域に静的領域ロジックが配置されるのを回避できます。
Reserved制約を使用してベースリビジョンを再コンパイルし、タイミング・クロージャーを検証します。
Design Partitionsウィンドウで、各PRパーティションのTypeをReconfigurableとして指定します。このアサインメントによってコンパイラーは、PRパーティションの各インターフェイスにワイヤーLUTを追加し、パーシャル・リコンフィグレーションのためにさらにコンパイルの確認を行います。
Reconfigurable制約を使用してベースリビジョンを再コンパイルし、タイミング・クロージャーを検証します。これでトップレベル・パーティションをエクスポートして、異なるペルソナのPR実装のコンパイルで再利用できるようになります。

ステップ4：Partial Reconfiguration Controller インテル FPGA IPの追加

ターゲット・デバイスファミリーに応じて、Partial Reconfiguration Controller インテル^® Arria^® 10/Cyclone 10 FPGA IPまたはPartial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPをデザインに追加して、パーシャル・リコンフィグレーションのビットストリームをPRコントロール・ブロックまたは内部ホスト・コンフィグレーションのSDMに送ります。

Partial Reconfiguration Controller インテル Stratix 10 FPGA IPの追加

IP Catalog (Tools > IP Catalog) からPartial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPをカスタマイズしてインスタンス化することができます。

Partial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPは、インテル^® Stratix^® 10 Secure Device Manager (SDM) とインターフェイスで接続し、ビットストリーム・ソースを管理します。SDM は、コンフィグレーション・データの認証と解凍を実行します。このIPコアをインテル^® Stratix^® 10デザインで使用し、内部PRホスト、 Nios^® IIプロセッサー、 PCI Express* 、またはイーサネット・インターフェイスでパーシャル・リコンフィグレーションを実行することができます。

図 24. インテル^® Stratix^® 10 Partial Reconfiguration Controller ( Avalon^® -STインターフェイス)

インテル^® Quartus^® Prime開発ソフトウェアは、インテル^® Stratix^® 10 PRコントローラーのIPコアを使用したコア・インターフェイスのPR、またはJTAGデバイスのピンのPRをサポートしています。JTAGのPRには、Partial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPのインスタンス化は必要ありません。

³ Avalon^® -MMインターフェイスのバリアントも利用可能です。

Partial Reconfiguration Controller インテル Arria 10/Cyclone 10 FPGA IPの追加

Partial Reconfiguration Controller インテル^® Arria^® 10/Cyclone 10 FPGA IPは、インテル^® Arria^® 10またはインテル^® Cyclone^® 10 GX PRコントロール・ブロックとインターフェイスで接続し、ビットストリーム・ソースを管理します。

このIPコアをインテル^® Arria^® 10またはインテル^® Cyclone^® 10 GXデザインで使用し、内部PRホスト、 Nios^® IIプロセッサー、 PCI Express* 、またはイーサネット・インターフェイスでパーシャル・リコンフィグレーションを実行します。

パーシャル・リコンフィグレーション時に、FPGAの外部に保存されたPRビットストリームをFPGA内部のPRコントロール・ブロックに送信します。この通信により、コントロール・ブロックは、FPGAのPR領域のリコンフィグレーションに必要なCRAMビットを更新することができます。PRビットストリームには、命令（オペコード）および特定のPR領域のリコンフィグレーションに必要なコンフィグレーション・ビットが含まれています。

図 25. Partial Reconfiguration Controller インテル^® Arria^® 10/Cyclone 10 FPGA IP

インテル^® Quartus^® Prime IP Catalog (Tools > IP Catalog)からIPコアをインスタンス化して、IPをインテル^® Arria^® 10またはインテル^® Cyclone^® 10 GX PRコントロール・ブロックに自動的に接続します。

独自のカスタムロジックを作成してIPコアの機能を実行する場合は、コントロール・ブロックを手動でインスタンス化してFPGAシステムと通信します。

インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアでも、インテル^® Cyclone^® 10 GXデバイスのPRデザインのコンパイルをサポートしていますが、インテル^® Cyclone^® 10 GX PRビットストリームの生成はサポートしていません。

ステップ5：ペルソナの定義

パーシャル・リコンフィグレーション・デザインでは、複数のPRパーティションを持つことができ、各パーティションには複数のペルソナがあります。各ペルソナの固有の機能は、プロジェクト・ディレクトリー内の個別のVerilog HDL、SystemVerilog HDL、またはVHDLデザインファイルで定義します。すべてのPRペルソナは、静的領域と相互作用するために、同一の信号セットを使用する必要があります。

静的領域と相互作用する信号が、すべてのペルソナ内のすべての信号のスーパーセットであることを確認します。PRデザインでは、PR領域内の各ペルソナに対して同一のI/Oインターフェイスが必要です。デザインのすべてのペルソナに同一のインターフェイスがない場合は、静的領域とインターフェイスで接続するラッパーロジックも作成する必要があります。

注: インテル^® Quartus^® Prime Text Editorを使用している場合は、ファイルの保存時にAdd file to current projectを無効にします。これらのペルソナ・ソース・ファイルは、インテル^® Quartus^® Primeプロジェクトまたはコンパイルの一部ではありません。

ステップ6：ペルソナのリビジョンの作成

デザインのベースリビジョンおよび各ペルソナのPR実装リビジョンを作成します。

リビジョンをGUIまたはコマンドラインで定義すると、インテル^® Quartus^® Prime開発ソフトウェアは、PR実装に必要な次のアサインメントを自動的に追加します。

エンティティーの再バインド・アサインメント (ENTITY_REBINDING) - 各PRパーティションに対し、ソフトウェアは、エンティティー名のプレースホルダを使用してエンティティーの再バインド・アサインメントを追加します。デザインと実装リビジョンによっては、デザインに各PRパーティションのエンティティーの再バインド・アサインメントすべては必要ない場合もあります。例えば、親パーティションにデフォルトのペルソナを使用するHPRデザインでは、PRの親に .qdb ファイルを追加し、そのエンティティーの再バインドを子にのみ使用します。
QDBファイル・パーティション・アサインメント (QDB_FILE_PARTITION) - .qdb ファイル名を指定した場合、ソフトウェアは静的領域にこのアサインメントを追加します。
リビジョン・タイプ・アサインメント (REVISION_TYPE)

PR実装のリビジョンを作成するには、次を実行します。

Project > Revisionsをクリックします。
新しいリビジョンを作成するには、<<new revision>>をダブルクリックします
一意のRevision nameを指定します。
Based on revisionオプションで既存のリビジョンを選択します。
Revision typeで、ベースリビジョンの場合はPartial Reconfiguration - Baseを、実装リビジョンの場合はPartial Reconfiguration - Persona Implementationを選択します。

図 26. Create Revisions
ApplyとOKをクリックします。
次のアサインメントは、それぞれのリビジョンの.qsfファイルで、Settingsダイアログボックスからのリビジョンタイプの指定に対応しています。

ベースリビジョンのアサインメント：
```
set_global_assignment -name REVISION_TYPE PR_BASE
```
実装リビジョンのアサインメント：
```
set_global_assignment -name REVISION_TYPE PR_IMPL
```
各PRパーティション対して、インテル^® Quartus^® Prime開発ソフトウェアでもエンティティーの再バインド・アサインメントが .qsf に追加されます。
```
set_instance_assignment -name ENTITY_REBINDING <entity_name> -to <hierarchical_path>
```
新しい実装リビジョンを既存の .qdb ファイルに基づいて作成した場合、インテル^® Quartus^® Prime開発ソフトウェアでは、 .qdb ファイルのパーティション・アサインメントがファイル名のプレースホルダーとともに追加されます。
```
set_instance_assignment -name QDB_FILE_PARTITION <QDB file name>
```
例えば、ベースリビジョンの .qdb ファイルを使用する新しい実装リビジョンを作成するには、次のコマンドを使用します。
```
create_revision impl_new -based_on <base_revision> \
     -new_rev_type impl -root_partition_qdb_file base_static.qdb
```
- impl_new - 新しい実装リビジョンの名前を指定します。
- -based_on <based_on_revision> - 新しい impl リビジョンのベースとなるPRベースリビジョンを指定します。based_on リビジョンからのいくつかのグローバル・アサインメントが、 impl リビジョンにコピーされます。プレースホルダー・エンティティーの再バインド・アサインメントは、ベース内の各PRパーティションの impl リビジョンに作成されます。
- -new_rev_type <rev_type> - 唯一の有用なrev-typeは impl です。
- root_partition_qdb_file <qdb_file> - 指定された .qdb fileを使用して、QDB_FILE_PARTITION アサインメントを implリビジョンに作成します。

図 27. パーシャル・リコンフィグレーション・コンパイル・フロー

ステップ7：ベースリビジョンのコンパイルと静的領域のエクスポート

Prパーティションとリビジョンを定義してフロアプランした後、ベースリビジョンをコンパイルして静的領域をエクスポートします。個々のデザイン・パーティションを手動でエクスポートすることも、1つ以上のパーティションをコンパイラー実行時に毎回、自動でエクスポートすることもできます。

次の手順に従って、基本領域と静的領域をコンパイルしてエクスポートします。

現在のリビジョンを指定するには、Project > Revisionsをクリックして、ベースリビジョンを現在のものとして選択するか、メインツールバーのドロップダウン・リストからベースリビジョンを選択します。
インテル^® Arria^® 10のデザインでは、必要に応じて .qsf に次のアサインメントを追加して、コンパイル後に必要なPRビットストリームを自動的に生成することができます。この手順は、インテル^® Stratix^® 10デザインには必要ありません。
```
set_global_assignment -name GENERATE_PR_RBF_FILE ON
set_global_assignment -name ON_CHIP_BITSTREAM_DECOMPRESSION OFF
```
ベースリビジョンをコンパイルするには、Processing > Start Compilationをクリックします。

静的領域をエクスポートするには、Project > Export Design Partitionをクリックして、パーティション・エクスポートのオプションを指定します。

図 28. Export Design Partition

表 6. デザイン・パーティションのオプション
オプション	設定
Partition name	root_partitionを選択します。
Partition database file	記述的なファイル名を指定します。
Include entity-bound SDC files	パーティション・エクスポートでエンティティーにバインドされた.sdcファイルを含めることができるようにします。
Snapshot	finalスナップショットを選択します。

または、次の手順に従って、各コンパイル後に1つ以上のデザイン・パーティションを自動的にエクスポートします。保持された親パーティションを持たないデザイン・パーティションは、自動的にエクスポートすることができます。これにはroot_partitionも含まれます。
1. Design Partitionsウィンドウを開くには、Assignments > Design Partitions Windowをクリックします。
2. 合成結果を含むパーティションを合成実行後に毎回、自動でエクスポートするには、.qdbエクスポート・パスとファイル名をパーティションのPost Synthesis Export Fileオプションに指定します。指定するのがファイル名のみで、パスがない場合、そのファイルはコンパイル後にoutput_filesディレクトリーにエクスポートされます。
3. 最終スナップショットの結果を含むパーティションをFitter実行時に毎回、自動でエクスポートするには、.qdbファイル名をパーティションのPost Final Export Fileオプションに指定します。
図 29. Design Partitions Windowでのエクスポートファイルの指定

同等のQSFファイル：
```
set_instance_assignment -name \
     EXPORT_PARTITION_SNAPSHOT_<FINAL|SYNTHESIZED> \
     <hierarchy_path> -to <file_name>.qdb
```

ステップ8：PR実装リビジョンの設定

デバイス・プログラミング用のPRビットストリームを生成する前に、PR実装リビジョンを準備する必要があります。この設定では、各実装リビジョンのソースファイルとして静的領域.qdbファイルを追加します。さらに、PR領域の対応エンティティーを指定する必要があります。

次の手順に従って、PR実装のリビジョンを設定します。

実装リビジョンをCurrent Revisionとして設定します。
.qdbファイルをroot_partitionのソースとして指定するには、Assignments > Design Partitions Windowをクリックします。Partition Database Fileセルをダブルクリックし、適切な.qdbファイルを指定します。
PR実装リビジョンごとに、Entity Re-binding cellでパーシャル・リコンフィグレーションを行うエンティティー名を指定します。このエンティティー名は、この実装リビジョンで実装するペルソナのデザインファイルに由来します。

図 30. Design Partitions Window
デザインをコンパイルするには、Processing > Start Compilationをクリックします。
ステップ1から4を繰り返して、各実装リビジョンの設定およびコンパイルを行います。あるいは、単純なTclスクリプトを使用して、すべての実装リビジョンをコンパイルします。
```
set_current_revision <implementation1 revision name>
execute_flow -compile
set_current_revision <implementation2 revision name>
execut_flow -compile
.
.
.
```

ステップ9：FPGAデバイスのプログラム

インテル^® Quartus^® Primeアセンブラーは、デザインペルソナ用のPRビットストリームを生成します。インテル^® Arria^® 10デザインの場合は、ビットストリームをPRコントロール・ブロックに送ります。インテル^® Stratix^® 10デザインの場合は、PRビットストリームをSDMに送信します。 PRビットストリームを生成する前に、ベースリビジョンおよび少なくとも1つの実装リビジョンを含むPRプロジェクトをコンパイルする必要があります。

インテル^® Stratix^® 10デザインの場合、アセンブラーは、コンパイルの最後に自動的にコンフィグレーション.rbfを生成します。インテル^® Arria^® 10デザインの場合は、 GENERATE_PR_RBF_FILE アサインメントを .qsf に追加するか、Convert Programming Filesダイアログボックスを使用して、Partial-Masked SRAM Objectファイル (.pmsf) を.rbfファイルに変換します。これについて、インテル Arria 10デザインのためのPRビットストリームの生成で説明しています。

表 7. PRデザイン用のプログラミング・ファイル
プログラミング・ツール	説明
<rev>.<pr_region>.pmsf	PR領域のpartial-maskビットが含まれています。.pmsfファイルには、PRビットストリームを作成するためのすべての情報が含まれています。注: デフォルトのファイル名はパーティション名に対応します。
<rev>.<static_region>.msf	静的領域のmaskビットを含まれています。
<rev>.sof	デバイス全体のコンフィグレーション情報が含まれています。

パーシャル・リコンフィグレーション・デザインのためのプログラミング・ファイルの生成

図 31. プログラミング・ファイルの生成このデザイン例には、PR領域と次のリビジョンが含まれています。

ペルソナAを持つベースリビジョン
ペルソナBを持つPRリビジョン
ペルソナCを持つPRリビジョン

インテル Arria 10デザインのためのPRビットストリームの生成

インテル^® Arria^® 10のデザインでは、次のいずれかの方法を使用してPRビットストリームを処理し、リコンフィグレーションのためのロウ・バイナリ・ファイル (.rbf) ファイルを生成します。インテル^® Stratix^® 10のデザインでは、アセンブラーが、コンパイルの最後に自動的に .rbf コンフィグレーションを生成します。

コンパイル中のPRビットストリームの生成

次の手順に従って、コンパイル中に .rbf ファイルを生成します。

次のアサインメントをリビジョン .qsf に追加して、コンパイル後に必要なPRビットストリームを自動的に生成します
```
。set_global_assignment -name GENERATE_PR_RBF_FILE ON set_global_assignment -name ON_CHIP_BITSTREAM_DECOMPRESSION OFF
```
リビジョンをコンパイルして .rbf を生成するには、Processing > Start Compilationをクリックします。

Convert Programming FilesダイアログボックスでのPRビットストリームの生成

次の手順に従い、Convert Programming Filesダイアログボックスを使用して .rbf を生成します。

File > Convert Programming Filesをクリックします。Convert Programming Filesダイアログボックスが表示されます。
出力ファイル名およびProgramming file typeをRaw Binary File for Partial Reconfiguration (.rbf) として指定します。
変換する入力.pmsfファイルを追加するには、 Add Fileをクリックします。
新しく追加された .pmsf ファイルを選択し、 Propertiesをクリックします。
次のオプションのいずれかを有効または無効にします。
- Compression - PRビットストリームの圧縮を有効にします。
- Enhanced compression - PRビットストリームのエンハンスト圧縮を有効にします。
- Generate encrypted bitstream - ベースイメージおよびPRイメージのために暗号化され独立したビットストリームを生成します。ベースイメージが暗号化されていない場合でも、PRイメージを暗号化できます。PRイメージは、別の暗号化キーファイル (.ekp) を持つことができます。Generate encrypted bitstreamを有効にした場合は、Enable volatile security key、Use encryption lock file、およびGenerate key programming fileオプションを有効または無効にします。

注: Generate encrypted bitstreamオプションを有効にすると、CompressionおよびEnhanced compressionが自動的に無効になります。CompressionまたはEnhanced compressionを有効にすると、Generate encrypted bitstreamが自動的に無効になります。圧縮と暗号化を同時に使用することはできません。Use encryption lock fileオプションを有効にするには、ベースイメージから生成された暗号化ロック (.qlk) ファイルをインポートする必要があります。

図 32. PMSF File Properties Bitstream Encryption

Raw Binary Programming Fileバイトシーケンスの送信例

raw binary programming file (.rbf) には、リトル・エンディアンのロウ・バイナリ形式のデバイス・コンフィグレーション・データが含まれています。次の例では、.rbf バイトシーケンス02 1B EE 01 in x32モードで送信しています。

表 8. x32モードでのPRコントロール・ブロックまたはSDMへの書き込みx32モードでは、ファイルの最初のバイトはコンフィギュレーション・ダブル・ワードの最下位バイトで、4番目のバイトは最上位バイトです。
Double Word = 01EE1B02
LSB: BYTE0 = 02	BYTE1 = 1B	BYTE2 = EE	MSB: BYTE3 = 01
D[7..0]	D[15..8]	D[23..16]	D[31..24]
0000 0010	0001 1011	1110 1110	0000 0001

複数の .pmsfファイルからの統合 .pmsfファイルの生成

1つの統合 .rbf ファイルを使用して、2つのPR領域を同時にリコンフィグレーションします。2つ以上の .pmsf ファイルをマージするには次を実行します。

Convert Programming Filesダイアログボックスを開きます。
出力ファイル名およびプログラミング・ファイル・タイプを Merged Partial-Mask SRAM Object File (.pmsf) として指定します。
Input files to convertダイアログボックスで、PMSF Dataを選びます。
入力ファイルを追加するには、Add Fileをクリックします。統合には2つ以上のファイルを指定する必要があります。
統合ファイルを生成するには、Generateをクリックします。

あるいは、2つ以上の .pmsf ファイルをインテル^® Quartus^® Primeシェルから統合するには、次のコマンドを入力します。

quartus_cpf --merge_pmsf=<number of merged files> <pmsf_input_file_1> \ 
     <pmsf_input_file_2> <pmsf_input_file_etc> <pmsf_output_file>

例えば、２つの .pmsf ファイルを統合するには、次のコマンドを入力します。

quartus_cpf --merge_pmsf=<2> <pmsf_input_file_1> <pmsf_input_file_2> \
     <pmsf_output_file>

階層型パーシャル・リコンフィグレーション

階層型パーシャル・リコンフィグレーション (HPR) は、パーシャル・リコンフィグレーション (PR) の拡張で、1つのPR領域が別のPR領域内に含まれています。子と親の両方のパーティションに複数のペルソナを作成できます。子パーティションを親パーティション内にネストします。親パーティションのリコンフィグレーションは、静的領域内の動作には影響しませんが、親領域の子パーティションは、デフォルトの子パーティションのペルソナに置き換えられます。

HPRのデザインフローには、次の手順が含まれます。

デザインのベースリビジョンを作成し、静的領域をエクスポートします。これについては、ステップ7：ベースリビジョンのコンパイルと静的領域のエクスポートで説明しています。
各ペルソナの実装リビジョンを作成し、ステップ8：PR実装リビジョンの設定で説明する通り、親パーティションをエクスポートします。
静的領域および親領域の .qdb ファイル・パーティションを指定します。
親または子に対応するエンティティーを指定します。

HPRデザインの実装リビジョンをコンパイルするときは、ベースリビジョンのPR領域のプランニングと同様に、子パーティションを完全にフロアプランする必要があります。

パーシャル・リコンフィグレーション・デザインのタイミング解析

部分パーティションと静的パーティションの間のインターフェイスは、各PR実装リビジョンで同一です。各PR実装リビジョンでタイミング解析を実行して、タイミング違反がないことを確認します。複数のPR領域を持つデザインのタイミング・クロージャーを確実にするために、考えられるPR領域の組み合わせすべてに対して集約リビジョンを作成し、タイミング解析を実行します。

注: Logic Lockリージョンは、PRデザインのパフォーマンスとリソース使用率に影響する配置制約を課しています。デザインに追加のタイミング許容値と使用可能なデバイスリソースがあることを確認してください。最大かつ最もタイミング・クリティカルなペルソナをベースペルソナとして選択することによって、タイミング・クロージャーが最適化されます。

集約リビジョンでのタイミング解析の実行

複数のPR領域を含むデザインのタイミング・クロージャーを確実にするために、考えられるPR領域の組み合わせすべてに対して集約リビジョンを作成し、タイミング解析を実行します。

Revisionsダイアログボックスを開くには、 Project > Revisionsをクリックします。
新しいリビジョンを作成するには、<<new revision>>をダブルクリックします
Revision nameを指定し、Based on Revisionでベースリビジョンを選択します。
ポストフィット・データベースをベースコンパイル（静的パーティション）からエクスポートするには、次のコマンドをインテル^® Quartus^® Primeシェルに入力します。
```
quartus_cdb <project name> <base revision> --export_block \
     "root_partition" --snapshot final --file \
     "<base revision name>.qdb」
```
注: 静的領域およびPR領域用の .sdc ファイルおよび .ipファイルをすべて含めるようにしてください。クロック検出のため、PR Controller IP用の.sdc ファイルが、IPコアが使用するクロックを作成する .sdc ファイルのエントリーを追っていることを確認します。この命令を容易にするために、PR コントローラーIPの .ipファイルの前に、プロジェクト・リビジョンの .qsf ファイルでのクロックの作成に使用する .ip または .sdc ファイルがあることを確認します。詳細は、パーシャル・リコンフィグレーション・ソリューションIPユーザーガイドを参照してください。

ポストフィット・データベースを（PR実装リビジョンの）複数のペルソナからエクスポートするには、次のコマンドをインテル^® Quartus^® Primeシェルに入力します。

quartus_cdb <project name> -c <PR1 revision> --export_block \
     <PR1 Partition name> --snapshot final --file "pr1.qdb"
quartus_cdb <project name> -c <PR2 revision> --export_block \
     <PR2 Partition name> --snapshot final --file "pr2.qdb"

静的領域のポストフィット・データベースを集約リビジョンとしてインポートするには、次のコマンドをインテル^® Quartus^® Primeシェルに入力します。

quartus_cdb <project name> -c <aggr_rev> --import_block \
     "root_partition" --file "<base revision name>.qdb"
quartus_cdb <project name> -c <aggr_rev> --import_block \
     <PR1 partition name> --file "pr1.qdb" 
quartus_cdb <project name> -c <aggr_rev> --import_block \
     <PR2 Partition name> --file "pr2.qdb"

すべてのパーティションのポストフィット・データベースを統合するには、次のコマンドをインテル^® Quartus^® Primeシェルに入力します。
```
quartus_fit <project name> -c <aggr_rev>
```
注: Fitterは、ポストフィット・データベースの正当性を検証し、タイミング解析のためのネットリストを結合します。Fitterはデザインの再配線はしません。
集約リビジョンのタイミング解析を実行するには、次のコマンドをインテル^® Quartus^® Primeシェルに入力します。
```
quartus_sta <proj name> -c <aggr_rev>
```
考えられるPRペルソナの組み合わせすべてに対する集約リビジョンでタイミング解析を実行します。特定のペルソナがタイミング・クロージャーに失敗した場合は、ペルソナを再コンパイルし、タイミング解析を再度実行します。

パーシャル・リコンフィグレーション・デザインのシミュレーション

シミュレーションでは、デバイス・プログラミングに先立ってデザインの動作を検証します。インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアは、パーシャル・リコンフィグレーション・ビットストリームのPRコントロール・ブロックへの受け渡しのシミュレーションをサポートしています。このシミュレーションによって、リコンフィグレーション可能なパーティションで生じる変化と中間効果を観察できます。

非PRデザインのシミュレーションと同様に、PRシミュレーションの準備には、シミュレーター作業環境の設定、シミュレーション・モデル・ライブラリーのコンパイル、およびシミュレーションの実行が必要です。インテル^® Quartus^® Prime開発ソフトウェアは、シミュレーション・コンポーネントを提供してPRデザインをシミュレーションし、各ペルソナに対してゲートレベルのPRシミュレーション・モデルを生成することができます。動作RTLモデルまたはゲートレベルPRシミュレーション・モデルのいずれかを使用してPRペルソナのシミュレーションを行います。ゲートレベルのPRシミュレーション・モデルにより、デザイン内のレジスターの正確なシミュレーションが可能になり、シーケンス検証がリセットされます。これらのテクノロジー・マップ・レジスターは初期条件を想定していません。

パーシャル・リコンフィグレーションのシミュレーション・フロー

ハイレベルでのPR動作は、次のステップで構成されます。

PRイベントのためのシステムレベルの準備。
メモリーからの部分ビットストリームの取得。
部分ビットストリームのインテル^® Arria^® 10 PRコントロール・ブロックまたはインテル^® Stratix^® 10 SDMへの伝送。
新しいペルソナが活発になり、結果としてデザインが変化。
ポストPRシステムの調整。
システム内の新しいペルソナの使用。

これらのプロセスステップを検証タイプの要件に応じて、それぞれ単独で、またはより大きなシーケンスとしてシミュレーションすることができます。

PRペルソナ置き換えのシミュレーション

パーシャル・リコンフィグレーションのプロセス中に新しいペルソナがロードされると、PRパーティションのロジック操作が変更されます。ペルソナ置き換えのシミュレーションは、シミュレーション中のペルソナの入出力にマルチプレクサを使用して行います。ペルソナのトップレベルを表すRTLラッパーロジックを作成します。ラッパーは、コンパイル時にデフォルトのペルソナをインスタンス化します。シミュレーション中、ラッパーは、アクティブなペルソナを別のペルソナに置き換えることができます。各ペルソナをインテル^® Quartus^® Prime EDA Netlist Writerが生成するPRシミュレーション・モデルの動作RTLとしてインスタンス化します。インテル^® Quartus^® Prime開発ソフトウェアには、シミュレーション・テストベンチにインターフェイスで接続するシミュレーション・モジュールが含まれています。

altera_pr_wrapper_mux_in
altera_pr_wrapper_mux_out
altera_pr_persona_if （SystemVerilogインターフェイスを使用すると、ラッパー・マルチプレクサをテストベンチ・ドライバーに接続できます。）

図 33. PRペルソナ切り替えのシミュレーション

PRペルソナ切り替えシミュレーションのためのRTLラッパー

altera_pr_wrapper_mux_out モジュールの pr_activate 入力によって、MUXがXを出力できるようになります。この機能により、PRペルソナからの未知の出力のシミュレーションが可能になり、またデザインのフリーズロジックの通常動作が検証されます。次のコードは、上図に示すPRペルソナ切り替えのシミュレーションに対応しています。

module pr_core_wrapper
(
   input wire a,
   input wire b,
   output wire o
);

localparam ENABLE_PERSONA_1 = 1;
localparam ENABLE_PERSONA_2 = 1;
localparam ENABLE_PERSONA_3 = 1;
localparam NUM_PERSONA = 3;

logic pr_activate;
int persona_select;

altera_pr_persona_if persona_bfm();
assign pr_activate = persona_bfm.pr_activate;
assign persona_select = persona_bfm.persona_select;


wire a_mux [NUM_PERSONA-1:0];
wire b_mux [NUM_PERSONA-1:0];
wire o_mux [NUM_PERSONA-1:0];

generate
   if (ENABLE_PERSONA_1) begin
      localparam persona_id = 0;

      `ifdef ALTERA_ENABLE_PR_MODEL
         assign u_persona_0.altera_sim_pr_activate = pr_activate;
      `endif

      pr_and u_persona_0
      (
         .a(a_mux[persona_id]),
         .b(b_mux[persona_id]),
         .o(o_mux[persona_id])
      );
   end
endgenerate

generate
   if (ENABLE_PERSONA_2) begin
      localparam persona_id = 1;

      `ifdef ALTERA_ENABLE_PR_MODEL
         assign u_persona_1.altera_sim_pr_activate = pr_activate;
      `endif

      pr_or u_persona_1
      (
         .a(a_mux[persona_id]),
         .b(b_mux[persona_id]),
         .o(o_mux[persona_id])
      );

   end
endgenerate

generate
   if (ENABLE_PERSONA_3) begin
      localparam persona_id = 2;

      `ifdef ALTERA ENABLE PR MODEL
         assign u_persona_2.altera_sim_pr_activate = pr_activate;
      `endif

      pr_empty u_persona_2
      (
         .a(a_mux[persona_id]),
         .b(b_mux[persona_id]),
         .o(o_mux[persona_id])
      );

   end
endgenerate


altera_pr_wrapper_mux_in #(.NUM_PERSONA(NUM_PERSONA), .WIDTH(1)) \
     u_a_mux(.sel(persona_select), .mux_in(a), .mux_out(a_mux));

altera_pr_wrapper_mux_in #(.NUM_PERSONA(NUM_PERSONA), .WIDTH(1)) \
     u_b_mux(.sel(persona_select), .mux_in(b), .mux_out(b_mux));

altera_pr_wrapper_mux_out #(.NUM_PERSONA(NUM_PERSONA), .WIDTH(1)) \
     u_o_mux(.sel(persona_select), .mux_in(o_mux), .mux_out(o), .pr_activate \
     (pr_activate));

endmodule

altera_pr_persona_if モジュール

altera_pr_persona_if SystemVerilogインターフェイスをPR領域のシミュレーション・ラッパーでインスタンス化し、それをすべてのラッパー・マルチプレクサに接続します。必要に応じて、 pr_activate をPRシミュレーション・モデルに接続します。

インターフェイスの persona_select をすべての入出力マルチプレクサの sel ポートに接続します。 pr_activate をすべての出力マルチプレクサの pr_activate に接続します。必要に応じて、レポートイベントをPRシミュレーション・モデルのレポート・イベント・ポートに接続します。これでPR領域ドライバーのテストベンチ・コンポーネントは、インターフェイスを駆動することができます。

interface altera_pr_persona_if;
   logic pr_activate;
   int   persona_select;
   
   event report_storage_if_x_event;
   event report_storage_if_1_event;
   event report_storage_if_0_event;
   event report_storage_event;
   
   initial begin
      pr_activate <= 1'b0;
   end
endinterface : altera_pr_persona_if

<QUARTUS_INSTALL_DIR> /eda/sim_lib/altera_lnsim.sv ファイルは、 altera_pr_persona_if コンポーネントを定義します。

altera_pr_wrapper_mux_outモジュール

altera_pr_wrapper_mux_out モジュールでは、すべてのPR ペルソナの出力をPR領域ラッパーの出力に対して多重化することができます。

出力ポートごとに1つのマルチプレクサをインスタンス化します。マルチプレクサの sel ポートを使用して、アクティブなペルソナを指定します。 pr_activate ポートを使用すると、マルチプレクサ出力を「x」に駆動し、PR操作中にPR領域出力の未知の値をエミュレートすることができます。コンポーネントのパラメーター化を行い、pr_activate がアサートするときのペルソナ入力数、マルチプレクサ幅、およびMUX出力値を指定します。

module altera_pr_wrapper_mux_out #(
   parameter NUM_PERSONA = 1,
   parameter WIDTH = 1,
   parameter [0:0] DISABLED_OUTPUT_VAL = 1'bx
) (
   input int sel,
   input wire [WIDTH-1 : 0] mux_in [NUM_PERSONA-1:0],
   output reg [WIDTH-1:0]   mux_out,
   input wire               pr_activate
);
 
   always_comb begin
      if ((sel < NUM_PERSONA) && (!pr_activate))
         mux_out = mux_in[sel];
      else
         mux_out = {WIDTH{DISABLED_OUTPUT_VAL}};
   end
 
endmodule : altera_pr_wrapper_mux_out

<QUARTUS_INSTALL_DIR> /eda/sim_lib/altera_lnsim.sv ファイルは、 altera_pr_wrapper_mux_out コンポーネントを定義します。

altera_pr_wrapper_mux_in モジュール

altera_pr_wrapper_mux_inモジュールでは、すべてのPRペルソナのPRパーティション・ラッパーに対する入力の多重化を解除することができます。

入力ポートごとに1つのマルチプレクサをインスタンス化します。マルチプレクサの sel ポートを使用して、アクティブなペルソナを指定します。コンポーネントをパラメーター化して、ペルソナ出力数、マルチプレクサ幅、および無効出力のMUX出力を指定します。 altera_pr_wrapper_mux_in を使用してクロック入力を多重化する場合は、 DISABLED_OUTPUT_VAL を0に設定して、無効なペルソナのシミュレーション・クロック・イベントがないことを確認します。

module altera_pr_wrapper_mux_in#(
   parameter NUM_PERSONA = 1,
   parameter WIDTH = 1,
   parameter [0:0] DISABLED_OUTPUT_VAL = 1'bx
) (
    
   input int sel,
   input wire [WIDTH-1:0] mux_in,
   output reg [WIDTH-1 : 0] mux_out [NUM_PERSONA-1:0]
);
   always_comb begin
      for (int i = 0; i < NUM_PERSONA; i++)
         if (i == sel)
            mux_out[i] = mux_in;
         else
            mux_out[i] = {WIDTH{DISABLED_OUTPUT_VAL}};
   end
 
    
endmodule : altera_pr_wrapper_mux_in

<QUARTUS_INSTALL_DIR> /eda/sim_lib/altera_lnsim.sv ファイルは、 altera_pr_wrapper_mux_in コンポーネントを定義します。

パーシャル・リコンフィグレーション・デザインのデバッグ

Signal Tapロジック・アナライザーでは、デザインの静的領域またはPR領域をデバッグすることができます。静的領域だけをデバッグする場合は、In-System Sources and Probes Editor、In-System Memory Content Editor、またはJTAG Avalon Master Bridgeを使用します。

Signal Tapロジック・アナライザーを使用したPRデザインのデバッグ

Signal Tapロジック・アナライザーを使用してPRデザインをデバッグするには、デバッグブリッジを作成し、Signal TapデバッグをPRパーティションに拡張する必要があります。次に、Signal Tapを使用し、デバッグブリッジに接続してデバッグします。デバッグブリッジを使用するには、SLD JTAG Bridge Agent インテル^® FPGA IPとSLD JTAG Bridge Host の組み合わせをデザイン内のPR領域ごとにインスタンス化します。

次の手順をプランニングの早い段階で実行し、Signal Tapを使用して静的領域とPR領域の両方をデバッグできるようにします。

SLD JTAG Bridge Agent IPのインスタンス化を静的領域で行います。
SLD JTAG Bridge Host IPのインスタンス化をデフォルトのペルソナの静的領域で行います。
SLD JTAG Bridge Host IPのインスタンス化をペルソナのリビジョンの作成時に各ペルソナに対して行います。

Signal Tapロジック・アナライザーは、インテル^® Quartus^® Prime開発ソフトウェアが提供する階層型デバッグ機能を使用して、静的領域およびPR領域の信号を同時にタップします。

PR領域に存在する複数のペルソナをデバッグすることができます。PR領域が複数でも同様にできます。階層ハブを使用したデバッグ・インフラストラクチャーの詳細な情報については、Intel Quartus Prime Pro Edition User Guide: Debug Toolsを参照してください。

PRビットストリームの圧縮と暗号化 ( インテル Arria 10デザイン)

PRプロジェクトのベース・ビットストリームおよびPRビットストリームの圧縮および暗号化は、インテル^® Quartus^® Prime開発ソフトウェアで使用可能なオプションを使用して行います。

デザイン要件に基づいて、ベースおよびPRプログラミング・ビットストリームを個別に圧縮します。ベースイメージのみを暗号化する場合は、PRイメージを暗号化するかどうかを指定します。次のガイドラインは、PRビットストリームの圧縮と暗号化に適用されます。

ベースイメージとPRイメージは個別に暗号化することができ、さらに、それぞれの場合で異なる暗号化キーを使用できます。例えば、ベースイメージには不揮発性の暗号化キーを、PRイメージには揮発性の暗号化キーを使用します。
表 9 を参照して、暗号化または圧縮のための正しいClock-to-Data (CD) 比の設定を確認してください。

PR Controller IPコアを使用したパーシャル・リコンフィグレーションの場合は、エンハンスト圧縮を指定するために、IP CatalogまたはPlatform Designerパラメーター・エディターでパラメーターを指定するときに、Enhanced compressionオプションをオンにします。

注: ハードウェアまたはエンハンスト圧縮は、暗号化と同時に使用することはできません。

暗号化PRビットストリームの生成

インテル^® Arria^® 10デバイスのパーシャル・リコンフィグレーションを暗号化ビットストリームを使って行うには、次を実行します。

注: インテル^® Quartus^® Prime開発ソフトウェアは、インテル^® Stratix^® 10デザインのためのビットストリームの暗号化と圧縮をサポートしていません。

256ビットのキーファイル (.key) を作成します。
キー・プログラミング・ファイル (.ekp) をインテル^® Quartus^® Primeシェルから生成するには次のコマンドを入力します。
```
quartus_cpf --key <keyfile>:<keyid> \
     <base_sof_file><output_ekp_file>
```
以下に一例を示します。
```
quartus_cpf --key my_key.key:key1 base.sof key.ekp
```

暗号化PRビットストリーム (.rbf) を生成するには、次のコマンドを実行します。

quartus_cpf -c <pr_pmsf_file><pr_rbf_file>
qcrypt -e --keyfile=<keyfile> --keyname=<keyid> –lockto=\
     <qlk file> --keystore=<battery|OTP> \
     <pr_rbf_file><pr_encrypted_rbf_file>

lockto - 暗号化ロックを指定します。
keystore - 揮発性キー (battery) または不揮発性キー(OTP) を指定します。

以下に一例を示します。

quartus_cpf -c top_v1.pr_region.pmsf top_v1.pr_region.rbf \
     qcrypt -e --keyfile=my_key.key --keyname=key1 --keystore=battery \
     top_v1.pr_region.rbf top_v1_encrypted.rbf

キーファイルを揮発性キー（デフォルト）としてデバイスにプログラムするには、次のコマンドを入力します。
```
quartus_pgm -m jtag -o P;<output_ekp_file>
```
以下に一例を示します。
```
quartus_pgm -m jtag -o P;key.ekp
```
ベースイメージをデバイスにプログラムするには、次のコマンドを入力します。
```
quartus_pgm -m jtag -o P;<base_sof_file>
```
以下に一例を示します。
```
quartus_pgm -m jtag -o P;base.sof
```
暗号化ビットストリームを使用してデバイスのパーシャル・リコンフィグレーションを実行するには、次のコマンドを入力します。
```
quartus_pgm -m jtag --pr <output_encrypted_rbf_file>
```
以下に一例を示します。
```
quartus_pgm -m jtag --pr top_v1_encrypted.rbf
```

注:

Enable bitstream compatibility checkパラメーターが、Partial Reconfiguration Controller インテル^® Arria^® 10 FPGA IPのインスタンスに対して有効になっている場合、 qcrypt がエラーを生成します。このエラーを回避するには、次のいずれかの方法を使用します。

Convert Programming Filesダイアログボックスを使用して、暗号化PRビットストリームを生成します。qcrypt は使用しません。これについて、インテル Arria 10デザインのためのPRビットストリームの生成で説明しています。
qcrypt をインテル^® Arria^® 10デザインで使用する場合、Partial Reconfiguration Controller IPの再生成には、Enable bitstream compatibility checkオプションは有効にせず、Enable hierarchical PR supportオプションを有効にして行います。これについて、Partial Reconfiguration Controller インテル Arria 10/Cyclone 10 FPGA IPの追加で説明しています。デザインを再コンパイルしてから、PRビットストリームを再生成します。

ビットストリームの暗号化と圧縮のClock-to-Data比

次の表は、ビットストリームの暗号化と圧縮の有効な組み合わせを示しています。Clock-to-Data (CD) 比は、クロックサイクル数として定義され、データの各サイクルは、次のクロックサイクルまで有効な状態である必要があります。例えば、CD比が4の場合、データは次のサイクルの前に4クロックサイクルの間有効である必要があるということです。エンハンスト解凍では、プレーン・ビットストリームと同じCD比が使用されます（つまり、暗号化と圧縮解除の両方がオフ）。エンハンスト圧縮が有効である場合は、常にx16データ幅を参照してください。圧縮とエンハンスト圧縮を併用すると、CD比は圧縮ビットストリームに従い、4になります。プレーン圧縮とエンハンス圧縮を併用すると、CD比はプレーン・ビットストリームに従い、1になります。

表 9. ビットストリームの暗号化と圧縮の有効な組み合わせおよびそのCD比
コンフィグレーション・データ幅	AES 暗号化	基本圧縮	CD比
`×8`	Off	Off	1
	Off	On	2
	On	Off	1
`x16`	Off	Off	1
	Off	On	4
	On	Off	2
`x32`	Off	Off	1
	Off	On	8
	On	Off	4

正確なCD比は、ビットストリームの暗号化と圧縮の有効な組み合わせおよびそのCD比の表で、異なるビットストリームの種類に対して指定されているものを使用します。プレーンな .rbf のCD比は1でなければなりません。圧縮された.rbfのCD比は、幅に応じて2、4、または8でなければなりません。CD比を必要最小値として指定して、異なるビットストリームの種類をサポートすることはしないでください。

注: インテル^® Quartus^® Prime開発ソフトウェアでは、インテル^® Stratix^® 10デザインのためのビットストリームの暗号化と圧縮はサポートしていません。

データ圧縮の比較

標準圧縮では、 .rbf のサイズが30-45％減少します。エンハンスト・データ圧縮アルゴリズムを使用すると、 .rbf のサイズは55-75％減少します。このアルゴリズムによって圧縮率は高まりますが、圧縮アルゴリズムを実行するためにコアエリアが追加で必要になります。

次の図は、程度の異なるロジックエレメント (LE) のPRデザインでの圧縮比の比較を示しています。

図 34. 標準圧縮とエンハンスト圧縮の圧縮比の比較

PRプログラミング・エラーの回避

次のガイドラインを使用して、一般的なPRプログラミング・エラーを回避または解決することができます。

表 10. PRプログラミング・ガイドライン
PRプログラミング・ガイドライン	説明
プロジェクトのデバイスは、ボード上のデバイスと一致する必要があります。	プロジェクトに指定したターゲットFPGAデバイスが、ターゲットとする開発キットのデバイスと一致することを確認します。これらの2つのデバイスは同一である必要があります。Assignments > Deviceをクリックして、ターゲットデバイスを表示します。
プログラマーのバージョンは一致する必要があります。	PRプログラミングにインテル^® Quartus^® Primeプログラマーを使用する場合は、プログラマーのバージョンとコンパイルに使用するインテル^® Quartus^® Primeのバージョンが一致していることを確認します。1台のマシンでコンパイルしてから、別のインテル^® Quartus^® Primeのバージョンの別のマシンでプログラムを実行すると、プログラマーとインテル^® Quartus^® Prime開発ソフトウェアのバージョン間で不一致が発生することがあります。インテル^® Stratix^® 10デザインでは、ソフトウェアのバージョンの一致は、特に重要です。これは、インテル^® Stratix^® 10 PRコンフィグレーション・ハードウェアの従属がプログラマー内部にあるためです。
より低いJTAGクロック周波数を指定します。	JTAGのクロック周波数を6 MHzに下げます。プログラマーのウィンドウでHardware Setupをクリックし、インテル^® FPGA ダウンロード・ケーブル II をプログラミング・ハードウェアとして選択します。 Hardware frequencyには、24000000 (24 MHz) から6000000 (6 MHz) までの値を指定します。
すべてのリビジョンのタイミングを収束します。	デザインのコンパイル後に、各プロジェクトのリビジョンがタイミングを収束したことを確認します。 Compilation Reportで、 Timing Analyzer > Slow 900mV 100C Modelフォルダーを展開し、Setup Summary、 Hold Summary、Recovery Summary、Removal Summary、およびMinimum Pulse Width Summaryレポートを表示します。各レポートで、タイミング違反が、レポートの負の Slack値によって示されていないことを確認します。ステップ1を繰り返して、Slow 900mV 0C Model、Fast 900mV 100C Model、およびFast 900mV 0C Modelでのタイミング・クロージャーを確認します。レポートでクロックに対して負のSlack値がなければ、デザインはタイミングを収束します。 PRデザインのプロジェクト・リビジョンごとに、手順1と2を繰り返します。

注: Single Event Upset (SEU) 検出を使用したインテル^® Stratix^® 10デザインのPR動作中にエラーが発生すると、PR領域はフリーズし、機能を停止し、SEUはPR領域がカバーするすべてのセクターで無効になります。 Avalon^® -STのステータス・インターフェイスまたはPartial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPの Avalon^® -MMレジスターマップにこのエラーステータスが反映されます。このエラーを解決してSEU検出を復元するには、別のPR動作を実行し、有効なPRビットストリームをリロードします。

パーシャル・リコンフィグレーション・デザインの改訂履歴の作成

ドキュメント・バージョン	インテル^® Quartus^® Primeのバージョン	変更内容
2018.10 24	18.1.0	「PRファイルの管理」のトピックが追加されました。「パーシャル・リコンフィグレーション・デザインに関する考慮事項」の最初のガイドラインを更新しました。
2018.09.24	18.1.0	「デザイン・パーティションのエクスポート」で、自動化された.qdbパーティションのエクスポートについて説明しました。「ステップ6：ペルソナのリビジョンの作成」に必要なアサインメントの詳細を追加しました。配置スナップショットへの参照を削除しました。合成スナップショットと最終スナップショットのみがサポートされています。デザイン・パーティションの設定の表のエンティティーの再バインドのオプションの説明を修正しました。リビジョン作成のためのコマンドラインのインストラクションを追加しました。インテル^® Cyclone^® 10 GXデバイスのPRコンパイルフローのサポートについて記述しました。 Partial Reconfiguration Controller インテル^® Arria^® 10 FPGA IP名をPartial Reconfiguration Controller インテル^® Arria^® 10/Cyclone 10 FPGA IPに更新しました。「行クロック領域境界の表示」を追加しました。「クロックおよびその他のグローバル配線のプランニング」を追加しました。
2018.07.18	18.0.0	PRペルソナ切り替えのシミュレーション図中の信号を修正しました。
2018.06.18	18.0.0	集約リビジョンでのタイミング解析の実行中の構文エラーを修正し、注記を追加しました。
2018.05.29	18.0.0	Design Partitions Windowでルート・パーティション階層パスを識別する「\|」の説明を追加しました。集約リビジョンでのタイミング解析の実行の.qsf アサインメントを明示しました。
2018.05.07	18.0.0	新しいPartial Reconfiguration External Configuration Controller インテル^® Stratix^® 10 FPGA IPの説明を追加しました。廃止された合成のみのリビジョンとそれに対応するペルソナの説明を削除しました。最新の簡略化されたフロー・インストラクションに置き換えました。 Partial Reconfiguration Controller インテル^® Arria^® 10 FPGA IPおよびPartial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPの名前を更新しました。デザイン・パーティションの設定のトピックを追加しました。 PRパーティションの初期状態の評価のトピックを追加しました。 PRプログラミング・エラーの回避のトピックを追加しました。 qcryptのEnable bitstream compatibility checkとの非互換性および回避策について説明しました。新しいPartial Reconfiguration User Guideに章として追加しました。集計リビジョンでのタイミング解析の実行のトピックのコマンドライン構文を更新しました。廃止されたHPRフロースクリプト情報を削除し、AN826: Hierarchical Partial Reconfiguration Tutorial for Intel Stratix 10 GX FPGA Development Boardにリンク付けしました。インテル^® Stratix^® 10デザインでのSEU検出使用時の、PRエラー後のリカバリーに関する注記を追加しました。
2017.11.06	17.1.0	インテル^® Stratix^® 10デバイスのパーシャル・リコンフィグレーションのサポートを追加しました。インテル^® Stratix^® 10 Partial Reconfiguration Controller IP、SUPR、HPR、およびSDMを用語集に追加しました。最新の Intel^® ブランド化を実行し、ソフトウェアのユーザー・インターフェイスを更新しました。
2017.05.08	17.0.0	階層型パーシャル・リコンフィグレーションに関する情報を追加しました。新しいトピックとして「パーシャル・リコンフィグレーションのシミュレーションおよび検証」を追加しました。新しいトピックとして「複数のPRパーティションを持つデザインでのタイミング解析の実行」を追加しました。「PR領域に対するフリーズロジック」を更新しました。新しいトピックとして「Signal Tapロジック・アナライザーを使用したデバッグ」を追加しました。その他のマイナー事項を更新しました。
10.31.2016	16.1.0	初版

パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド

インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアには次のインテル^® FPGA IPコアが含まれ、これによりパーシャル・リコンフィグレーションの実装が簡素化されます。

これらのIPコアの1つ以上をインスタンス化して、ハンドシェイクを実装し、デザイン内のPR機能のロジックをフリーズします。もしくは、PR領域とインターフェイス接続する独自のPRハンドシェイクおよびフリーズロジックを作成します。

表 11. パーシャル・リコンフィグレーションIPコア
インテル^® FPGA IP	説明	使用方法
Partial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IP	インテル^® Stratix^® 10 FPGAのパーシャル・リコンフィグレーション・ビットストリームを送信する専用のIPコンポーネント。PRビットストリームは、リコンフィグレーションを実行するために、FPGAのCRAMビットを調整します。	FPGAごとに1つのインスタンス
Partial Reconfiguration External Configuration Controller インテル^® Stratix^® 10 FPGA IP	専用PRピンを介した外部ソース経由のインテル^® Stratix^® 10 FPGAパーシャル・リコンフィグレーションをサポートするIPコンポーネント。	外部コンフィグレーション用FPGAごとに1つのインスタンス
Partial Reconfiguration Controller インテル^® Arria^® 10/Cyclone 10 FPGA IP	パーシャル・リコンフィグレーション・ビットストリームをインテル^® Arria^® 10またはインテル^® Cyclone^® 10 GX FPGAに送信する専用のIPコンポーネント。PRビットストリームは、リコンフィグレーションを実行するためにFPGAのCRAMビットを調整します。⁴	内部または外部コンフィグレーション用FPGAごとに1つのインスタンス
Partial Reconfiguration Region Controller インテル^® FPGA IP	PR領域とのハンドシェイクを制御するブロックへの標準 Avalon^® メモリーマップ ( Avalon^® -MM) インターフェイスを提供します。PR領域の停止、リセット、および再起動が、PRハンドシェイクに従って行われることを保証します。	PR領域ごとに1つのインスタンス
Avalon-MMパーシャル・リコンフィグレーション・フリーズ・ブリッジインテル^® FPGA IP	Avalon^® -MMインターフェイスのPR領域にフリーズ機能を提供します。	各PR領域のインターフェイスごとに1つのインスタンス。
Avalon-STパーシャル・リコンフィグレーション・フリーズ・ブリッジインテル^® FPGA IP	Avalon^® Streaming ( Avalon^® -ST) インターフェイスのPR領域にフリーズ機能を提供します。	各PR領域のインターフェイスごとに1つのインスタンス。

⁴ インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアは、インテル^® Cyclone^® 10 GXデバイスのPRデザインのコンパイルをサポートしていますが、インテル^® Cyclone^® 10 GX PRビットストリームの生成はサポートしていません。

内部および外部PRホストのコンフィグレーション

PRの実行には、コアリソースに存在する内部ホストを使用するか、もしくは専用デバイスピンを介して外部ホストを使用します。内部ホストを使用すると、すべてのPRホストロジックが外部デバイスではなく、FPGAデバイスに格納されます。 PRホストは、単純なハンドシェイクおよびデータ転送によってコントロール・ブロックとインターフェイスで接続します。

図 35. インテル^® Arria^® 10パーシャル・リコンフィグレーションIPコンポーネント（内部ホスト）

図 36. インテル^® Stratix^® 10パーシャル・リコンフィグレーションIPコンポーネント（内部ホスト）

図 37. マイクロコントローラ外部ホストを使用したパーシャル・リコンフィグレーション（インテル^® Arria^® 10デバイス）

図 38. HPS外部ホストを使用したパーシャル・リコンフィグレーション（インテル^® Arria^® 10デバイス）

Partial Reconfiguration Controller インテル Stratix 10 FPGA IP

Partial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPは、インテル^® Stratix^® 10デザインのパーシャル・リコンフィグレーション機能を提供します。IPコアは、インテル^® Stratix^® 10 FPGAセキュア・デバイス・マネージャー (SDM) への標準インターフェイスを提供し、最大クロック周波数は200 MHzです。

図 39. インテル^® Stratix^® 10 Partial Reconfiguration Controller ( Avalon^® -STインターフェイス)

⁵

注: Single Event Upset (SEU) 検出を使用したインテル^® Stratix^® 10デザインのPR操作中にエラーが発生した場合、PR領域はフリーズし、機能を停止し、PR領域がカバーするすべてのセクターでSEUが無効になります。 Avalon^® -STのステータス・インターフェイスまたはPartial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPの Avalon^® -MMレジスターマップにこのエラーステータスが反映されます。このエラーを解決してSEU検出を復元するには、別のPR操作を実行して有効なPRビットストリームをリロードします。

⁵ Avalon-MMインターフェイスのバリアントも利用可能です。

メモリーマップ

Partial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPは次のメモリーマップを備えています。

表 12. Avalon^® -MMスレーブ・メモリー・マップ
パラメーター名	アドレスオフセット	幅	アクセス	説明
`PR_DATA`	0x00	32	Write	このアドレスへのすべての`write`データは、このビットストリームがIPコアに送られることを示します。幅は、Input data widthパラメーターで設定します。
`PR_CSR`	0x01	32	読み出しまたは書き込み	次のオフセットビットを持つ制御レジスターとステータスレジスター： 31 - 6: 予約済み。 5: `irq` 信号マスクビットの読み出し/書き込み。このビットに `1` を書き込むと `irq` 信号が有効になり、 `0` にすると `irq` 信号が無効になります。 4: `irq` 信号の読み出し/クリアー。エラーが発生すると、 `irq` 信号がアサートされます。マスターはステータス信号を読み出し、このビットに `1` を書き込むことによって割り込みをクリアーする必要があります。 3 - 1: `status` 信号の読み出し専用。 0: `pr_start` 信号の読み出し/書き込み。フローを合理化するために、IPコアは信号がアサートされてから1クロックサイクル後に自動的に値 `0` にデアサートします。
`PR_SW_VER`	0x02	32	読み出し	読み出し専用SWバージョンレジスター。登録は現在0xBA500000です。

パラメーター

インテル^® Stratix^® 10Partial Reconfiguration Controller IPコアは、次のパラメーターのカスタマイズをサポートします。

表 13. Partial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPパラメーターの設定
パラメーター	値	説明
Enable Avalon-ST or Avalon-MM slave interface	Avalon-ST/Avalon-MM	コントローラーのAvalon-STまたはAvalon-MMスレーブ・インターフェイスを有効にします。
Input data width	`<bits>`	コントローラーのデータ・コンジット・インターフェイスのサイズをビット単位で指定します。IPはデバイス幅32と64をサポートしています。
Enable interrupt interface	Yes/No	割り込みアサーションを有効にして、互換性のないビットストリーム、 `CRC_ERROR` 、 `PR_ERROR` 、または正常なパーシャル・リコンフィグレーションを検出します。割り込み時に、 `PR_CSR[4:2]` にステータスを照会します。 `PR_CSR [5]` に `1` を書き込んで、割り込みをクリアーしてください。併用するのは、 Avalon^® -MMスレーブ・インターフェイスのみです。
Enable protocol error		CSRレジスターからエラービットを読み出します。

図 40. パラメーター・エディター

ポート

Partial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPは次のインターフェイス・ポートを備えています。

図 41. Avalon^® -STシンク・インターフェイス・ポート

図 42. Avalon^® -MMスレーブ・インターフェイス・ポート

表 14. クロック/リセットポート
ポート名	幅	入力/出力	ファンクション
`reset`	1	入力	PR Controller IPコアの非同期リセット。パーシャル・リコンフィグレーション動作中にPR Controller IPコアをリセットすると、デバイスがロックアップする可能性があります。
`clk`	1	入力	PR Controller IPコアへの入力クロック。入力クロックは自走式でなければなりません。IPコアの最大クロック周波数は200 MHzです。

表 15. Avalon^® -ST スレーブ・インターフェイス・ポートこれらのポートが使用可能なのは、 Avalon^® -STスレーブ・インターフェイスを有効にしたときです。
ポート名	幅	入力/出力	ファンクション
`pr_start`	1	入力	このポートに到着する信号がhighにアサートされると、PRイベントが開始されます。この信号を少なくとも1クロックサイクルの間highにアサートしてから、PR動作の終了前にlowにデアサートする必要があります。
`avst_sink_data[]`	`32/64`	入力	Avalon^® -STデータ信号で、`clk` 信号の立ち上がりエッジと同期します。Input data widthパラメーターは、このポートの幅を指定します。
`avst_sink_valid`	1	入力	Avalon^® -STデータ有効信号で、`avst_sink_data` ポートに有効なデータが含まれていることを示します。
`avst_sink_ready`	1	出力	Avalon^® -STレディ信号で、 `avst_sink_valid` 信号がhighにアサートされるたびに `avst_sink_data` ポートでストリーミング・データの読み出し準備ができていることを示します。このポートがlowの場合は、有効データの送信を停止してください。
`status[2..0]`	3	出力	3ビットのエラー出力で、PRイベントのステータスを示します。出力が次のようにhighにラッチされると、出力をリセットすることができるのは、次のPRイベントの開始時のみです。 `3’b000 – power-up nreset asserted` `3’b001 – configuration system is busy` `3’b010 – PR operation is in progress` `3’b011 – PR operation successful` `3’b100 – PR_ERROR is triggered` `3’b101 – Reserved` `3'b110 – Reserved` `3'b111 – Reserved`
`protocol_error`	1	出力	CSRレジスターからエラービットを読み出します。

表 16. Avalon^® -MMスレーブ・インターフェイス・ポートこれらのポートが使用可能なのは、 Avalon^® -MMスレーブ・インターフェイスを有効にしたときです。
ポート名	幅	入力/出力	ファンクション
`avmm_slave_address`	4	入力	ワード・アドレッシング単位での Avalon^® -MMアドレスバス。
`avmm_slave_read`	1	入力	Avalon^® -MMリード・コントロール。
`avmm_slave_readdata`	32	出力	Avalon^® -MMリード・データバス。
`avmm_slave_write`	1	入力	Avalon^® -MM読み出し制御。
`avmm_slave_writedata`	32	入力	Avalon^® -MM 書き込みデータバス。
`avmm_slave_waitrequest`	1	出力	アサート時に、IPがビジー状態で、IPが読み出しまたは書き込み要求に応答できないことを示します。
`irq`	1	出力	Enable interrupt interfaceパラメーターを有効にしたときの割り込み信号。

タイミング仕様

次のタイミング図では、Partial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPを使用して行われる正常なPR動作を示します。status[2:0] 出力信号は、動作が成功か失敗かを示します。PR動作は、 pr_start 信号のアサート時に開始されます。 status[] 信号を監視して、PR動作の終了を検出します。

Partial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IP

図 43. タイミング仕様

Partial Reconfiguration Controller インテル Arria 10 /Cyclone 10 FPGA IP

Partial Reconfiguration Controller インテル^® Arria^® 10/Cyclone 10 FPGA IPは、PRコントロール・ブロックにおけるパーシャル・リコンフィグレーション機能への標準インターフェイスを提供します。このIPコアを使用して、PRコントロール・ブロック・インターフェイスの手動インスタンス化を回避します。 Partial Reconfiguration Controller インテル^® Arria^® 10/Cyclone 10 FPGA IPは、およびで最大クロック周波数が100 インテル^® Arria^® 10およびインテル^® Cyclone^® 10 GXで最大クロック周波数が100 MHzのPRデザインをサポートしています。

図 44. Partial Reconfiguration Controller インテル^® Arria^® 10/Cyclone 10 FPGA IP

インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアは、インテル^® Cyclone^® 10 GXデバイスのPRデザインのコンパイルをサポートしていますが、PRビットストリームの生成は今のところサポートしていません。

スレーブ・インターフェイス

Partial Reconfiguration Controller IPコアは、PRコンフィグレーションのレジスターを読み書きするための Avalon^® -MMスレーブ・インターフェイスを提供します。

表 17. データ/CSRメモリー・マップ・フォーマット
パラメーター名	アドレスオフセット	アクセス	説明
`PR_DATA`	0x00	Write	このアドレスへのすべての `write` データは、このビットストリームがIPコアに送信されることを示します。このアドレスの `read` を実行すると、すべて0が返されます。
`PR_CSR`	0x01	読み出しまたは書き込み	コントロール・レジスターおよびステータスレジスター。
`Version Register`	0x02	読み出し専用	読み出し専用SWバージョンレジスター。レジスターは現在0xAA500003です。
PRビットストリームID	0x03	読み出し専用	読み出し専用PR POF IDレジスター

表 18. PR_CSRコントロール・レジスターおよびステータスレジスター
ビットオフセット	説明
0	`pr_start` 信号のコントロール・レジスターを読み書きします。`pr_start` 信号の詳細については、ポートを参照してください。 `pr_start = PR_CSR[0]` IPコアは、 `PR_CSR [0]` をアサートしてから1クロックサイクル後に、`PR_CSR[0]` を自動的に値0にデアサートします。これにより、このレジスターの手動アサートおよびデアサートを回避するフローが合理化され、`pr_start`信号が制御されます。
1	予約済み。
2-4	`Status[2:0]` 信号の読み出し専用ステータスレジスター。 `PR_CSR[4:2] = status[2:0]` ステータス信号の詳細については、ポートを参照してください。
5	割り込みのためのビットの読み出しとクリアー。割り込みインターフェイスを有効にした場合、このビットを読み出すと`irq`信号の値が返されます。1を書き込むと割り込みがクリアーされます。割り込みインターフェイスを無効にした場合、このビットを読み出すと常に0の値が返されます。
0-31	予約済みビット。 Avalon^® -MMデータバス幅に依存します。

リコンフィグレーション・シーケンス

パーシャル・リコンフィグレーションは、 Avalon^® -MMスレーブ・インターフェイスを介して、次のシーケンスで発生します。

Avalon^® -MMマスター・コンポーネントは、0x01をIPアドレスオフセット0x1に書き込んで、PR動作をトリガーします。
必要に応じて、 PR Operation in Progress までステータスレジスターをポーリングします。ポーリングしないと、最初のワードに waitrequest が返されます。
Avalon^® -MMマスター・コンポーネントは、すべてのPRビットストリームが書き込まれるまで、PRビットストリームをIPアドレスオフセット0x0に書き込みます。エンハンスト解凍がオンの場合、 waitrequest は、PR動作の間、常にアクティブになります。マスターがスレーブ・インターフェイスから waitrequest を処理できることを確認します。
Avalon^® -MMマスター・コンポーネントは、IPアドレスオフセット0x1からデータを読み出し、 status[2:0] 値を確認します。必要に応じて、 Avalon^® -MMマスター・コンポーネントは、PR動作中にこのIPの status[2:0] を読み出し、早期障害を検出します（例えば、 PR_ERROR）。

割り込みインターフェイス

Avalon^® Memory Mapped Slaveインターフェイスを有効にすると、Partial Reconfiguration Controller インテル^® Arria^® 10 /Cyclone 10 FPGA IPの割り込みインターフェイスをオプションで使用することができます。

IPコアは、次のイベント中に irq をアサートします。

表 19. 割り込みインターフェイスのイベント
ステータスコード	イベント
3'b001	`PR_ERROR` が発生しました。
3'b010	`CRC_ERROR` が発生しました。
3'b011	IPコアは、互換性のないビットストリームを検出します。
3'b101	正常なPR動作の結果。

Irq がアサートされると、マスターは次のうちの1つ以上を実行します。

PR IPコアのステータスを照会します。 PR_CSR[4:2]
エラー報告などの何らかのアクションを実行します。
割り込みが処理されたら、 PR_CSR[5] に「1」を書き込んで割り込みをクリアーしてください。

パラメーター

The Partial Reconfiguration Controller インテル^® Arria^® 10 /Cyclone 10 FPGA IPは、次のパラメーターのカスタマイズをサポートします。

表 20. パラメーターの設定
パラメーター	値	説明
Use as partial reconfiguration internal host	On/Off	コントローラーを内部ホストとして使用できるようにします。このオプションを有効にすると、デザインの一部として `prblock` および `crcblock` WYSIWYGが自動インスタンス化されます。コントローラーを外部ホストとして使用するには、このオプションを無効にします。追加のインターフェイス信号を専用パーシャル・リコンフィグレーション・ピンに接続します。
Enable JTAG debug mode	On/Off	コントローラーにインテル^® Quartus^® Primeプログラマーがアクセスして、JTAG インターフェイスのパーシャル・リコンフィグレーションができるようにします。
Enable Avalon^® -MM slave interface	On/Off	コントローラーの Avalon^® -MMスレーブ・インターフェイスを有効にします。この設定がOffの場合、IPコントローラーはコンジット・インターフェイスを有効にします。
Enable interrupt interface	On/Off	割り込みアサートを有効にして、互換性のないビットストリーム、 `CRC_ERROR` 、 `PR_ERROR` 、または正常なパーシャル・リコンフィグレーションを検出します。割り込み時に、 `PR_CSR[4:2]` にステータスを照会します。 `PR_CSR[5]` に `1` を書き込んで、割り込みをクリアーしてください。併用するのは Avalon^® -MMスレーブ・インターフェイスのみです
Enable freeze interface	On/Off	コントローラーのシングルビット・フリーズ・インターフェイスを有効にします。このインターフェイスは、パーシャル・リコンフィグレーション動作に対して、デザイン内のどの領域がアクティブかフリーズしているかを識別します。このインターフェイスをオフのままにして、 Partial Reconfiguration Region Controller IPからフリーズ・インターフェイスを使用します。
Enable bitstream compatibility check	On/Off	パーシャル・リコンフィグレーション動作中の外部ホストからのビットストリーム互換性チェックを有効にします。ビットストリームの互換性チェックは、内部ホストによるパーシャル・リコンフィグレーションを使用すると自動的に有効になります。外部ホストによるパーシャル・リコンフィグレーションでこのオプションを有効にする場合は、パーシャル・リコンフィグレーション・ビットストリームID値を指定します。
PR bitstream ID	`<32-bit integer>`	外部ホストのパーシャル・リコンフィグレーション・ビットストリームIDの符号付き32ビット整数値を指定します。この値は、コンパイラーがターゲットのパーシャル・リコンフィグレーション・デザインに対して生成するパーシャル・リコンフィグレーション・ビットストリームIDと一致する必要があります。アセンブラー・レポート (.asm.rpt) で、ターゲットのパーシャル・リコンフィグレーション・デザインのパーシャル・リコンフィグレーション・ビットストリームIDを見つけます。
Input data width	`1\|8\|16\|32`	コントローラーのデータ・コンジット・インターフェイスのサイズをビット単位で指定します。
Clock-to-data ratio	`1\|4\|8`	パーシャル・リコンフィグレーション・ビットストリームのデータタイプに対応するclock-to-data比を指定します。Valid combinations and CD Ratio for Bitstream Encryption and Compression Tableを参照してください。
Divide error detection frequency by	`1..256`	内部クロックの除算値を指定します。この値は、エラー検出CRCの頻度を決定します。除算値は2の累乗でなければなりません。デバイスのマニュアルを参照して、選択したデバイスの内部クロックの周波数を確認してください。
Enable enhanced decompression	On/Off	パーシャル・リコンフィグレーション・ビットストリームのエンハンスト解凍を有効にします。

表 21. 詳細設定
パラメーター	値	説明
Auto-instantiate partial reconfiguration control block	On/Off	コントローラーにパーシャル・リコンフィグレーション・コントロール・ブロックを自動的に組み込みます。コントローラーを内部ホストとして使用する場合、このオプションを無効にしてパーシャル・リコンフィグレーション・ブロックを他のIPコアと共有します。パーシャル・リコンフィグレーション・コントロール・ブロックを手動でインスタンス化して、関連する信号をコントローラーに接続することもできます。
Auto-instantiate CRC block	On/Off	コントローラー内にCRCブロックを自動的に組み込みます。同じPRデザインでsingle event upset (SEU) IPを使用する予定がない場合は、このオプションを有効のままにしておきます。このオプションを無効にすると、IP生成によって、手動でインスタンス化した外部CRCブロックへの手動接続用の `crc_error_pin` がエクスポートされます。このオプションを無効にしてから、エクスポートされた `crc_error_pin` をフローティングのままにしておくと、予期しない `crc_error_pin` が原因でPR操作が不定になります。
Generate timing constraints file	On/Off	適切なSynopsys Design Constraints (`.sdc`) ファイルを自動的に生成し、コントローラーのタイミング制約を行います。別のファイルにタイミング制約を提供する場合は、このオプションを無効にします。

図 45. Partial Reconfiguration Controller インテル^® Arria^® 10/Cyclone 10 FPGA IPパラメーター・エディター

ポート

Partial Reconfiguration Controller インテル^® Arria^® 10 /Cyclone 10 FPGA IPには次のインターフェイス・ポートが含まれています。

図 46. Partial Reconfiguration Controllerインターフェイス・ポート（内部ホスト）

図 47. Partial Reconfiguration Controllerインターフェイス・ポート（外部ホスト）

表 22. クロック/リセットポート
ポート名	幅	入力/出力	ファンクション
`nreset`	1	入力	PR Controller IPコアの非同期リセット。パーシャル・リコンフィグレーション動作中にPR Controller IPコアをリセットすると、撤回シーケンスが開始されます。
`clk`	1	入力	PR Controller IPコアへのユーザー入力クロック。IPコアの最大クロック周波数は100 MHzです。 IPコアは、JTAGデバッグ動作中はこの信号を無視します。

表 23. インターフェイス・ポートのフリーズ
ポート名	幅	入力/出力	ファンクション
`フリーズ`	1	出力	アクティブhigh信号で、パーシャル・リコンフィグレーション実行中の任意の領域のPRインターフェイス信号をフリーズさせます。この信号のデアサートは、PR動作の終了を示します。 Partial Reconfiguration Region Controller IPを使用してください。Partial Reconfiguration Controller IP `freeze` 信号は使用しません。

表 24. コンジット・インターフェイス・ポート次のポートが使用可能なのは、Enable Avalon^® -MM slave interfaceがOffのときです。
ポート名	幅	入力/出力	ファンクション
`pr_start`	1	入力	このポートでの `0` から `1` への遷移によってPRイベントが開始されます。この信号を最低1クロックサイクルの間highにアサートし、PR動作の終了前に信号をlowにデアサートしなければなりません。この動作により、 `freeze` 信号がlowのときに、PR Controller IPコアが次の `pr_start` トリガーイベントを受け入れる準備ができます。 PR Controller IPコアは、JTAGデバッグ動作中はこの信号を無視します。
`data[]`	1、8、16、または32	入力	選択可能な入力PRデータバス幅で、x1、x8、x16、またはx32。 PRイベントがトリガーされると、PRイベントは、 `data_valid` 信号がhighで `data_ready` 信号がhighのときはいつでも、`clk`信号の立ち上がりエッジに同期します。 PR Controller IPコアは、JTAGデバッグ動作中はこの信号を無視します。
`data_valid`	1	入力	このポートでの `0` から`1` への遷移は、 `data[]` ポートに有効なデータが含まれていることを示します。 PR Controller IPコアは、JTAGデバッグ動作中はこの信号を無視します。
`data_ready`	1	Output	このポートでの `0` から `1` への遷移は、 `data_valid` 信号がhighにアサートされるときはいつでも、PR Controller IPコアが `data[]` ポート上の有効なデータを読み出す準備ができていることを示します。このポートがlowの場合は、データ送信側は有効なデータの送信を停止する必要があります。この信号は、JTAGデバッグ動作中はlowにデアサートされます。
`status[2..0]`	1	出力	PRイベントのステータスを示す3ビットの出力。IPがエラー (`PR_ERROR` 、 `CRC_ERROR` 、または互換性のないビットストリームエラー) を検出すると、この信号はhighにラッチされます。この信号は、次のPRイベントの開始時に、 `pr_start` がhighで、 `freeze` がlowのときにのみリセットされます。例を次に示します。 `3’b000 – power-up or nreset asserts` `3’b001 – PR_ERROR triggers` `3’b010 – CRC_ERROR triggers` `3’b011 – Incompatible bitstream error detection` `3’b100 – PR operation in progress` `3’b101 – PR operation passes` `3'b110 – Reserved bit` `3'b111 – Reserved bit`

表 25. Avalon^® -MMスレーブ・インターフェイス・ポートこれらの信号が使用可能なのは、Enable Avalon^® -MM slave interfaceがOnのときです。
ポート名	幅	入力/出力	ファンクション
`avmm_slave_address`	4	入力	Avalon^® -MMアドレスバス。アドレスバスはワード・アドレッシング単位です。 PR Controller IPコアは、JTAGデバッグ動作中はこの信号を無視します。
`avmm_slave_read`	1	入力	Avalon^® -MM読み出し制御。 PR Controller IPコアは、JTAGデバッグ動作中はこの信号を無視します。
`avmm_slave_readdata`	32	出力	Avalon^® -MM読み出しデータバス。 PR Controller IPコアは、JTAGデバッグ動作中はこの信号を無視します。
`avmm_slave_write`	1	入力	Avalon^® -MM書き込み制御。 PR Controller IPコアは、JTAGデバッグ動作中はこの信号を無視します。
`avmm_slave_writedata`	32	入力	Avalon^® -MM書き込みデータバス。 PR Controller IPコアは、JTAGデバッグ動作中はこの信号を無視します。
`avmm_slave_waitrequest`	1	出力	IPがビジー状態であることを示します。また、IPコアが読み出しまたは書き込み要求に応答できないことを示します。 PRコントローラーIPコアは、JTAGデバッグ動作中はこの信号をhighにします。

表 26. 割り込みインターフェイス・ポートこれらの信号が使用可能なのは、Enable interrupt interfaceがOnのときです。
ポート名	幅	入力/出力	ファンクション
`irq`	1	出力	割り込み信号。

表 27. CRC BLOCKインターフェイスこれらのポートが使用可能なのは、Use as Partial Reconfiguration Internal HostがOffのとき、もしくは内部ホストの `CRCBLOCK` を手動でインスタンス化するときです。
ポート名	幅	入力/出力	ファンクション
`crc_error_pin`	1	入力	PR Controller IPを外部ホストとして使用する場合に使用できます。このポートをパーシャル・リコンフィグレーション実行中のFPGAの専用`CRC_ERROR`ピンに接続してください。

表 28. PRブロックのインターフェイスこれらのオプションが使用可能なのは、Use as Partial Reconfiguration Internal HostがOffのとき、または内部ホストの `PRBLOCK` を手動でインスタンス化するときです。
ポート名	幅	入力/出力	ファンクション
`pr_ready_pin`	1	入力	このポートをパーシャル・リコンフィグレーション実行中のFPGAの専用 `PR_READY` ピンに接続してください。
`pr_error_pin`	1	入力	このポートをパーシャル・リコンフィグレーション実行中のFPGAの専用 `PR_ERROR` ピンに接続してください。
`pr_done_pin`	1	入力	このポートをパーシャル・リコンフィグレーション実行中のFPGAの専用 `PR_DONE` ピンに接続してください。
`pr_request_pin`	1	出力	このポートをパーシャル・リコンフィグレーション実行中のFPGAの専用 `PR_REQUEST` ピンに接続してください。
`pr_clk_pin`	1	出力	このポートはをパーシャル・リコンフィグレーション実行中のFPGAの専用 `DCLK` に接続してください。
`pr_data_pin[31..0]`	16/32	出力	このポートはをパーシャル・リコンフィグレーション実行中のFPGAの専用 `DATA[31..0]` ピンに接続してください。

タイミング仕様

次のタイミング図は、Partial Reconfiguration Controller インテル^® Arria^® 10 /Cyclone 10 FPGA IPを使用して行われる正常なPR動作を示しています。status[2:0] 出力信号は、動作が成功か失敗かを示します。PR動作は、 pr_start 信号のアサート時に開始されます。 status[] 信号を監視して、PR動作の終了を検出します。

図 48. Partial Reconfiguration Controller インテル^® Arria^® 10/Cyclone 10 FPGA IPのタイミング仕様

次の注記は、タイミング図の (1) から (7) の位置に対応しています。

pr_start 信号を少なくとも1クロックサイクルの間highにアサートしてPRを開始します。最後のデータを送信する前に、 pr_start をデアサートしてください。
status[] 信号は、 pr_start が確認された後に更新されます。この信号は、 CRC_ERROR 、 PR_ERROR 、またはビットストリームの非互換性エラーが発生した場合は、PR動作中に変化します。
status[] 信号は、 CRC_ERROR がアサートされ、前回のPR動作中にエラーが発生しなかった場合、PR動作後に変化します。
data_valid 信号は、 pr_start 信号と同時にアサートする必要はありません。適切なときに data[] を提供し、 data_valid をアサートします。
data_valid 信号を最後のデータを送信した後にlowに駆動するか、もしくは data_valid を data[] のダミーデータとともにhighにアサートするのを、IPが status[] からPRの終了を読み出すまで続けます。
data[] は、 data_valid および data_ready が同じサイクルでアサートした場合にのみ転送されます。 data_valid および data_ready の両方がhighではない場合、データバス上で新しいデータを駆動しないでください。
data_ready 信号は、PR IP Controllerコアが最後のデータを受信した後、またはPR IP Controllerがデータを受信できないとき、lowに駆動されます。

PRコントロール・ブロックおよびCRCブロックのVerilog HDL手動インスタンス化

Partial Reconfiguration Controller インテル^® Arria^® 10 /Cyclone 10 IPには、PRコントロール・ブロックが含まれています。ただし、独自のカスタムロジックを作成してIPコアの機能を実行する場合は、コントロール・ブロックを手動でインスタンス化してFPGAシステムと通信することができます。

次の例では、トップレベルインテル^® Arria^® 10 PRプロジェクト内のPRコントロール・ブロックである Chip_Top をVerilog HDLでインスタンス化します。

Chip_Top:
module Chip_Top (
 //User I/O signals (excluding PR related signals)
..
..
//PR interface and configuration signals declaration
 wire pr_request;
 wire pr_ready;
 wire pr_done;
 wire crc_error;
 wire dclk;
 wire [31:0] pr_data;

twentynm_prblock m_pr
 (
 .clk (dclk),
 .corectl (1'b1),
 .prrequest(pr_request),
 .data (pr_data),
 .error (pr_error),
 .ready (pr_ready),
 .done (pr_done)
 );

twentynm_crcblock m_crc
 (
 .clk (clk),
 .shiftnld (1'b1),
 .crcerror (crc_error)
 );
endmodule

エラー・メッセージ・レジスター (EMR) を読み出すためのポート接続の詳細については、AN539: Test Methodology of Error Detection and Recovery using CRCを参照してください。

PRコントロール・ブロックおよびCRCブロックのVHDL手動インスタンス化

次の例では、トップレベルインテル^® Arria^® 10プロジェクト内のPRコントロール・ブロックである Chip_Top をVHDLでインスタンス化します。

module Chip_Top is port (
 --User I/O signals (excluding signals that relate to PR)
 ..
 ..
 )
-- Following shows the connectivity within the Chip_Top module
Core_Top : Core_Top
 port_map (
 ..
 ..
 );
m_pr : twentynm_prblock
 port map(
clk => dclk,
 corectl =>'1', --1 - when using PR from inside
 --0 - for PR from pins; You must also enable
 -- the appropriate option in Quartus Prime settings
 prrequest => pr_request,
 data => pr_data,
 error => pr_error,
 ready => pr_ready,
 done => pr_done
 );
m_crc : twentynm_crcblock
 port map(
 shiftnld => '1', --If you want to read the EMR register when
 clk => dummy_clk, --error occurrs, refer to AN539 for the
 --connectivity for this signal. If you only want
 --to detect CRC errors, but plan to take no
 --further action, you can tie the shiftnld
 --signal to logical high.
 crcerror => crc_error
 );

PRコントロール・ブロックおよびCRCブロックのVHDLコンポーネント宣言

次の例は、インテル^® Arria^® 10 PRデザインのPRコントロール・ブロックおよびCRCブロックの手動インスタンス化を示しています。

VHDLのコンポーネント宣言を含む、次のコードサンプルを使用します。このコードは、コア (Core_Top 内のコードブロック) 内からのPR機能を実行します。

module Chip_Top is port (
	--User I/O signals (excluding signals that relate to PR)
	..
	..
)
-- Following shows the connectivity within the Chip_Top module
Core_Top : Core_Top
port_map (
	..
	..
);

m_pr : twentynm_prblock
port map(
	clk => dclk,
	corectl =>'1', --1 - when using PR from inside
	--0 - for PR from pins; You must also enable
	-- the appropriate option in Quartus Prime settings
	prrequest => pr_request,
	data => pr_data,
	error => pr_error,
	ready => pr_ready,
	done => pr_done
);

m_crc : twentynm_crcblock
port map(
	shiftnld => '1', --If you want to read the EMR register when
	clk => dummy_clk, --error occurrs, refer to AN539 for the
	--connectivity forthis signal. If you only want
	--to detect CRC errors, but plan to take no
	--further action, you can tie the shiftnld
	--signal to logical high.
	crcerror => crc_error
);

注: この VHDL の例は、Verilog HDL のインスタンス化に適応可能です。

Core_Top にポートを追加して両方のコンポーネントに接続します。
PRコントロール・ブロックをデザインの残りの部分に接続するときは、次の規則に従います。
- corectl 信号を、コアからのパーシャル・リコンフィグレーションを使用する場合は「1」に、ピンからのパーシャル・リコンフィグレーションを使用する場合は「0」に設定します。
- corectl 信号は、Enable PR pins オプション設定と一致している必要があります。これは、Device and Pin Optionsダイアログボックス (Assignments > Device > Device and Pin Options) で設定します。
- パーシャル・リコンフィグレーションをピンから行う場合は、FitterはPRの未割り当てピンを自動的に割り当てます。すべての専用PRピンのアサインメントをPin Planner (Assignments > Pin Planner) またはAssignment Editor (Assignments > Assignment Editor) を使用して行います。
- パーシャル・リコンフィグレーションをコアロジックから行う場合は、 prblock 信号をコアロジックまたはI/Oピン（DCLKなどの専用プログラミングピンを除く) に接続します。

コントロール・ブロック信号

次の表で、Partial Reconfiguration Controller インテル^® Arria^® 10 /Cyclone 10 FPGA IPのパーシャル・リコンフィグレーション・コントロール・ブロックのインターフェイス信号を示します。

表 29. PRコントロール・ブロックのインターフェイス信号
信号	幅	入力/出力	説明
`pr_data`	[31:0]	入力	コンフィグレーション・ビットストリームを運びます。
`pr_done`	1	出力	PRプロセスが完了したことを示します。
`pr_ready`	1	出力	コントロール・ブロックが制御ロジックからのPRデータ受け付け準備ができていることを示します。
`pr_error`	1	出力	パーシャル・リコンフィグレーションのエラーを示します。
`pr_request`	1	入力	PRプロセスの開始準備ができていることを示します。
`corectl`	1	入力	パーシャル・リコンフィグレーションを内部的に実行するか、ピンを介して行うかを決定します。

注:

PRデザインでは、x8、x16、または x32の data 信号幅を使用してください。
すべての入力および出力は、 PRクロック (clk) に非同期です。data 信号は例外です。 data 信号は、 clk 信号と同期しています。
PRクロックは自走式でなければなりません。
data 信号は、 ready 信号の待機中は0でなければなりません。

インテル Arria 10 PRコントロール・ブロック信号タイミング図

インテル Arria 10 PRセッションの成功例

次のフローで、インテル^® Arria^® 10 PRセッションの成功例について説明します。

PR_REQUEST をアサートし、 PR_READY を待ちます。 PR_DATA を0に駆動します。
PRコントロール・ブロックが、 clk に非同期の PR_READY をアサートします。
ロウ・バイナリ・ファイル (.rbf) をPRコントロール・ブロックに送信し、1クロックサイクルごとに有効なワードを1つ送信します。 .rbf ファイルの転送が完了したら、 PR_DATA を0に設定します。PR コントロール・ブロックがリコンフィグレーション動作を完了すると、PRコントロール・ブロックは、 PR_DONE を非同期にアサートします。PRコントロール・ブロックは、コンフィグレーション完了時に PR_READY をデアサートします。
PR_REQUEST をデアサートします。 PRコントロール・ブロックは、 PR_REQUEST の終了を確認し、PR_DONE をデアサートします。これでホストは、別のPRセッションを開始することができます。

図 49. インテル^® Arria^® 10 PRセッションの成功例のタイミング図

インテル Arria 10 PRセッションのコンフィグレーション・フレーム・リードバック・エラーを伴う失敗例

次のフローでは、コンフィグレーション・フレーム・リードバックのEDCRC検証でエラーが発生したインテル^® Arria^® 10 PRセッションについて説明します。

PRコントロール・ブロックが、内部的にCRCエラーを検出します。
CRCコントロール・ブロックが、 CRC_ERROR をアサートします。
PRコントロール・ブロックが、PR_ERROR をアサートします。
PRコントロール・ブロックが、 PR_READY をデアサートし、ホストが PR_REQUEST を撤回できるようにします。
PRコントロール・ブロックが、 CRC_ERROR をデアサートし、内部 CRC_ERROR 信号をクリアーして、新しいPRセッションの準備をします。これでホストは、別のPRセッションを開始できるようになります。

図 50. インテル^® Arria^® 10 PRセッションのコンフィグレーション・フレーム・リードバック・エラーを伴う失敗例のタイミング図

インテル Arria 10 PRセッションのPR_ERRORを伴う失敗例

次のフローで、トランスミッション・エラーまたはコンフィグレーションCRCエラーを伴うインテル^® Arria^® 10 PRセッションについて説明します。

PRコントロール・ブロックが、 PR_ERROR をアサートします。
PRコントロール・ブロックが、 PR_READY をデアサートし、ホストが PR_REQUEST を撤回することができるようにします。
PRコントロール・ブロックが、 PR_ERROR をデアサートし、新しいPRセッションの準備をします。これでホストは、別のPRセッションを開始できます。

図 51. インテル^® Arria^® 10 PRセッションのPR_ERROR を伴う失敗例のタイミング図

撤回が遅れたインテル Arria 10 PRセッションの例

次のフローで、撤回が遅れたインテル^® Arria^® 10 PRセッションの例について説明します。

PRホストは、PRコントロール・ブロックがPR_READYをアサートした後に要求を撤回することができます。
PRコントロール・ブロックが、 PR_ERROR をデアサートします。これでホストは、別のPRセッションを開始できます。

図 52. 撤回が遅れたインテル^® Arria^® 10 PRセッションの例のタイミング図

注: PRホストは、PRコントローラーが PR_READY をアサートする前であればいつでも要求を撤回することができます。したがって、PRホストは、PRコントロール・ブロックが PR_READY をアサートするまでは戻すことはできません。 PR_REQUEST をデアサートした後は、少なくとも PR_CLK を10サイクル提供してから新しいPRセッションを要求してください。

インテル Arria 10デザインのための外部ホストのコンフィグレーション

外部ホストのコンフィグレーションを使用する場合、外部ホストは、パーシャル・リコンフィグレーションを開始し、PRステータスを監視するのにユーザーモードで外部PR専用ピンを使用します。このモードのとき外部ホストは、パーシャル・リコンフィグレーションを正常に行うためにハンドシェイク信号に適切に応答する必要があります。外部ホストは、外部メモリーからの部分ビットストリーム・データをインテル^® Arria^® 10デバイスに書き込みます。システムレベルのパーシャル・リコンフィグレーションを調整するために、パーシャル・リコンフィグレーション用に正しいPR領域を準備するようにします。リコンフィグレーション後、PR領域を動作状態に戻します。

外部ホストをデザインに使用するには、次を実行します。

Assignments > Device > Device & Pin Optionsをクリックします。
Device & Pin Optionsダイアログボックスで、Enable PR Pinsオプションを選択します。このオプションによって、特殊なパーシャル・リコンフィグレーション・ピンが自動的に作成され、デバイスのピンアウトにピンが定義されるとともに、ピンが自動的にPRコントロール・ブロックの内部パスに接続されます。
注: このオプションを選択しない場合は、内部またはHPSホストを使用する必要があります。デザインのトップレベル・エンティティーにピンを定義する必要はありません。
これらのトップレベル・ピンをPRコントロール・ブロック内の特定のポートに接続します。

次の表で、 Enable PR Pinsをオンにしたときに自動的に制約されるPRピンと、そのピンへの特定のPRコントロール・ブロック・ポート接続の一覧を示します。

表 30. パーシャル・リコンフィグレーション専用ピン
ピン名	タイプ	PRコントロール・ブロックのポート名	説明
`PR_REQUEST`	入力	`prrequest`	このピンのロジックhighは、PRホストがパーシャル・リコンフィグレーションを要求していることを示しています。
`PR_READY`	出力	`ready`	このピンのロジックhighは、PRコントロール・ブロックがパーシャル・リコンフィグレーションの開始準備ができていることを示しています。
`PR_DONE`	出力	`done`	このピンのロジックhighは、パーシャル・リコンフィグレーションが完了したことを示しています。
`PR_ERROR`	出力	`error`	このピンのロジックhighは、パーシャル・リコンフィグレーション中にデバイスでエラーが発生したことを示しています。
`DATA[31..0]`	入力	`data`	これらのピンは、`PR_DATA` への接続性を提供し、PRビットストリームがPRコントローラーに転送されます。
`DCLK`	入力	`clk`	同期 `PR_DATA` を受信します。

注:

PR_DATA は、8、16、または32ビットの幅にすることができます。
PRコントロール・ブロックの corectl ポートを0に接続していることを確認します。

外部ホストPR用のVerilog RTL

module top(
     // PR control block signals
     input  logic        pr_clk,
     input  logic        pr_request,
     input  logic [31:0] pr_data,
     output logic        pr_error,
     output logic        pr_ready,
     output logic        pr_done,

     // User signals
     input  logic i1_main,
     input  logic i2_main,
     output logic o1
);

// Instantiate the PR control block
twentynm_prblock m_prblock
(
    .clk(pr_clk),
    .corectl(1'b0),
    .prrequest(pr_request),
    .data(pr_data),
    .error(pr_error),
    .ready(pr_ready),
    .done(pr_done)
);


// PR Interface partition
pr_v1 pr_inst(
   .i1(i1_main),
   .i2(i2_main),
   .o1(o1)
);

endmodule

外部ホストPR用のVHDL RTL

library ieee;
use ieee.std_logic_1164.all;

entity top is
port(
      -- PR control block signals
      pr_clk: in std_logic;
      pr_request: in std_logic;
      pr_data: in std_logic_vector(31 downto 0);
                
      pr_error: out std_logic;
      pr_ready: out std_logic;
      pr_done: out std_logic;
                
      -- User signals
      i1_main: in std_logic;
      i2_main: in std_logic;
      o1: out std_logic
);
end top;

architecture behav of top is

component twentynm_prblock is
port(      
      clk: in std_logic;
      corectl: in std_logic;
      prrequest: in std_logic;
      data: in std_logic_vector(31 downto 0);
      error: out std_logic;
      ready: out std_logic;
      done: out std_logic
);
end component;

component pr_v1 is
port(     
      i1: in std_logic;
      i2: in std_logic;
      o1: out std_logic
);
end component;

signal pr_gnd : std_logic;

begin

pr_gnd <= '0';

-- Instantiate the PR control block
m_prblock: twentynm_prblock port map
(
    pr_clk,
    pr_gnd,
    pr_request,
    pr_data,
    pr_error,
    pr_ready,
    pr_done
);


-- PR Interface partition
pr_inst : pr_v1 port map
(
   i1_main,
   i2_main,
   o1
);

end behav;

Partial Reconfiguration External Configuration Controller インテル Stratix 10 FPGA IP

Partial Reconfiguration External Configuration Controller インテル^® Stratix^® 10 FPGA IPは、外部ソースを介したパーシャル・リコンフィグレーションをサポートしています。

外部コンフィグレーションを使用する場合は、Partial Reconfiguration External Configuration Controller インテル^® Stratix^® 10 FPGA IPのすべてのトップレベル・ポートを pr_request および status ピンに接続して、ホストがインテル^® Stratix^® 10コアからのSDMとハンドシェイクできるようにする必要があります。SDMは、どのタイプのコンフィグレーション・ピンを使用するかを MSEL の設定に従って決定します。

図 53. Partial Reconfiguration External Configuration Controller インテル^® Stratix^® 10 FPGA IP

パラメーター

Partial Reconfiguration External Configuration Controller インテル^® Stratix^® 10 FPGA IPは、次のパラメーターのカスタマイズをサポートします。

表 31. Partial Reconfiguration External Configuration Controllerのパラメーター設定
パラメーター	値	説明
Enable Busy Interface	On/Off	BusyインターフェイスをEnableまたはDisableにすることができます。これにより、外部コンフィグレーション中にPR処理が進行中であることを示す信号がアサートされます。

図 54. パラメーター・エディター

ポート

Partial Reconfiguration External Configuration Controller インテル^® Stratix^® 10 FPGA IPは次のインターフェイス・ポートを備えています。

表 32. ポート
ポート名	幅	入力/出力	ファンクション
`pr_request`	1	入力	PRプロセスの開始準備ができていることを示します。この信号は、任意のクロック信号と同期しないコンジットです。
`pr_error`	1	出力	パーシャル・リコンフィグレーション・エラーを示します。この信号は、クロック信号と同期しないコンジットです。
`pr_done`	1	出力	PRプロセスが完了したことを示します。この信号は、クロック信号と同期しないコンジットです。
`start_addr`	1	入力	アクティブ・シリアル・フラッシュのPRデータの開始アドレスを指定します。この信号を有効にするには、Enable Avalon-ST Pins or Active Serial Pinsパラメーターに Avalon^® -STまたはActive Serialを選択します。この信号は、クロック信号と同期しないコンジットです。
`reset`	1	入力	アクティブhighの同期リセット信号。
`out_clock`	1	出力	内部オシレーターから生成されるクロックソース。
`busy`	1	出力	IPは、PRデータ転送が進行中であることを示すために、この信号をアサートします。この信号を有効にするには、Enable busy interfaceパラメーターにEnableを選択します。

インテル Stratix 10デザインのための外部ホストのコンフィグレーション

必要に応じて、外部ホストを使用し、外部メモリーから部分ビットストリーム・データをインテル^® Stratix^® 10デバイスに書き込むこともできます。外部ホストのコンフィグレーションを使用する場合、外部ホストは、 pr_request 信号をアサートすることでパーシャル・リコンフィグレーションを開始します。外部ホストは、 pr_done および pr_error 信号を介してPRステータスを監視します。

外部ホストは、パーシャル・リコンフィグレーションを正常に行うために、ハンドシェイク信号に適切に応答する必要があります。システムレベルのパーシャル・リコンフィグレーションを調整するために、パーシャル・リコンフィグレーション用に正しいPR領域を準備します。リコンフィグレーション後、PR領域を動作状態に戻します。

インテル^® Stratix^® 10デザインの外部ホストをコンフィグレーションするには、次の手順を実行します。

Partial Reconfiguration External Configuration Controller インテル^® Stratix^® 10 FPGA IPをパラメーター化して生成します。これについては、IP コアの生成 ( インテル Quartus Primeプロ・エディション) で説明しています。
Partial Reconfiguration External Configuration Controller pr_request 、 pr_done 、および pr_error をトップレベル・ピンに接続して、外部ホストによる制御および監視を行います。ピン位置を割り当てるには、Assignments > Pin Plannerをクリックします。
Assignments > Deviceをクリックし、Device & Pin Optionsボタンをクリックします。
CategoryリストでConfigurationをクリックします。
Configuration schemeで、完全なデバイス・コンフィグレーションと一致するスキームを選択します。例えば、デバイス・コンフィグレーション全体でAVSTx32スキームを使用している場合は、PRコンフィグレーションでAVSTx32を使用しなければなりません。このオプションでは、ユーザーモード中に、パーシャル・リコンフィグレーション専用の Avalon^® -STコンフィグレーション・ピンが自動的に予約されます。このピンは、完全なデバイス・コンフィグレーションに使用する Avalon^® -STピンと全く同じものです。

次の表で、外部ホストが使用するPRピンについて説明します。 Avalon^® -STピンへのPRストリーミングは、バックプレッシャーありのデータ転送のための Avalon^® -ST仕様に準拠する必要があります。

表 33. パーシャル・リコンフィグレーションの外部コンフィグレーション・ピン
ピン名	タイプ	説明
`pr_request`	入力	Partial Reconfiguration External Configuration Controller IPに接続されたユーザー割り当てポート。このピンのロジックhighは、PRホストがパーシャル・リコンフィグレーションを要求していることを示します。
`pr_done`	出力	Partial Reconfiguration External Configuration Controller IPに接続されたユーザー割り当てポート。このピンのロジックhighは、パーシャル・リコンフィグレーションが完了したことを示します。
`pr_error`	出力	Partial Reconfiguration External Configuration Controller IPに接続されたユーザー割り当てポート。このピンのロジックhighは、パーシャル・リコンフィグレーション中にデバイスでエラーが発生したことを示します。
avst_data: avstx8 - [7:0] avstx16 - [15:0] avstx32 - [31:0]	入力	これらのピンは、外部ホストに接続性を提供し、PRビットストリームがSDMに転送されます。 `avstx8` データピンはSDM I/Oの一部であり、 `avstx16` および `avstx32` データピンは I/O 48バンク3Aからのものです。
`avst_clk`	入力	Avalon^® -STインターフェイスをクロックします。`avst_data` および `avst_valid` は、 `avst_clk` と同期しています。 `avstx8` clkピンは、SDM I/Oの一部であり、 `avstx16` および `avstx32` は、I/O 48バンク3Aからのものです。
`avst_valid`	入力	このピンのロジックhighは、 `avst_data` のデータが有効なデータであることを示しています。 `avstx8` データピンは、SDM I/Oの一部であり、`avstx16` および `avstx32` は、I/O 48バンク3Aからのものです。
`avst_ready`	出力	このピンのロジックhighは、SDMが外部ホストからのデータ受け入れ準備ができていることを示しています。この出力はSDM I/Oの一部です。

Partial Reconfiguration Region Controller インテル FPGA IP

Partial Reconfiguration Region Controller インテル^® FPGA IPは、PR領域とのハンドシェイクを制御するフリーズ・コントロール・ブロックを介して標準インターフェイスを提供します。PRハンドシェイクによって、PR領域トランザクションがインターフェイスのフリーズ前に確実に完了します。

図 55. Partial Reconfiguration Region Controller IPコア

表 34. PR Region Controllerセクション
IPコンポーネント	説明
Freeze Control and Status Register	`freeze` 出力信号を生成するステータスレジスターをフリーズします。
Freeze Control Block	PRハンドシェイクを実行し、PR領域をリセットします。
Conduit Splitter	コントローラーの `freeze` 信号を1つ以上のフリーズブリッジのコンポーネントに接続します。フリーズ・コントロール・ブロックから `freeze` 信号を受信し、 `freeze` 入力信号を`freeze` 出力信号に割り当てます。
Conduit Merger	1つ以上のフリーズブリッジのコンポーネントからの `illegal_request` 信号をPR Region Controllerに接続します。 `illegal_request` はフリーズブリッジからのシングルビット出力信号です。Conduit Mergerは、複数のフリーズブリッジからのシングルビット信号をマルチビット・バスに連結します。Conduit Mergerは、バスをフリーズ・コントロール・ブロックに接続します。

レジスター

Partial Reconfiguration Region Controller IPコアは、パーシャル・リコンフィグレーションで次の操作を実行します。

図 56. フリーズ・コントロール・ブロックPRのハンドシェイク・タイミング

図 57. レジスター状態とプログラミング・モデル

表 35. レジスターマップ
パラメーター名	アドレスオフセット	アクセス	説明
`freeze_csr_status`	0x00	読み出し専用	ステータスレジスターをフリーズします。
`csr_ctrl`	0x01	読み出しまたは書き込み	フリーズを有効または無効にするコントロール・レジスター。
`freeze_illegal_req`	0x02	読み出しまたは書き込み	このバスのいずれかのビットがhighの場合、フリーズ状態のときに不正な要求があることを意味します。
`freeze_reg_version`	0x03	読み出し専用	読み出し専用バージョンレジスター。このレジスターは現在0xAD000003です。

表 36. freeze_csr_status
ビット	フィールド	アクセス	デフォルト値	説明
31:2	予約済み	該当なし	0x0	予約済みビット。これらのビットを読み出すと常にゼロが返されます。
1	unfreeze_status	読み出し	0	PR領域が `start_ack` を返すと、ハードウェアはこのビットを1に設定して、ペルソナの開始が正常に行われたことを示します。 `Unfreeze_req` ビットがlowのとき、ハードウェアはこのビットを0にクリアします。このビットは、ブリッジや他のPR領域の出力がリセットから解除されたときに1になります。
0	freeze_status	読み出し	0	ハードウェアは、PR領域が`stop_ack` 信号を返した後にこのビットを1にセットして、PR領域がフリーズ状態に入る準備ができていることを示します。 `Unfreeze_req` ビットがlowのとき、ハードウェアはこのビットを0にクリアします。このビットは、ブリッジや他のPR領域の出力がリセットから解除されたときに0になります。

表 37. freeze_csr_ctrl
ビット	フィールド	アクセス	デフォルト値	説明
31:3	予約済み	該当なし	0x0	予約済みビット。これらのビットを読み出すと常にゼロが返されます。
2	unfreeze_req	読み出し/書き込み	0	PR領域インターフェイスの解凍を要求するには、このビットに1を書き込みます。 `Unfreeze_status` がhighになった後、ハードウェアはこのビットをクリアします。解凍要求を終了するには、このビットに0を書き込みます。このビットと `freeze_req` ビットを同時にアサートしないでください。 `freeze_req` と `unfreeze_req` の両方が同時にアサートされると、無効な操作になります。
1	reset_req	読み出し/書き込み	0	PRペルソナのリセットを開始するには1を書き込みます。 PRペルソナのリセットを中止するには0を書き込みます。
0	freeze_req	読み出し/書き込み	0	PR領域インターフェイスをフリーズするには、このビットに1を書き込みます。 `freeze_status` がhighになった後、ハードウェアはこのビットをクリアーします。このビットがアサートされた後にPR領域が `stop_ack` を返さない場合、このビットに0を書き込んでフリーズ要求を終了します。このビットと `unfreeze_req` ビットを同時にアサートしないでください。 `freeze_req` と `unfreeze_req` の両方が同時にアサートされると、無効な操作になります。

表 38. freeze_illegal_request
ビット	フィールド	アクセス	デフォルト値	説明
31:n	予約済み	該当なし	0x0	予約済みビット。これらのビットを読み出すと常にゼロが返されます。
n-1:0	illegal_request	読み出し/書き込み	0	このバスのいずれかのビットがhighの場合、 Avalon^® -MMスレーブのフリーズブリッジがフリーズ状態のときに、静的領域マスターによる読み出しまたは書き込みの問題があることを意味します。バス上の各ビットをチェックすることによって、どのフリーズブリッジが不正な要求をしているかを特定します。例えば、 `illegal_request` ビット2がhighの場合、インターフェイス `freeze_conduit_in2` に接続するフリーズブリッジで不正な要求が発生したということです。このバスは割り込み信号をトリガーします。このビットをクリアーするには1を書き込みます。nはブリッジの数です。

表 39. freeze_reg_version
ビット	フィールド	アクセス	デフォルト値	説明
31:0	バージョンレジスター	読み出し専用	AD000003	このレジスタービットは、CSRレジスターのバージョン番号を示します。現在、CSRレジスターはバージョン0xAD000003です。

パラメーター

Partial Reconfiguration Region Controller IPコアは、次のパラメーターのカスタマイズをサポートします。

表 40. Partial Reconfiguration Region Controllerのパラメーター設定
パラメーター	値	デフォルト	説明
Enable Avalon^® -MM CSR register	On/Off	On	PRリージョン・コントローラーの Avalon^® -MM CSRレジスターを有効にします。コンジット・インターフェイスを公開し、CSRブロックをインスタンス化しない場合は、このオプションを無効にします。
Enable interrupt port for illegal request	On/Off	On	PRリージョン・コントローラー内の不正な操作に対して割り込みポートを有効にします。
Number of freeze interfaces	`number`		フリーズ操作のフリーズ・インターフェイスの数を指定します。フリーズブリッジに各フリーズ・インターフェイスを接続するか、またはそのインターフェイスを使用して、他のフリーズロジックを制御することができます。
Enable freeze interface without illegal request port	On/Off	Off	不正な要求ポートを使用せずに、追加のフリーズ・インターフェイスが作成できるようにします。
Specify the number of freeze interfaces without illegal request port	`number`		フリーズ操作に対して不正なリクエストポートを持たないフリーズ・インターフェイスの数を指定します。Enable freeze interface without illegal request portをオンにした場合にのみ使用できます。

図 58. Partial Reconfiguration Region Controllerパラメーター・エディター

ポート

Partial Reconfiguration Region Controller IPは次のポートを備えています。

表 41. CSRブロックポートのフリーズこれらのポートは、Enable Avalon^® -MM CSR Register がOnの時に使用可能です。
ポート	幅	入力/出力	説明
`clock_clk`	1	入力	IP core input clock.
リセット
`reset_reset`	1	入力	シンクロナス・リセット。
`avl_csr_addr`	2	入力	Avalon^® -MMアドレスバス。アドレスバスはワードアドレッシングです。
`avl_csr_read`	1	入力	Avalon^® -MMのCSRブロックへの読み出し制御。
`avl_csr_write`	1	入力	Avalon^® -MMのCSRへの書き込み制御。
`avl_csr_writedata`	32	入力	Avalon^® -MMのCSRへの書き込みデータバス。
`avl_csr_readdata`	32	出力	Avalon^® -MMのCSRからの読み出しデータバス。
`interrupt_sender_irq`	1	出力	不正な読み出しまたは不正な書き込みによるトリガー。

表 42. コントロール・ブロック・ポートのフリーズ
ポート	幅	入力/出力	説明
`pr_handshake_stop_req`	1	出力	この出力でのアサートによって、PRペルソナに実行停止を要求します。
`pr_handshake_stop_ack`	1	入力	この入力での値が1の場合、実行中のPRペルソナの実行停止と、新しいペルソナによる置き換えが可能なことを確認します。
`pr_handshake_start_req`	1	出力	この出力でのアサートによって、PRペルソナに実行開始を要求します。
`pr_handshake_start_ack`	1	入力	この入力での値が1の場合、新しいPRペルソナの実行開始と、`pr_handshake_stop_req`での実行停止を確認します。
`conduit_control_freeze_req`	1	入力	このビットに1を書き込んで、PR 領域のインターフェイスをフリーズします。
`conduit_control_unfreeze_req`	1	入力	このビットに1を書き込んで、PR 領域インターフェイスのフリーズを停止します。
`conduit_control_freeze_status`	1	出力	このビットのhighは、PR領域が正常にフリーズ状態に入ることを示します。
`conduit_control_reset`	1	入力	このビットに1を書き込んで、PR 領域をリセットします。
`conduit_control_unfreeze_status`	1	出力	このビットのhighは、PR領域が正常にフリーズ状態から離れることを示します。
`conduit_control_illegal_req`	n	出力	このビットのhighは、フリーズがアクティブなときにフリーズブリッジIP経由で発生する不正なデータ・トランザクションを示します。

表 43. Conduit Splitter and Merger Interface Ports
信号	幅	入力/出力	説明
`bridge_freeze0_freeze`	1	出力	この出力は、フリーズブリッジIPのフリーズ入力信号に接続するか、他のフリーズロジックを制御します。（フリーズ・インターフェイスの数に応じて複数のインターフェイスが生成されます。）
`bridge_freeze0_illegal_request`	1	入力	この入力は、フリーズブリッジIPのインスタンスからの`illegal_request`出力信号に接続します。

図 59. Partial Reconfiguration Region Controllerインターフェイス・ポート（制御レジスターおよびステータス・レジスター・ブロックが有効の場合）

図 60. Partial Reconfiguration Region Controllerインターフェイス・ポート（制御レジスターおよびステータス・レジスター・ブロックが無効の場合）

Avalon-MMパーシャル・リコンフィグレーション・フリーズ・ブリッジインテル FPGA IP

Freeze 入力信号がhighのとき、Avalon-MMパーシャル・リコンフィグレーション・フリーズ・ブリッジ IPはPR領域のAvalon-MMインターフェイスをフリーズします。PR領域への各Avalon-MMインターフェイスには、フリーズブリッジIPのインスタンスを使用することをお勧めします。

図 61. Avalon-MMパーシャル・リコンフィグレーション・フリーズ・ブリッジ

表 44. PR領域 Avalon^® -MMスレーブ・インターフェイスへの読み出し/書き込み要求フリーズブリッジは、次の考えられるインターフェイス・コンフィグレーションのそれぞれについて、読み出し/書き込みのトランザクションを異なる方法で処理します。フリーズブリッジは、PR領域またはPRリージョン・コントローラーが `freeze` 信号をアサートするまでフリーズ状態にあります。
インターフェイス接続	動作
PR領域の Avalon^® -MMスレーブ・インターフェイスへの読み出し要求	`freeze` 状態の間、読み出しトランザクションは、偽のデータ`<h'DEADBEEF>`で応答します。対応する`freeze_illegal_request`レジスタービットが設定されます。 `freeze` 状態の間、PR領域インターフェイス内の信号 `readrequest` 、 `writerequest` 、 `waitrequest` 、 `beginbursttransfer` 、 `lock` および `debugaccess` はlowにつながれます。 Avalon^® -MMスレーブ応答信号は、常に2'b10を返し、エンドポイント・スレーブからの失敗したトランザクションを示します。 Enable Freeze port from PR regionを無効にすると、IPは応答を生成しません。
PR領域のスレーブ・インターフェイスへの読み出し要求	フリーズブリッジは、 `freeze` 状態の間の書き込みトランザクションをすべて無視します。フリーズブリッジは、 `waitrequest` 、 `beginbursttransfer` 、 `lock`および`debugaccess`信号をlowにプルダウンします。IPは、対応する`freeze_illegal_request`レジスタービットを設定します。 Avalon^® -MMスレーブ応答信号は、常に2'b10を返し、エンドポイント・スレーブからの失敗したトランザクションを示します。 Enable Freeze port from PR regionを無効にすると、IPは応答を生成しません。

表 45. PR領域の Avalon^® -MMマスター・インターフェイスへの読み出し/書き込み要求
インターフェイス接続	動作
PR領域の Avalon^® -MMマスター・インターフェイスからの読み出し/書き込み要求（古いペルソナまたは新しいペルソナ）	`freeze` 状態の間、IPは、PR領域からの読み出しおよび書き込み信号を無視します。静的領域への読み出しおよび書き込み信号はデアサートされます。

表 46. Avalon-MMパーシャル・リコンフィグレーション・フリーズ・ブリッジ信号の挙動次の表は、フリーズブリッジがフリーズ状態のときの Avalon^® インターフェイス出力信号の挙動をまとめたものです。フリーズしていないときは、すべての信号は単にパススルーです。
信号	Avalon^® -MMスレーブブリッジ	Avalon^® -MMマスターブリッジ
`write`	‘b0 (tie low)	‘b0 (tie low)
`read`	‘b0 (tie low)	‘b0 (tie low)
`address`	パススルー	パススルー
`writedata`	パススルー	パススルー
`readdata`	常に<h’DEADBEEF>を返す	パススルー
`byteenable`	パススルー	パススルー
`burstcount`	パススルー	パススルー
`beginbursttransfer`	‘b0 (tie low)	‘b0 (tie low)
`debugaccess`	‘b0 (tie low)	‘b0 (tie low)
`readdatavalid`	要求がある場合は 'b1、そうでない場合は 'b0を返す	パススルー
`waitrequest`	要求がある場合は 'b1、そうでない場合は 'b0を返す	‘b0 (tie low)
`response`	常に 'b10を返す	パススルー
`lock`	‘b0 (tie low)	‘b0 (tie low)
`writeresponsevalid`	要求がある場合は 'b1、そうでない場合は 'b0を返す	パススルー

パラメーター

Avalon^® -MMパーシャル・リコンフィグレーション・フリーズブリッジIPコアは、次のパラメーターのカスタマイズをサポートしています。

表 47. パラメーター
パラメーター	値	説明
PR region interface Type	Avalon-MM Slave/Avalon-MM Master	フリーズブリッジを使ってPR領域とインターフェイスで接続するためのインターフェイス・タイプを指定します。
Enable Freeze port from PR region	On/Off	`freeze` ポートが、各PR領域のすべての出力を既知の定数値にフリーズできるようにします。フリーズすると、静的領域内の信号受信器は、パーシャル・リコンフィグレーション処理中に未定義信号を受信できなくなります。ブリッジのフリーズは、PR領域からのこの信号とPRリージョン・コントローラーからのフリーズとの論理和です。
Enable the bridge to track unfinished transaction	On/Off	ブリッジによる未完了のトランザクションの追跡を、 Avalon^® インターフェイスのフリーズ前にできるようにします。 Avalon^® トランザクションを停止するカスタムロジックがPR領域と静的領域の間にない場合は、このオプションをオンにします。この機能が必要ない場合は、このオプションを無効にしてIPのサイズを小さくします。
Enabled Avalon^® Interface Signal	Yes/No	特定のオプションのフリーズブリッジ・インターフェイス・ポートを有効 (Yes) または無効 (No) にします。
Address width	`<1-64>`	ビット単位のアドレス幅。
Symbol width	`<number>`	ビット単位のデータシンボル幅。バイト指向のインターフェイスでは、シンボル幅は8にする必要があります。
Number of symbols	`<number>`	ワードあたりのシンボル数。
Burstcount width	`<number>`	ビット単位のバーストカウント幅。
Linewrap burst	On /Off	Onの場合、バーストのアドレスがインクリメントではなくラップされます。ラッピングバーストでは、アドレスがバースト境界に達すると、アドレスは前のバースト境界に折り返されます。その結果、IPはアドレス指定のために下位ビットのみを使用します。
Constant burst behavior	On /Off	Onの場合、メモリーバーストは一定です。
Burst on burst boundaries only	On /Off	Onの場合、メモリーバーストはアドレスサイズに揃えられます。
Maximum pending reads	`<number>`	スレーブがキューにできる保留中の読み出しの最大数。
Maximum pending writes	`<number>`	スレーブがキューにできる保留中の書き込みの最大数。
Fixed read latency (cycles)	`<number>`	固定レイテンシー・スレーブの読み出しレイテンシーを設定します。 `readdatavalid` 信号を含むインターフェイスでは有用ではありません。
Fixed read wait time (cycles)	`<number>`	`waitrequest` 信号を使用しないマスター・インターフェイス用。読み出し待機時間は、マスターが読み出しに応答するまでのサイクル数を示します。タイミングは、マスターがこのサイクル数の `waitrequest` をアサートしたかのようになります。
Fixed write wait time (cycles)	`<number>`	`waitrequest` 信号を使用しないマスター・インターフェイス用。書き込み待機時間は、マスターが書き込みを受け入れるまでのサイクル数を示します。
Address type	WORDS/SYMBOLS	スレーブ・インターフェイスのアドレスタイプをシンボルまたはワードに設定します。

図 62. パラメーター・エディター

インターフェイス・ポート

表 48. インターフェイス・ポート
ポート	幅	入力/出力	説明
`clock`	1	入力	IPの入力クロック。
`reset_n`	1	入力	IPに対するシンクロナス・リセット。
`freeze_conduit_freeze`	1	入力	この信号がhighのとき、ブリッジは現在のトランザクションを正しく処理してからAvalon-MM PRインターフェイスをフリーズします。
`freeze_conduit_illegal_request`	1	出力	このバスのhighは、フリーズ状態中にブリッジに不正な要求が発行されたことを示します。
`pr_freeze_pr_freeze`	1	入力	PR領域からの有効 `freeze` ポート。

表 49. PR領域マスター・インターフェイス・ポートへの Avalon^® -MMスレーブ
ポート	幅	入力/出力	説明
`slv_bridge_to_pr_read`	1	出力	PR領域 `read` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_waitrequest`	1	入力	PR領域 `waitrequest` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_write`	1	出力	PR領域 `write` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_address`	32	出力	PR領域 `address` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_byteenable`	4	出力	PR領域 `byteenable` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_writedata`	32	出力	PR領域 `writedata` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_readdata`	32	入力	PR領域 `readdata` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_burstcount`	3	出力	PR領域 `burstcount` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_readdatavalid`	1	入力	PR領域 `readdatavalid` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_beginbursttransfer`	1	出力	PR領域 `beginbursttransfer` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_debugaccess`	1	出力	PR領域 `debugaccess` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_response`	2	入力	PR領域 `response` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_lock`	1	出力	PR領域 `lock` ポートへのオプションの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_pr_writeresponsevalid`	1	入力	PR領域 `writeresponsevalid` ポートへのオプションの Avalon^® -MMスレーブブリッジ。

表 50. 静的領域マスター・インターフェイス・ポートへの Avalon^® -MMスレーブ
注: PR領域スレーブ・インターフェイスへの Avalon^® -MMマスターと同じ設定。
ポート	幅	入力/出力	説明
`slv_bridge_to_sr_read`	1	入力	静的領域 `read` ポートへの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_sr_waitrequest`	1	出力	静的領域 `waitrequest` ポートへの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_sr_write`	1	入力	静的領域 `write` ポートへの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_sr_address`	32	入力	静的領域 `address` ポートへの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_sr_byteenable`	4	入力	静的領域 `byteenable` ポートへの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_sr_writedata`	32	入力	静的領域 `writedata` ポートへの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_sr_readdata`	32	出力	静的領域 `readdata` ポートへの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_sr_burstcount`	3	入力	静的領域 `burstcount` ポートへの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_sr_beginbursttransfer`	1	入力	静的領域 `beginbursttransfer` ポートへの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_sr_ debugaccess`	1	入力	静的領域 `debugaccess` ポートへの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_sr_response`	2	出力	静的領域 `response` ポートへの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_sr_lock`	1	入力	静的領域 `lock` ポートへの Avalon^® -MMスレーブブリッジ。
`slv_bridge_to_sr_writeresponsevalid`	1	出力	静的領域 `writereponsevalid` ポートへの Avalon^® -MMスレーブブリッジ。

表 51. PR領域マスター・インターフェイス・ポートへの Avalon^® -MMマスター
ポート	幅	入力/出力	説明
`mst_bridge_to_pr_read`	1	入力	PR領域 `read` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_waitrequest`	1	出力	PR領域 `waitrequest` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_write`	1	入力	PR領域 `write` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_address`	32	入力	PR領域 `address` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_byteenable`	4	入力	PR領域 `byteenable` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_writedata`	32	入力	PR領域 `writedata` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_readdata`	32	出力	PR領域 `readdata` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_burstcount`	3	入力	PR領域 `burstcount` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_readdatavalid`	1	出力	PR領域 `readdatavalid` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_beginbursttransfer`	1	入力	PR領域 `beginbursttransfer` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_debugaccess`	1	入力	PR領域 `debugaccess` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_response`	2	出力	PR領域 `response` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_lock`	1	入力	PR領域 `lock` ポートへのオプションの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_pr_writeresponsevalid`	1	出力	PR領域 `writeresponsevalid` ポートへのオプションの Avalon^® -MMマスターブリッジ。

表 52. 静的領域スレーブ・インターフェイス・ポートへの Avalon^® -MMマスターPR領域マスター・インターフェイスへの Avalon^® -MMスレーブと同じ設定。
ポート	幅	入力/出力	説明
`mst_bridge_to_sr_read`	1	出力	静的領域 `read` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_waitrequest`	1	入力	静的領域 `waitrequest` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_write`	1	出力	静的領域 `write` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_address`	32	出力	静的領域 `address` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_byteenable`	4	出力	静的領域 `byteenable` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_writedata`	32	出力	静的領域 `writedata` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_readdata`	32	入力	静的領域 `readdata` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_burstcount`	3	出力	静的領域 `burstcount` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_readdatavalid`	1	入力	静的領域 `readdatavalid` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_beginbursttransfer`	1	出力	静的領域 `beginbursttransfer` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_debugaccess`	1	出力	静的領域 `debugaccess` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_response`	2	入力	静的領域 `response` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_lock`	1	出力	静的領域 `lock` ポートへの Avalon^® -MMマスターブリッジ。
`mst_bridge_to_sr_writeresponsevalid`	1	入力	静的領域 `writeresponsevalid` ポートへの Avalon^® -MMマスターブリッジ。

図 63. Avalon^® -MMマスター・インターフェイス・ポート

図 64. Avalon^® -MMスレーブ・インターフェイス・ポート

Avalon-STパーシャル・リコンフィグレーション・フリーズ・ブリッジインテル FPGA IP

Avalon^® -STフリーズブリッジ・コンポーネントは、freeze 入力信号がhighの場合、PR領域のAvalon-STインターフェイスをフリーズします。 Avalon^® -STフリーズブリッジIPは、接続されたインターフェイスをフリーズする前にトランザクションが完了していることを確認します。PR領域への各Avalon-STインターフェイスには、フリーズブリッジIPのインスタンスを使用することをお勧めします。

図 65. Avalon^® -STパーシャル・リコンフィグレーション・フリーズブリッジ

表 53. Avalon^® -ST ソース・フリーズブリッジ・インターフェイスの動作
インターフェイス・タイプ	動作
パケット転送を伴うPR領域のソース・インターフェイス（古いペルソナまたは新しいペルソナ）	freeze信号がhighになると、フリーズブリッジは、`startofpacket` 、 `endofpacket` 、および `empty` ビットを処理し、静的領域にトランザクションを送信しません。フリーズブリッジが、対応する`endofpacket` を持たない `startofpacket` をフリーズ状態中に検出したときは、未完了のトランザクションがあることを示します。次にブリッジは、`valid` および `endofpacket` を1クロックサイクルの間、静的領域に対してhighにアサートしてトランザクションを完了させます。 `Channel` 信号は一定のままで、データビットは `'hDEADBEEF’` に設定され、エラービットは `1'b1` に設定されます。 `Illegal_request` 出力信号は、Partial Reconfiguration Region ControllerのCSRレジスターの更新をトリガーします。
パケット転送を伴わないPR領域のソース・インターフェイス（古いペルソナまたは新しいペルソナ）	フリーズブリッジは、 freeze 信号がhighのときは、トランザクションを静的領域に送信しません。フリーズブリッジは、ブリッジがフリーズ状態を終えるまではアイドル状態のままです。
max_channel > 1を伴うPR領域のソース・インターフェイス（古いペルソナまたは新しいペルソナ）	複数のチャネルによって未完成のトランザクションが転送されると、フリーズブリッジは `channel` 値を追跡し、異なるチャネルエンドからのすべてのパケット・トランザクションが確実に終了するように、フリーズ状態の間に `endofpacket` ビットをアサートします。
ready_latency > 0を伴うPR領域のソース・インターフェイス（古いペルソナまたは新しいペルソナ）	フリーズブリッジが `endofpacket` 、 `valid` 、または静的領域への `channel` 出力を駆動すると、フリーズブリッジは `ready_latency` 値を読み出します。 `ready_latency` 値は、シンク・コンポーネントでデータの準備ができたときの実際のクロックサイクルを定義します。

図 66. フリーズ中の未完了パケット・トランザクションのソースブリッジ処理

図 67. パケット・トランザクションを終了するためのPRフリーズブリッジによる有効信号のアサート

表 54. Avalon^® -STシンク・フリーズブリッジ・インターフェイスの動作
インターフェイス・タイプ	動作
PR領域のシンク・インターフェイス	パケット転送を含むトランザクションの場合、 `freeze` 信号がhighになると、フリーズブリッジは、未完了のトランザクションが完了するまで `ready` 信号を静的領域ソースに対してhighに保ちます。パケット転送を含まないトランザクションの場合、 `freeze` 信号がhighになると、フリーズブリッジは、フリーズ状態の間 `ready` 信号をlowに保ちます。 `Illegal_request` 信号がhighにアサートされた場合は、現在のトランザクションがエラー状態にあることを示します。デザインをコンフィグレーションし、 `illegal_request`信号がhighになった後は、PR領域へのトランザクションの送信を停止します。
ready_latency> 0を伴うPR領域のシンク・インターフェイス	フリーズブリッジが `endofpacket` 、 `valid` 、またはPR領域への `channel` 出力をPR領域に駆動した場合は、フリーズブリッジは、 `ready_latency` 値を順守しなければなりません。 `ready_latency` 値は、シンク・コンポーネントでデータの準備ができたときの実際のクロックサイクルを定義します。

パラメーター

Avalon-STパーシャル・リコンフィグレーション・フリーズ・ブリッジ IPコアは、次のパラメーターのカスタマイズをサポートしています。

図 68. パラメーター・エディター

表 55. パラメーター
パラメーター	値	説明
PR region Interface Type	Avalon-ST Source/Avalon-ST Sink	PR領域とフリーズブリッジとのインターフェイス接続のためのインターフェイス・タイプを指定します。
Enable Freeze port from PR region	On/Off	フリーズポートが、各PR領域のすべての出力を既知の定数値にフリーズできるようにします。フリーズすると、静的領域内の信号受信器は、パーシャル・リコンフィグレーション処理中に未定義信号を受信できなくなります。
Select Yes or No to enable or disable interface ports	Yes/No	特定のオプションのフリーズブリッジ・インターフェイス・ポートを有効または無効にします。
Channel width	`<1-128>`	チャネル信号幅を指定します。
Error width	`<1-256>`	エラー信号幅を指定します。
Data Bits Per Symbol	`<1-512>`	シンボルあたりのビット数を指定します。
Symbols per beat	`<1-512>`	有効な各クロックサイクルに転送されるシンボルの数を指定します。
Error descriptors	`<text>`	1つ以上の文字列を指定して、ソース・インターフェイスに接続されているシンク・インターフェイス上のエラーポートの各ビットのエラー状態を説明します。プラスまたはマイナスのボタンをクリックして、記述子を追加または削除します。
Max channel number	`<0-255>`	出力チャネルの最大数を指定します。
Ready latency	`<0-8>`	シンク・インターフェイスに接続されているソース・インターフェイスから予期されるレディ・レイテンシーを指定します。レディ・レイテンシーとは、 `ready` がアサートされてから有効データが駆動されるまでのサイクル数です。

ポート

Avalon-STパーシャル・リコンフィグレーション・フリーズ・ブリッジ IPは次のポートを備えています。

図 69. Avalon^® -STシンク・インターフェイス・ポート

図 70. Avalon^® -STソース・インターフェイス・ポート

表 56. Avalon-STパーシャル・リコンフィグレーション・フリーズ・ブリッジインターフェイス・ポート
ポート	幅	入力/出力	説明
`clock`	1	入力	IPの入力クロック。
`freeze_conduit_freeze`	1	入力	この信号がhighのとき、ブリッジは現在のトランザクションを正しく処理してからPRインターフェイスをフリーズします。
`freeze_conduit_illegal_request`	1	出力	このバスのhighは、フリーズ状態中にブリッジに不正な要求が発行されたことを示します。 `n` - フリーズブリッジの数
`pr_freeze_pr_freeze`	1	入力	PR領域からのフリーズポートが有効になっています。
`reset_n`	1	入力	IPに対するシンクロナス・リセット。

表 57. 静的領域インターフェイス・ポートへの Avalon^® -STシンクPR領域インターフェイスへの Avalon^® -STシンクと同じ設定。
ポート	幅	入力/出力	説明
`sink_bridge_to_sr_channel`	1	入力	静的領域 `channel` ポートへの Avalon^® -STシンクブリッジ。
`sink_bridge_to_sr_data`	32	入力	静的領域 `data` ポートへの Avalon^® -STシンクブリッジ。
`sink_bridge_to_sr_empty`	2	入力	静的領域 `empty` ポートへの Avalon^® -STシンクブリッジ。
`sink_bridge_to_sr_error`	1	入力	静的領域 `error` ポートへの Avalon^® -STシンクブリッジ。
`sink_bridge_to_sr_ready`	1	出力	静的領域 `ready` ポートへの Avalon^® -STシンクブリッジ。
`sink_bridge_to_sr_valid`	1	入力	静的領域 `valid` ポートへの Avalon^® -STシンクブリッジ。
`sink_bridge_to_sr_endofpacket`	1	入力	静的領域 `endofpacket` ポートへの Avalon^® -STシンクブリッジ。
`sink_bridge_to_sr_startofpacket`	1	入力	静的領域 `startofpacket` ポートへの Avalon^® -STシンクブリッジ。

表 58. PR領域インターフェイス・ポートへの Avalon^® -STシンクブリッジ。
ポート	幅	入力/出力	説明
`sink_bridge_to_pr_channel`	1	出力	PR領域 `channel` ポートへのオプションの Avalon^® -STシンクブリッジ。
`sink_bridge_to_pr_data`	32	出力	PR領域 `data` ポートへのオプションの Avalon^® -STシンクブリッジ。
`sink_bridge_to_pr_empty`	2	出力	PR領域 `empty` ポートへのオプションの Avalon^® -STシンクブリッジ。
`sink_bridge_to_pr_error`	1	出力	PR領域 `error` ポートへのオプションの Avalon^® -STシンクブリッジ。
`sink_bridge_to_pr_ready`	1	入力	PR領域 `ready` ポートへのオプションの Avalon^® -STシンクブリッジ。
`sink_bridge_to_pr_valid`	1	出力	PR領域 `valid` ポートへのオプションの Avalon^® -STシンクブリッジ。
`sink_bridge_to_pr_endofpacket`	1	出力	PR領域 `endofpacket` ポートへのオプションの Avalon^® -STシンクブリッジ。
`sink_bridge_to_pr_startofpacket`	1	出力	PR領域 `startofpacket` ポートへのオプションの Avalon^® -STシンクブリッジ。

表 59. 静的領域インターフェイス・ポートへの Avalon^® -STソースPR領域インターフェイスへの Avalon^® -STソースと同じ設定。
ポート	幅	入力/出力	説明
`source_bridge_to_sr_channel`	1	出力	静的領域 `channel` ポートへの Avalon^® -STソースブリッジ。
`source_bridge_to_sr_data`	32	出力	静的領域 `data` ポートへの Avalon^® -STソースブリッジ。
`source_bridge_to_sr_empty`	2	出力	静的領域 `empty` ポートへの Avalon^® -STソースブリッジ。
`source_bridge_to_sr_error`	1	出力	静的領域 `error` ポートへの Avalon^® -STソースブリッジ。
`source_bridge_to_sr_ready`	1	入力	静的領域 `ready` ポートへの Avalon^® -STソースブリッジ。
`source_bridge_to_sr_valid`	1	出力	静的領域 `valid` ポートへの Avalon^® -STソースブリッジ。
`source_bridge_to_sr_endofpacket`	1	出力	静的領域 `endofpacket` ポートへの Avalon^® -STソースブリッジ。
`source_bridge_to_sr_startofpacket`	1	出力	静的領域 `startofpacket` ポートへの Avalon^® -STソースブリッジ。

表 60. PR領域インターフェイス・ポートへの Avalon^® -STソース
ポート	幅	入力/出力	説明
`source_bridge_to_pr_channel`	1	入力	PR領域 `channel` ポートへのオプションの Avalon^® -STソースブリッジ。
`source_bridge_to_pr_data`	32	入力	PR領域 `data` ポートへのオプションの Avalon^® -STソースブリッジ。
`source_bridge_to_pr_empty`	2	入力	PR領域 `empty` ポートへのオプションの Avalon^® -STソースブリッジ。
`source_bridge_to_pr_error`	1	入力	PR領域 `error` ポートへのオプションの Avalon^® -STソースブリッジ。
`source_bridge_to_pr_ready`	1	出力	PR領域 `ready` ポートへのオプションの Avalon^® -STソースブリッジ。
`source_bridge_to_pr_valid`	1	入力	PR領域 `valid` ポートへのオプションの Avalon^® -STソースブリッジ。
`source_bridge_to_pr_endofpacket`	1	入力	PR領域 `endofpacket` ポートへのオプションの Avalon^® -STソースブリッジ。
`source_bridge_to_pr_startofpacket`	1	入力	PR領域 `startofpacket` ポートへのオプションの Avalon^® -STソースブリッジ。

インテル FPGA IPの生成とシミュレーション

次の情報を使用して、IPコアのバリエーションを生成およびシミュレーションを行います。

IP コアの生成 ( インテル Quartus Primeプロ・エディション)

インテル^® Quartus^® Primeパラメーター・エディターで、インテル^® FPGA IPコアをすばやく設定することができます。IP Catalog内の任意のコンポーネントをダブルクリックして、パラメーター・エディターを起動します。パラメーター・エディターを使用すると、IPコアのカスタム・バリエーションを定義できます。パラメーター・エディターは、IPバリエーションの合成とオプションのシミュレーション・ファイルを生成し、バリエーションを表す .ip ファイルをプロジェクトに自動的に追加します。

次の手順に従って、パラメーター・エディターでIPコアの場所の特定、インスタンス化、およびカスタマイズを行います。

インテル^® Quartus^® Primeプロジェクト (.qpf) を作成するかまたは開き、インスタンス化されたIPのバリエーションを格納します。
IP Catalog (Tools > IP Catalog) で、カスタマイズするIPコアの名前を見つけてダブルクリックします。特定のコンポーネントを検索するには、IP Catalog検索ボックスにコンポーネント名の一部または全部を入力します。New IP Variationウィンドウが表示されます。
カスタムIPバリエーションのトップレベル名を指定します。IPバリエーション名やパスには空白を含めないでください。パラメーター・エディターは、 <your_ip> .ipという名前のファイルにIPバリエーションの設定を保存します。OKをクリックするとパラメーター・エディターが表示されます。

図 71. IPパラメーター・エディター（インテル^® Quartus^® Primeプロ・エディション）
パラメーター・エディターでパラメーター値を設定し、コンポーネントのブロック・ダイアグラムを表示します。下部のParameterization Messagesタブには、IPパラメーターのエラーが表示されます。
- 使用するIPコアにパラメーター値のプリセットが提供されている場合は、必要に応じてそれを選択できます。プリセットにより、それぞれのアプリケーションの初期パラメーター値が指定されます。
- IPコアの機能、ポートのコンフィグレーション、およびデバイス固有の機能を定義するパラメーターを指定します。
- 他のEDAツールでIPコアファイルを処理するオプションを指定します。
注: 特定のIPコア・パラメーターの詳細については、IPコアのユーザーガイドを参照してください。
Generate HDLをクリックして、Generationダイアログボックスを表示します。
出力ファイルの生成オプションを指定し、Generateをクリックします。合成ファイルおよびシミュレーション・ファイルが仕様に応じて生成されます。
シミュレーション向けテストベンチを生成するには、Generate > Generate Testbench Systemをクリックします。テストベンチの生成オプションを指定し、Generateをクリックします。
テキスト･エディターにコピー・アンド・ペーストが可能なHDLインスタンス化のテンプレートを生成するには、Generate > Show Instantiation Templateをクリックします。
Finishをクリックします。 IPバリエーションを表すファイルをプロジェクトに追加するかどうかを確認するメッセージが表示されたら、Yesをクリックします。
IPバリエーションの生成とインスタンス化の完了後は、適切にピンを割り当て、ポートを接続します。

注: 一部のIPコアは、IPコアのパラメーターに従って、異なるHDL実装を生成します。これらのIPコアの基になるRTLには、固有のハッシュコードが含まれています。これは異なるバリエーションのIPコア間でのモジュール名の衝突を防止するためです。この一意のコードは、IPコアのパラメーターを編集するか、IPコアのバージョンをアップグレードすると変わることがあります。シミュレーション環境でこれらの固有コードへの依存関係を回避するには、Generating a Combined Simulator Setup Scriptを参照してください。

フリーズブリッジ更新スクリプトの実行

フリーズブリッジをPlatform Designerシステム・コンポーネントとしてインスタンス化する場合は、フリーズブリッジとPR領域との間のインターフェイス接続が一致する必要があります。これによりPlatform Designerは、システム生成時に余分な相互接続を挿入しません。

手動で Avalon^® インターフェイスのプロパティをパラメーター・エディターで個別に照合するのではなく、付属のUpdate Freeze Bridge Parametersスクリプトを実行して、フリーズブリッジ Avalon^® インターフェイスのプロパティを自動更新します。

このスクリプトを実行すると、フリーズブリッジのマスター・インターフェイスおよびスレーブ・インターフェイス、またはシンク・インターフェイスおよびソース・インターフェイスが、接続PR領域コンポーネントの Avalon^® プロパティ設定に従って更新されます。

Update Freeze Bridge Parametersスクリプトを実行するには、

フリーズブリッジ・コンポーネントの1つ以上のインスタンスを含むPlatform Designerシステムを開きます。
Platform DesignerでView > System Scriptingをクリックします。System Scriptingタブに Platform Designer Built-in Scriptsが表示されます。
Platform Designerシステムですべてのフリーズブリッジを更新するには、スクリプトのAdditional Commandsセクションで、 update_all_freeze_bridges を1に設定します。1つのフリーズブリッジのみを更新するには、フリーズブリッジ・インスタンスをクリックします。
Run Scriptをクリックします。スクリプトが実行され、フリーズブリッジのパラメーターが更新されます。

図 72. Platform Designer System Scriptingタブ

IPコア生成の出力 ( インテル Quartus Primeプロ・エディション)

インテル^® Quartus^® Prime 開発ソフトウェアは、Platform Designerシステムの一部ではない、個別のIPコアに対し次の出力ファイル構造を生成します。

図 73. 個別IPコア生成の出力 ( インテル^® Quartus^® Primeプロ・エディション)

表 61. インテル^® FPGA IP生成の出力ファイル
ファイル名	説明
<`your_ip`>.ip	トップレベルのIPバリエーション・ファイル。プロジェクトでのIPコアのパラメーター化を含みます。IPバリエーションがPlatform Designerシステムの一部である場合は、パラメーター・エディターは .qsys ファイルも生成します。
<`your_ip`>.cmp	VHDLコンポーネント宣言 (.cmp) ファイルは、VHDLデザインファイルで使用する、ローカル・ジェネリックおよびポート定義を含むテキストファイルです。
<`your_ip`>_generation.rpt	IPまたはPlatform Designer生成のログファイル。IP生成中のメッセージの要約を示します。
<`your_ip`>.qgsimc (Platform Designerシステムのみ)	シミュレーション・キャッシング・ファイル。.qsys と .ip ファイルをPlatform DesignerシステムとIPコアの現在のパラメーター化と比較します。この比較により、Platform DesignerがHDLの再生成をスキップできるかどうかが決定されます。
<`your_ip`>.qgsynth (Platform Designerシステムのみ)	合成キャッシング・ファイル。.qsys と .ip ファイルをPlatform DesignerシステムとIPコアの現在のパラメーター表示と比較します。この比較により、Platform DesignerがHDLの再生成をスキップできるかどうかが決定されます。
<`your_ip`>.csv	IPコンポーネントのアップグレード・ステータスに関する情報を含みます。
`<your_ip>`.bsf	Block Diagramファイル .bdf で使用するIPバリエーションの表記です。
<`your_ip`>.spd	`ip-make-simscript` がシミュレーション・スクリプトを生成するために必要な入力ファイルです。 .spd ファイルには、シミュレーション用に生成されたファイルのリスト、および初期化されたメモリーの情報が含まれます。
<`your_ip`>.ppf	Pin Plannerファイル (.ppf) には、Pin Plannerで使用するために作成したIPコンポーネント用のポートとノードのアサインメントが格納されています。
<`your_ip`>_bb.v	Verilog blackbox (_bb.v) ファイルは、ブラックボックスとして使用する空のモジュール宣言として使用します。
<`your_ip`>_inst.v または _inst.vhd	HDLのインスタンス化テンプレートの例です。このファイルの内容をコピーしてHDLファイルに貼り付け、IPバリエーションをインスタンス化します。
<`your_ip`>.regmap	IPがレジスター情報を含む場合、インテル^® Quartus^® Prime開発ソフトウェアは .regmap ファイルを生成します。.regmap ファイルは、マスター・インターフェイスおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルは、システムに関するより詳細なレジスター情報を提供することによって、 .sopcinfo ファイルを補完します。このファイルにより、システムコンソールでのレジスター・ディスプレイ・ビューおよびユーザー・カスタマイズの統計が可能になります。
<`your_ip`>.svd	Platform Designerシステム内でHPSに接続しているペリフェラルのレジスターマップをHPS System Debugツールで表示できるようにします。合成中、インテル^® Quartus^® Prime開発ソフトウェアは、システム・コンソール・マスターに表示されるスレーブ・インターフェイスの.svd ファイルを、.sof ファイルのデバッグセクションに格納します。システムコンソールはこのセクションを読み出し、これによりPlatform Designerがレジスターマップ情報を照会します。システムスレーブに対しては、Platform Designerは名前によりそのレジスターにアクセスします。
<`your_ip`>.v <`your_ip`>.vhd	合成またはシミュレーション向けに各サブモジュールまたは子IPコアをインスタンス化するHDLファイルです。
mentor/	msim_setup.tcl スクリプトを含み、 ModelSim* シミュレーションを設定および実行します。
aldec/	Riviera-PRO* スクリプトである rivierapro_setup.tcl を含み、シミュレーションを設定して実行します。
/synopsys/vcs /synopsys/vcsmx	シェルスクリプトである vcs_setup.sh を含み、 VCS* シミュレーションを設定して実行します。シェルスクリプトである vcsmx_setup.sh および synopsys_sim.setup ファイルを含み、 VCS* MX シミュレーションを設定して実行します。
/cadence	シェルスクリプトである ncsim_setup.sh およびその他の設定ファイルを含み、NCSimシミュレーションを設定して実行します。
/xcelium	Xcelium* パラレルシェルスクリプトである xcelium_setup.sh およびその他の設定ファイルを含み、シミュレーションを設定して実行します。
/submodules	IPコア・サブモジュールのHDLファイルを含みます。
<`IP submodule`>/	Platform Designerは、Platform Designerが生成する各IPサブモジュール・ディレクトリーにサブ・ディレクトリーである /synth および /sim を生成します。

インテル Arria 10 PRコントロール・ブロック・シミュレーション・モデル

インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアは、パーシャル・リコンフィグレーション・ビットストリームのPRコントロール・ブロックに対する提供のシミュレーションをサポートしています。このシミュレーションによって、リコンフィグレーション可能なパーティションで生じる変化と中間効果を観察できます。

インテル^® Arria^® 10 PRコントロール・ブロックは、PRシミュレーションをサポートしています。シミュレーションRBF （PRビットストリーム）を送ることにより、PRコントロール・ブロックは、PRシミュレーションの成功または失敗に応じて動作することが可能になります。PR領域シミュレーション・ラッパー内の特定のPRペルソナのシミュレーションをアクティブにするには、PRコントロール・ブロックと併せて、シミュレーションRBFでエンコードされたPR IDを使用します。PRコントロール・ブロックをスタンドアロンとしてシミュレーションを行うか、インテル^® Arria^® 10パーシャル・リコンフィグレーション・コントローラーIPコアのシミュレーション・ファイル・セットの一部としてシミュレーションを行います。

図 74. インテル^® Arria^® 10 PRコントロール・ブロック・シミュレーション・モデル

インテル^® Arria^® 10 PRコントロール・ブロック・シミュレーション・モデルには、 sim_state と sim_pr_id の2つのシミュレーション専用ポートが含まれています。これらのシミュレーション・ポートと他のポートを twentynm_prblock_if SystemVerilogインターフェイスに接続します。この接続により、テストベンチのPRコントロール・ブロック・モニターを使用してPRコントロール・ブロックを監視することができます。インテル^® Quartus^® Prime開発ソフトウェアは、インテル^® Arria^® 10パーシャル・リコンフィグレーションIPコアのシミュレーション・ファイル・セットを生成するときに、twentynm_prblock_ifインターフェイスを自動インスタンス化します。IPがインスタンス化するtwentynm_prblock_ifへの参照を取得するには、alt_pr_test_pkg::twentynm_prblock_if_mgrシングルトンを使用します。その例を次に示します。

virtual twentynm_prblock_if prblock_if;

alt_pr_test_pkg::twentynm_prblock_if_mgr cb_mgr;

// Get the PR control block from the prblock manager
cb_mgr = alt_pr_test_pkg::twentynm_prblock_if_mgr::get();
prblock_if = cb_mgr.if_ref;

Twentynm_prblock_if インターフェイスのコードは次のとおりです。

interface twentynm_prblock_if(input logic pr_clk, input logic clk);

    logic prrequest;
    logic [31:0] data;
    wire error;
    wire ready;
    wire done;
    logic [31:0] sim_only_state;
    wire [31:0] sim_only_pr_id;

    // All signals are async except data
	clocking cb1 @(posedge pr_clk);
        output data;
    endclocking
    
endinterface : twentynm_prblock_if

twentynm_prblock_ifインターフェイスの詳細については、 <installation directory> /eda/sim_lib/altera_lnsim.sv ファイルを参照してください。

インテル^® Arria^® 10 PRコントロール・ブロック・シミュレーション・モデルのシミュレーション状態は、コントロール・ブロックの PR_EVENT_TYPE 列挙状態を表しています。 twentynm_prblock_test_pkg SystemVerilogパッケージは、これらの列挙を定義します。これらの状態は、コントロール・ブロックのさまざまな許可状態を表します。定義されたコントロール・ブロックの列挙は次のとおりです。

package twentynm_prblock_test_pkg;
    typedef enum logic [31:0] {
        NONE,
        IDLE,
        PR_REQUEST,
        PR_IN_PROGRESS,
        PR_COMPLETE_SUCCESS,
        PR_COMPLETE_ERROR,
        PR_INCOMPLETE_EARLY_WITHDRAWL,
        PR_INCOMPLETE_LATE_WITHDRAWL
    } PR_EVENT_TYPE;

シミュレーション状態がPR_IN_PROGRESSの場合、影響を受けるPR領域は、 pr_activate信号をアサートすることによって、Xに駆動されるシミュレーション出力マルチプレクスを持つ必要があります。この動作によって、パーシャル・リコンフィグレーション中のPR領域の未知の出力がシミュレーションされます。さらに、 pr_activate 信号をPRシミュレーション・モデルでアサートして、PRモデル内のすべてのレジスターをPR起動値でロードする必要があります。

シミュレーション状態が PR_COMPLETE_SUCCESS に達したら、適切なPR領域シミュレーション・ラッパーmux sel 信号を使用して、適切なPRペルソナをアクティブにします。この領域、およびPRコントロール・ブロックの sim_only_pr_id 信号からの特定の選択信号をデコードすることができます。このIDは、シミュレーションRBF内のエンコードされたIDに対応しています。

表 62. シミュレーションRBFにおけるワードの必要なシーケンスステップ1は、次のワードのうち0個以上を書き込みます。他のすべてのステップは1ワードのみ書き込みます。
1	zero padding blocks	0x00000000
2	`PR_HEADER_WORD`	0x0000A65C
3	`PR_ID`	32-bit user ID
4	`PRDATA_COUNT_0`	0x01234567
5	`PRDATA_COUNT_1`	0x89ABCDEF
6	`PRDATA_COUNT_2`	0x02468ACE
7	`PRDATA_COUNT_3`	0x13579BDF

注: PR_ID ワードは、 sim_only_pr_id ワードへの出力で、 PRDATA_COUNT_0 から始まります。ヘッダーまたはデータカウントに別の値を使用すると、PRシミュレーション・エラーが発生します。

PRペルソナ・シミュレーション・モデルの生成

インテル^® Quartus^® PrimeEDA Netlist Writerを使用して、PRペルソナ・シミュレーション・モデルを作成します。シミュレーション・モデルは、ペルソナの合成後ゲートレベル・ネットリストを表します。

ペルソナに対してPRシミュレーション・モデルを使用する場合、ネットリストにはそのモデル用の新しい altera_sim_pr_activate トップレベル信号が含まれています。この信号を非同期に駆動して、モデル内のすべてのレジスターをXでロードすることができます。この機能を使用すると、PRイベントの完了時に新しいペルソナのリセットシーケンスを検証することができます。リセットシーケンスの検証は、SystemVerilogアサーション、または他のチェッカーを使用して行います。

デフォルトでPRシミュレーション・モデルは、 pr_activate 信号のアサート時に、Xをレジスターのストレージエレメントに非同期にロードします。この動作は、レジスターごと、またはシミュレーション全体のデフォルトの基準でパラメーター化できます。シミュレーション・モデルは、4つの組み込みモードをサポートしています。

load X
load 1
load 0
load rand

SystemVerilogクラスを使用して、これらのモードを指定します。

dffeas_pr_load_x
dffeas_load_1
dffeas_load_0
dffeas_load_rand

必要に応じて、独自のPRアクティベーション・クラスを作成し、クラスで pr_load 変数を定義してPRアクティベーション値を指定する必要があります。

次の手順に従って、PRデザインのシミュレーション・モデルを生成します。

インテル^® Quartus^® Primeプロ・エディションでPRプロジェクトのベースリビジョンを開き、Processing > Start > Start Analysis & Synthesisをクリックします。もしくは、次のコマンドラインを実行します。
```
quartus_syn <project name> -c <base revision name>
```
合成が完了したら、Project > Export Design Partitionをクリックします。root partitionをPartition nameとして選択し、synthesizedをSnapshot で選択してから、OKをクリックします。もしくは、次のコマンドラインを実行します。
```
quartus_cdb <project name> -c <base revision name> \
     "--export_block root_partition --snapshot synthesized \
     --file <static qdb name>
```
Project > Revisionsをクリックして、現在のリビジョンを、エクスポートするペルソナのリビジョンに切り替えます。
Processing > Start > Start Analysis & Synthesisをクリックします。もしくは、次のコマンドラインを実行します。
```
quartus_syn <project name> -c <persona revision name>
```

ペルソナリビジョンの合成が完了したら、次のコマンドラインを実行してPRシミュレーション・モデルを生成します。

quartus_eda <project name> –c <persona revision name> "--pr --simulation \
     --tool=modelsim --format=verilog --partition=<pr partition name> \
     --module=<partition name>=<persona module name>

シミュレーションを行うすべてのペルソナについて、手順3から5を繰り返します。

PRシミュレーション・モデル生成の全スクリプト

quartus_syn <project name> -c <base revision name>
quartus_cdb <project name> -c <base revision name> \
     "--export_block root_partition --snapshot synthesized \
     --file <static qdb name>
quartus_syn <project name> -c <persona revision name>
quartus_eda <project name> –c <persona revision name> \
     "--pr --simulation --tool=modelsim --format=verilog \
     --partition=<pr partition name> --module=<partition name>=\
     <persona module name>

パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド改訂履歴

ドキュメント・バージョン	インテル^® Quartus^® Prime・バージョン	変更内容
2018.09.24	18.1.0	Partial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPの仕様を250 MHzから200 MHzに更新しました。インテル^® Cyclone^® 10 GXデバイスのPRコンパイルフローのサポートについて記述しました。 Partial Reconfiguration Controller インテル^® Arria^® 10 FPGA IP名をPartial Reconfiguration Controller インテル^® Arria^® 10/Cyclone 10 FPGA IPに更新しました。
2018.06.27	18.0.0	Registers: Partial Reconfiguration Region Controller 内の `freeze_status` 信号の説明を更新しました。
2018.06.18	18.0.0	PRペルソナ・シミュレーション・モデルの生成中の構文エラーを修正しました。
2018.05.07	18.0.0	新しいPartial Reconfiguration External Configuration Controller インテル^® Stratix^® 10 FPGA IPの説明を追加しました。 Partial Reconfiguration Controller インテル^® Arria^® 10 FPGA IPおよびPartial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IPの名前を更新しました。 CRCブロックの自動インスタンス化 Partial Reconfiguration Controller インテル^® Arria^® 10パラメーターの説明を強化しました。新しいパーシャル・リコンフィグレーションユーザーガイドに章として追加しました。インテル^® Stratix^® 10デザインでのSEU検出使用時の、PRエラー後のリカバリーに関する注記を追加しました。
2017.11.06	17.1.0	インテル^® Stratix^® 10 Partial Reconfiguration Controller IPコアのサポートを追加しました。最新の Intel^® 製品の命名規則を更新しました。
2017.05.08	17.0.0	最初の一般向けリリース。

インテル Quartus Primeプロ・エディション・ユーザーガイド

インテル^® Quartus^® Primeプロ・エディション FPGAデザインフローのすべての段階の包括的情報については次のユーザーガイドを参照してください。

階層型パーシャル・リコンフィグレーション

スタティック・アップデート・パーシャル・リコンフィグレーション

パーシャル・リコンフィグレーション・デザインのシミュレーション

FPGAデバイスとソフトウェアに関する考慮事項

デザイン・パーティションに関する考慮事項

クロッキング信号、リセット信号、およびフリーズ信号に関する考慮事項

方法1 （好ましい方法）：各ペルソナに一意のエンティティー名およびファイル名を指定する

方法2：１つのファイルをPRペルソナとしてパラメーター化する

クロックイネーブル用Verilog RTL

クロックイネーブル用VHDL RTL

パーシャル・リコンフィグレーション・デザインのためのプログラミング・ファイルの生成

コンパイル中のPRビットストリームの生成

Convert Programming FilesダイアログボックスでのPRビットストリームの生成

PRペルソナ切り替えシミュレーションのためのRTLラッパー

Partial Reconfiguration Controller インテル® Stratix® 10 FPGA IP

インテル Arria 10 PRセッションの成功例

インテル Arria 10 PRセッションのコンフィグレーション・フレーム・リードバック・エラーを伴う失敗例

インテル Arria 10 PRセッションのPR_ERRORを伴う失敗例

撤回が遅れた インテル Arria 10 PRセッションの例

外部ホストPR用のVerilog RTL

外部ホストPR用のVHDL RTL

PRシミュレーション・モデル生成の全スクリプト

Partial Reconfiguration Controller インテル^® Stratix^® 10 FPGA IP

撤回が遅れたインテル Arria 10 PRセッションの例