インテル^® Quartus^® Prime プロ・エディション のソフトウェアには、 インテル^® Quartus^® Prime スタンダード・エディション のソフトウェアには含まれていない多くのユニークな機能が含まれています。ただし、 インテル^® Quartus^® Prime プロ・エディション のソフトウェアは、 インテル^® Quartus^® Prime スタンダード・エディション のソフトウェアのすべての機能をサポートしていません。

プロジェクトの要件とタイムラインを考慮して、 インテル^® Quartus^® Prime スタンダード・エディションまたは インテル^® Quartus^® Prime プロ・エディション のソフトウェアがあなたに最も適しています。決定には次の要素を使用します。

• インテル^® Quartus^® Prime プロ・エディション のソフトウェアは インテル^® Arria^® 10 、 インテル^® Cyclone^® 10 GX 、および インテル^® Stratix^® 10デバイスのみサポートしています。デザインが他のIntel FPGAデバイスをターゲットをすること場合、 インテル^® Quartus^® Prime スタンダード・エディションを選択してください 。
• 新しい インテル^® Arria^® 10、 インテル^® Cyclone^® 10 GX、または インテル^® Stratix^® 10デザインを開始する場合、または独自の インテル^® Quartus^® Prime プロ・エディション機能が必要なデザインの場合、 インテル^® Quartus^® Prime プロ・エディションを選択します。
• インテル^® Quartus^® Prime プロ・エディション のソフトウェアは以下の インテル^® Quartus^® Prime スタンダード・エディション機能をサポートしていません。
  • I/Oタイミング解析
  • NativeLinkサードパーティツールの統合
  • ビデオおよび画像処理スイートIPコア
  • トークバック機能
  • さまざまなレジスター・マージおよび複製設定
  • ノードレベルのネットリストを.vqmとして保存
  • プロジェクトのリビジョンを比較

• エラーまたはIntel法的合意のメッセージを抑制することはできません。
• メッセージを抑制すると、すべてのサブメッセージも抑制されます。
• メッセージの抑制は、プロジェクトのリビジョンごとに異なります。デリバティブ・プロジェクトの改訂は、いかなる抑制も継承します。
• コンパイル中にメッセージや抑制ルールを編集することはできません。

• IP Catalog をShow IP for active device familyまたはShow IP for all device familiesでフィルターします。プロジェクトを開いていない場合は、IP Catalog 内でDevice Familyを選択します。
• IP Catalog に完全な、または部分的な IP コア名を検索フィールドに入力し、検索します。
• IP コアを右クリックしてサポートされるデバイスの詳細を IP Catalog に表示し、IP コアのインストール・フォルダーを開いて、IP ドキュメントへのリンクをクリックします。
• Search for Partner IPをクリックし、アルテラのウェブサイト上でパートナーの IP 情報へアクセスします。

パラメーター・エディターは、IP バリエーション名、オプショナルのポート、出力ファイルの生成オプションを指定するよう促します。また、パラメーター・エディターは、 インテル^® Quartus^® Prime プロ・エディション のプロジェクトでIP バリエーションに対しトップレベルの インテル^® Quartus^® Prime IP ファイル（.ip）を生成します。

• Presets ウィンドウを使用し、特定のアプリケーションにプリセット・パラメーター値を適用します。( 選択されたコア用 )
• Details ウィンドウを使用し、ポートとパラメーターの内容を表示し、ドキュメントへのリンクをクリックします。
• Generate > Generate Testbench Systemをクリックし、テストベンチ・システムを生成します。 ( 選択されたコア用 )
• Generate > Generate Example Design をクリックし、デザイン例を生成します。 ( 選択されたコア用 )
• Validate System Integrityをクリックし、コンパニオン・ファイルに対してシステムの汎用コンポーネントを検証します。(Qsys Pro システムのみ )
• Sync All System Infos をクリックして、コンパニオン・ファイルに対してシステムの汎用コンポーネントを検証する（Qsys Pro システムのみ）

IP Catalog は、Platform Designer (View > IP Catalog) でも使用可能です。Platform Designerの IP Catalog には、排他的なシステム・インターコネクト、ビデオと画像処理、並びに インテル^® Quartus^® Primeの IP Catalog では使用できないその他のシステムレベルの IP が含まれています。Platform Designer およびPlatform Designerの IP 使用について詳しくは、Creating a System with Platform Designer またはCreating a System with Platform Designer を参照してください。

IPカタログには、 インテル^® Quartus^® Prime IPコンポーネントとPlatform Designerシステム、サードパーティーのIPコンポーネント、およびパスに含めるカスタムIPコンポーネントが表示されます。 IP Search Pathオプション（Tools > Options）を使用して、カスタムおよびサードパーティIPコンポーネントをIPカタログに含めることができます。

インテル^® Quartus^® Primeソフトウェアは、IP検索パスに記載されているディレクトリーを検索して、次のIPコアファイルを検索します。

• Component Description File (_hw.tcl)—単一のIPコアを定義します。
• IP Index File (.ipx)—各.ipxファイルは、使用可能なIPコアのコレクションのインデックスを作成します。 このファイルは、IPコアを検索するディレクトリーの相対パスを指定します。 一般に、.ipxファイルは高速検索を容易にします。

インテル^® Quartus^® Primeソフトウェアは、いくつかのディレクトリーを再帰的に検索し、他のディレクトリーは特定の深さまでしか検索しません。 検索が再帰的である場合、検索は__hw.tclまたは.ipxファイルを含む任意のディレクトリーで停止します。次の検索場所のリストでは、**は再帰的な降下を示します。

インテル^® Quartus^® Primeソフトウェアが同じ名前の2つのIPコアを認識する場合、次の検索パス優先ルールによってファイルの解像度が決まります。

1. プロジェクト・ディレクトリー
2. プロジェクト・データベース・ディレクトリー
3. IP Search Locationsで指定されたプロジェクトIP検索パス、または現在のプロジェクト・リビジョンのSEARCH_PATH割り当てで指定します。
4. IP Search Locationsで指定されたグローバルIP検索パス、またはquartus2.iniファイル内のSEARCH_PATH割り当てで指定します。
5. <Quartus Installation>\libraries などのQuartusソフトウェアのライブラリー・ディレクトリー。

• コマンドラインで単一のIPコアをアップグレードするには、次のコマンドを入力します。

  quartus_sh –ip_upgrade –variation_files <my_ip>.<qsys,.v, .vhd> \
       <quartus_project>
  
  Example:
  quartus_sh -ip_upgrade -variation_files mega/pll25.qsys hps_testx

• コマンドラインで複数のIPコアを同時にアップグレードするには、次のコマンドを入力します。

  quartus_sh –ip_upgrade –variation_files “<my_ip1>.<qsys,.v, .vhd>> \
       ;  <my_ip_filepath/my_ip2>.<hdl>”  <quartus_project>
  
  Example:
  quartus_sh -ip_upgrade -variation_files "mega/pll_tx2.qsys;mega/pll3.qsys" hps_testx

• サポートされているシミュレーターとIPシミュレーション・ファイル生成のオプションを指定するには、Assignment > Settings > EDA Tool Settings > Simulationをクリックします。
• 新しいIPバリエーションをパラメーター化し、シミュレーション・ファイルの生成を有効にし、IPコア合成ファイルとシミュレーション・ファイルを生成するには、Tools > IP Catalogをクリックします。
• 既存のIPコア・バリエーションのパラメーターを編集し、合成またはシミュレーション・ファイルを再生成するには、View > Project Navigator > IP Componentsをクリックします。

次のVerilogまたはVHDLプラグマを公開鍵とともにRTLに追加すると、 インテル^® Quartus^® Primeソフトウェアはキーを使用してIPコアを復号化します。 この機能を使用するには、IEEE1735標準をサポートするシミュレーションまたは合成ツールを使用します。

Verilog/SystemVerilog Encryption Pragma:

`pragma protect key_keyowner = “Intel Corporation”
`pragma protect key_method = “rsa”
`pragma protect key_keyname = “Altera Key1”
`pragma protect key_block
<Encrypted session key> 

VHDL Encryption Pragma:

`protect key_keyowner = “Intel Corporation”
`protect key_method = “rsa”
`protect key_keyname = “Altera Key1”
`protect key_block
<Encrypted session key>

• ロジック・デザイン・ファイル（.v 、.vdh 、.bdf 、.edf 、.vqm ）
• タイミング制約ファイル
• Quartusプロジェクトの設定と制約（.qdf 、.qpf 、.qsf ）
• IPファイル（.ip 、.v 、.sv 、.vhd 、.qip 、.sip 、.qsys ）
• Platform Designer 生成ファイル（.qsys 、.ip 、.sip ）
• EDAツールファイル（.vo 、.vho ）

• ファイルパスの参照で、使用するプラットフォームに適切なケースを使用します。
• 使用されているすべてのプラットフォームに共通のキャラクタ・セットを使用します。
• .qsf内のフォワードスラッシュ（/）およびバックスラッシュ（\）パス区切り文字は変更しないでください。 インテル^® Quartus^® Primeソフトウェアは、すべてのバックスラッシュ（\）パス区切り文字を.qsf内のフォワードスラッシュ（/）に自動的に変更します。
• ターゲット・プラットフォームのファイル名の長さ制限を確認します。
• ファイル名とディレクトリー名にスペースの代わりにアンダースコアを使用します。
• .qsf内の相対パスへのライブラリー絶対パス参照を変更します。
• 新しいプラットフォームのファイルシステムに外部プロジェクト・ライブラリーが存在することを確認します。
• ファイルとディレクトリーのパスをプロジェクト・ディレクトリーからの相対パスとして指定します。 たとえば、foo_designという名前のプロジェクトの場合、ソースファイルをtop.v、foo_folder /foo1.v、foo_folder /foo2.v、およびfoo_folder/bar_folder/bar1.vhdlのように指定します。
• すべてのサブディレクトリーが元のプラットフォームと同じ階層構造と相対パスにあることを確認します。

図 26. 包括的プロジェクト・ディレクトリー構造

例えば、以下に示すようなディレクトリー構造の場合、top.vを../source/top.vとして、またfoo1.vを../source/foo_folder/foo1.vとして指定できます。

図 27.  インテル^® Quartus^® Primeデザイン・ファイルとは分割されているQuartus IIプロジェクト・ディレクトリー

1. プロジェクト・ディレクトリーはプロジェクト・ライブラリーよりも優先されます。
2. Linuxの場合、 インテル^® Quartus^® Primeソフトウェアはaltera.quartusディレクトリーの<home>ディレクトリーにファイルを作成します。
3. すべてのライブラリー・ファイルはライブラリーに関連しています。 たとえば、user_lib1ディレクトリーをプロジェクト・ライブラリーとして指定し、/user_lib1/foo1.vファイルをライブラリーに追加する場合、.qsf内のfoo1.vファイルをfoo1.vと指定できます。 インテル^® Quartus^® Primeソフトウェアには、指定されたライブラリーのファイルが含まれています。
4. ディレクトリーがプロジェクト・ディレクトリーの外にある場合、デフォルトで絶対パスが作成されます。 移行前に絶対パスを相対パスに変更します。
5. ライブラリーを含むプロジェクトをコピーする場合、プロジェクト・ライブラリー・ファイルをプロジェクト・ディレクトリーとともにコピーするか、プロジェクト・ライブラリー・ファイルがターゲット・プラットフォームに存在することを確認する必要があります。
   • Windowsでは、 インテル^® Quartus^® Primeソフトウェアは次のディレクトリーと順序でquartus2.iniファイルを検索します。
   • USERPROFILE 、例えば,C:\Documents and Settings\<user name>
   • TMP環境変数で指定されたディレクトリー
   • TEMP環境変数で指定されたディレクトリー
   • ルート・ディレクトリー、例えば、C:\

• Project Files—プロジェクト設定（.qsf、quartus2.ini）、デザインファイル、タイミング制約（.sdc）の変更によって結果が変更される可能性があります。
• コンパイル中にプロセッサーの数を変更する設定は、コンパイル結果に影響を与えます。
• Hardware—CPUアーキテクチャ（ハードディスクやメモリーのサイズの違いは含まれません）。 Windows XP x32の結果は、Windows XP x64の結果と同じではありません。 Linux x86の結果はLinux x86_64と同じではありません。
• インテル^® Quartus^® Prime Software Version—ビルド番号とインストールされた暫定的な更新が含まれています。 この情報を取得するには、Help > Aboutをクリックします。
• Operating System—WindowsまたはLinuxオペレーティング・システム（バージョンの更新を除く）。 たとえば、Windows XP、Windows Vista、およびWindows 7の結果は同じです。 同様に、Linux RHEL、CentOS 4、およびCentOS 5の結果は同じです。

設定ファイルとプロジェクトファイルのベスト・プラクティス

• インテル^® Quartus^® Prime Project File（.qpf）、 インテル^® Quartus^® Prime Settings File（.qsf）、Quartus IPファイル（.qip）、またはPlatform Designer System File（.qsys）などの インテル^® Quartus^® Primeデータファイルを編集する場合、非常に注意してください。 これらのファイルのタイプミスはソフトウェア・エラーを引き起こす可能性があります。 たとえば、ソフトウェアは設定や割り当てを無視することがあります。

  すべての インテル^® Quartus^® Primeのプロジェクト・リビジョンには、GUIに入力するかTclコマンドで追加するさまざまなプロジェクト設定と制約を保持するサポート.qpfが自動的に含まれます。 このファイルには、現在のソフトウェアのバージョン、日付、プロジェクト全体およびエンティティー・レベルの設定に関する基本情報が含まれています。 .qpfと.qsfの依存関係のため、.qsfファイルを手動で編集しないでください。

• 複数のプロジェクトを同じディレクトリーにコンパイルしないでください。 代わりに、プロジェクトごとに別々のディレクトリーを使用してください。

• デフォルトでは、 インテル^® Quartus^® PrimeソフトウェアはText-Format Report Files（.rpt）などのすべてのプロジェクト出力ファイルをプロジェクト・ディレクトリーに保存します。 プロジェクトの出力ファイルを手動で移動する代わりに、プロジェクトのコンパイル設定を変更して別のディレクトリーに保存します。

  これらのファイルを別のディレクトリーに保存するには、Assignments > Settings > Compilation Process Settingsを選択します。Save project output files in specified directoryをオンにして、出力ファイルのディレクトリーを指定します。

プロジェクト・アーカイブとソース管理のベスト・プラクティス

プロジェクトをリビジョン管理用にアーカイブするには、Project > Archive Projectをクリックします。

デザインを開発するときに、 インテル^® Quartus^® Primeプロジェクト・ディレクトリーにはさまざまなソースファイルと設定ファイル、コンパイル・データベース・ファイル、出力ファイル、およびレポートファイルが含まれています。 アーカイブ機能を使用してこれらのファイルをアーカイブし、後で使用するためにアーカイブを保存したり、リビジョン管理下に置くことができます。

1. Project > Archive Project > Advancedを選択してAdvanced Archive Settingsダイアログボックスを開きます。
2. アーカイブするファイルセットを選択します。 たとえば、Rapid Recompileリビジョンでプロジェクトを再作成するために必要なソースファイルとデータベース・ファイルを保存するには、File set > Source control with incremental compilation and Rapid Recompile databaseを選択します。
3. Addをクリックしてファイルを追加します（オプション）。

アーカイブされたプロジェクトを復元するには、Project > Restore Archived Projectを選択します。プロジェクトを空の新しいディレクトリーに復元します。

IPコアのベスト・プラクティス

• 独自の.qsys、.ip、または.qipファイルを手動で編集または書き込まないでください。 これらのファイルを作成および編集するには、 インテル^® Quartus^® Primeソフトウェア・ツールを使用します。
  注: IPコアを生成するときは、ディレクトリー名またはパスにスペースを含むディレクトリーにファイルを生成しないでください。 スペースは、IPコアのパスまたは名前には有効な文字ではありません。
• IPカタログを使用してIPコアを生成すると、 インテル^® Quartus^® Primeソフトウェアは.qsys（Platform Designer生成IPコアの場合）または.ipファイル（ インテル^® Quartus^® Prime プロ・エディションの場合）または.qipファイルを生成します。 インテル^® Quartus^® Prime プロ・エディションのソフトウェアは、生成された.ipをプロジェクトに自動的に追加します。 インテル^® Quartus^® Prime スタンダード・エディションのソフトウェアで、.qipをプロジェクトに追加します。.qsysファイルまたは.qipファイルを使用せずに、パラメーター・エディターで生成されたファイル（.vまたは.vhd）をデザインに追加しないでください。 それ以外の場合は、IPアップグレードまたはIPパラメーター・エディター機能を使用できません。
• 事前にディレクトリー構造をプランニングします。.qsysファイルとその生成出力ディレクトリーの相対パスを変更しないでください。.qsysファイルを移動する必要がある場合、生成出力ディレクトリーに.qsysファイルが残っていることを確認します。
• プロジェクトの/quartus/libraries/megafunctionsディレクトリーからIPコアファイルを直接追加しないでください。 それ以外の場合、それ以降のソフトウェア・リリースごとにファイルを更新する必要があります。 代わりに、IPカタログを使用し、.qipをプロジェクトに追加します。
• 古いデバイスファミリーを対象としたRAMまたはFIFOブロック用に インテル^® Quartus^® Primeソフトウェアが生成するIPファイルを使用しないでください（ インテル^® Quartus^® Primeソフトウェアではエラーが発生しなくても）。 インテル^® Quartus^® Primeが古いデバイスファミリー用に生成するRAMブロックは、最新のデバイスファミリー用に最適化されていません。
• ROM機能を生成する場合、結果の.mifまたは..hexファイルを、対応するIPコアの.qsysまたは.qipファイルと同じフォルダーに保存します。 たとえば、プロジェクトの.mifファイルまたは.hexファイルをすべて同じディレクトリーに移動すると、デザインをアーカイブした後に相対パスの問題が発生します。
• デザイン内のIPコアまたはPlatform Designerシステムごとにシミュレーション・スクリプトを生成するには、常に インテル^® Quartus^® Prime ip-setup-simulationユーティリティとip-make-simscriptユーティリティを使用します。 これらのユーティリティは、 インテル^® Quartus^® PrimeソフトウェアまたはIPバージョンへのアップグレードのための手動アップデートを必要としない単一のシミュレーション・スクリプトを生成します。

create_revision <name> -based_on <revision_name> -set_current

-forceオプションを使用すると、リビジョン名で指定したリビジョンを開き、データベースのバージョンに互換性がない場合、コンパイル・データベースを上書きできます。

set_current_revision -force <revision name>

コマンドを閉じるには、以下のコマンドを使用します。

project_archive <name>.qar

以下のモードを指定することができます。

• -all_revisions - 現在のプロジェクトのすべてのリビジョンをアーカイブに含めます。
• -auto_common_directory - 元のプロジェクト・ディレクトリー構造をアーカイブに保存します。
• -common_directory /<name> - 指定されたサブディレクトリーに元のプロジェクト・ディレクトリー構造を保存します。
• -include_libraries - アーカイブにライブラリーを含みます。
• -include_outputs - 出力ファイルをアーカイブに含めます。
• -use_file_set <file_set> - 指定されたファイルセットをアーカイブに含めます。

グローバル・アサインメントを削除するには、以下のTclコマンドを使用します。

project_restore archive.qar -destination restored overwrite

多くのIP コアで使用可能なOpenCore Plus機能により、IPライセンスを購入する前にFPGA をプログラムして、ハードウェアでデザインを検証することができます。

• Untethered（アンテザード）—デザインは限定時間のみ実行されます。
• Tetheredモードでは、アルテラのシリアルJTAG（Joint Test Action Group）ケーブルをボードのJTAG ポートとホスト・コンピュータとの間に接続する必要があります。このホスト・コンピュータ上ではQuartus インテル^® Quartus^® PrimeII Programmerがハードウェア評価中動作している必要があります。

システム・デザイン・ツールはデザイン入力方法を変更するため、ツール内でデザインを開発するプランを立てる必要があります。 後で変更する必要はないので、すべてのデザインブロックがデザインサイクルの初めから適切な標準インターフェイスを使用していることを確認してください。

Platform Designerコンポーネントは、コンポーネントの物理接続にAvalon^®スタンダード・インターフェイスを使用し、Avalonインターフェイスを持つ論理デバイス（オンチップまたはオフチップのいずれか）に接続できます。 Avalon Memory-Mappedインターフェイスを使用すると、コンポーネントはアドレス・マップ・リードまたはライト・プロトコルを使用して、マスター・コンポーネントをスレーブ・コンポーネントに接続するための柔軟なトポロジーを使用できます。 Avalon Streamingインターフェイスは、ソースポートとシンクポート間の高速の単方向システム・インターコネクトを使用してデータを送受信するストリーミング・コンポーネント間のポイント・ツー・ポイント接続を可能にします。

標準インターフェイスを使用するなどのシステム統合ツールの使用を可能にすることに加えて、異なるデザインチームまたはベンダーのデザインブロック間の互換性を保証します。 標準インターフェイスは、各デザインブロックへのインターフェイス・ロジックを簡素化し、個々のチームメンバが、インタフェース・プロトコルの仕様に対して個々のデザインブロックをテストして、システム統合を容易にします。

デザイン要件に最も適したデバイスファミリを選択してください。 ファミリは、コスト、性能、ロジックとメモリー密度、I/O密度、電力使用率、およびパッケージングの点で異なります。 また、I/O規格のサポート、高速トランシーバー、グローバルまたはリージョナル・クロック・ネットワーク、およびデバイスで使用可能なフェーズロックループ（PLL）の数などの機能要件も考慮する必要があります。

各デバイスファミリーには、デバイス機能を詳細に記述したデータシートを含む完全なドキュメントがあります。 また、 インテル^® Quartus^® PrimeソフトウェアのDeviceダイアログボックスで各デバイスのリソースの要約を表示することもできます。

デザインに必要なデバイス密度の要件を慎重に検討してください。 より多くのロジックリソースとより多くのI/Oカウントを持つデバイスは、より大きくより複雑なデザインを実装できますが、コストは高くなります。 小型デバイスは、より低い静電力を使用します。 デザインサイクルの後半でロジックを追加してデザインをアップグレードまたは拡張し、オンチップデバッグ用のロジックとメモリーを予約する場合、デザインよりも大きなデバイスを選択します。 さまざまなサイズのメモリーブロックや特定の算術機能を実装するためのデジタル信号処理（DSP）ブロックなどの専用ロジックブロックのタイプの要件を検討してください。

Intelデバイスをターゲットとする古いデザインがある場合、そのリソースをデザインの見積もりとして使用できます。SettingsダイアログボックスのAuto device selected by the Fitterオプションを使用して、 インテル^® Quartus^® Primeソフトウェアで既存のデザインをコンパイルします。 リソース使用率を確認して、デザインに適したデバイス密度を確認します。 コーディング・スタイル、デバイス・アーキテクチャ、および インテル^® Quartus^® Primeソフトウェアで使用される最適化オプションを考慮して、デザインのリソース使用率とタイミングパフォーマンスに大きな影響を与える可能性があります。

いくつかのピンが異なるデバイス密度またはパッケージサイズで異なる機能を果たす可能性があるため、マイグレーション・デバイスを選択するとピン配置に影響します。 インテル^® Quartus^® Primeソフトウェアでピン割り当てを行うと、Pin PlannerのPin Migration Viewには、移行デバイス間の機能を変更するピンが強調表示されます。

デバイスファミリーのドキュメントでは、デバイスファミリーで使用可能なコンフィグレーション・オプションについて説明しています。 CPLDデバイスのプログラミングについては、デバイスのマニュアルを参照してください。

適切な電力バジェットを開発し、電源装置、電圧レギュレーター、ヒートシンク、および冷却システムをデザインするには、デバイスの消費電力を正確に見積もる必要があります。 電力の見積りと分析は、2つの重要なプランニングの要件を満たします。

• サーマル—冷却溶液が装置によって発生した熱を放散するのに十分であることを保証します。 計算された接合部温度は、通常のデバイス仕様に収まる必要があります。
• 電源プランニング— 電源は十分な電流を供給することによって、デバイスの動作をサポートしなければなりません。

Early Power Estimator（EPE）スプレッドシートを使用すると、デザインの電力使用率を見積もることができます。

EPEスプレッドシートに手動でデータを入力するか、 インテル^® Quartus^® Primeソフトウェアを使用してデザイン用のデバイスリソース情報を生成することができます。

EPEスプレッドシートに手動でデータを入力するには、デバイスリソース、動作周波数、トグルレート、およびその他のパラメーターを入力します。 既存のデザインがない場合、デザインで使用するデバイスリソースの数を見積もり、手動でEPEスプレッドシートにデータを入力します。

既存のデザインまたは部分的に完成したデザインがある場合、 インテル^® Quartus^® Primeソフトウェアを使用してEarly Power Estimatorファイル（.txt、.csv）を生成し、EPEスプレッドシートを完成させることができます。

EPEスプレッドシートには、EPEファイルの情報を解析してスプレッドシートに情報を転送するImport Dataマクロが含まれています。 マクロを使用しない場合、データを手動でEPEスプレッドシートに転送できます。 たとえば、EPEファイル情報をEPEスプレッドシートにインポートした後、デバイスリソース情報を追加できます。 既存の インテル^® Quartus^® Primeプロジェクトがフルデザインの一部のみを表す場合、最終的なデザインで使用する追加のデバイスリソースを手動で入力します。

デザイン・サイクルの初期段階での消費電力の見積もりにより、電力バジェットをプランニングできるため、設計者は電力量を把握しながらPCBを開発できます。

デザインが完了したら、完全な電力解析を実行して、消費電力をより正確にチェックします。 インテル^® Quartus^® PrimeソフトウェアのPower Analyzerツールは、正確な電力評価を提供し、サーマルおよび電源の制限が満たされていることを保証します。

異なる合成ツールは、各デザインごとに異なる結果を与えることがあります。 アプリケーションに最適なツールを決定するには、アプリケーションとコーディング・スタイルのための典型的なデザインを合成することで試すことができます。 正確なタイミング解析とロジック使用結果を得るには、 インテル^® Quartus^® Primeソフトウェアで配置配線を実行します。

選択した合成ツールでは、 インテル^® Quartus^® Primeプロジェクトを作成し、合成プロジェクトで指定したEDAツール設定、デバイス選択、タイミング要件などの制約を渡すことができます。 プレースメントとルーティングのために インテル^® Quartus^® Primeプロジェクトを設定するときに時間を節約できます。

ツールベンダーは頻繁に新しい機能を追加し、ツールの問題を修正し、デバイスのパフォーマンスを向上させるために、サードパーティ合成ツールの最新バージョンを使用する必要があります。

ツールベンダーは頻繁に新しい機能を追加し、ツールの問題を修正し、Intelデバイスのパフォーマンスを向上させるために、サードパーティ合成ツールの最新バージョンを使用する必要があります。

最良の結果を得るには、 インテル^® Quartus^® Primeソフトウェア・バージョンがサポートするシミュレーター・バージョンを使用してください。 また、 インテル^® Quartus^® Primeソフトウェア・バージョンで提供されるモデル・ライブラリーも使用する必要があります。 ライブラリがバージョン間で変更される可能性があり、シミュレーション・ネットリストとの不一致が発生する可能性があります。

フォーマル検証ツールを使用するとパフォーマンスの結果に影響を与える可能性があります。フォーマル検証を実行するには、レジスターのリタイミングなどの特定のロジック最適化をオフにする必要があり、階層ブロックを保存する必要があります。 正式な検証では、メモリーブロックがブラックボックスとして扱われます。 したがって、別の階層ブロックにメモリーを保持して、検証のために他のロジックがブラックボックスに組み込まれないようにする必要があります。 フォーマル検証がデザインにとって重要な場合、後で変更するのではなく、デザインサイクルの始めに制限と制限をプランニングします。

イン・システム・デバッグ・ツールは、さまざまな利点とトレードオフを提供します。 特定のデバッグツールは、さまざまなシステムやデザイナでうまく機能します。 デザインをプランニングするときは、次のデバッグ要件を考慮してください。

• JTAG接続—JTAGツールを使用してイン・システム・デバッグを実行する必要があります。 デバッグに使用できるJTAGポートを使用してシステムとボードをプランニングします。
• デザイン・サイクルの早期段階で適切な機能を設定すると、これらのデバイス・リソースを早期リソース見積もりに含めて、ロジックを過剰に使用するのを防ぐことができます。
• デバイスメモリーの予約—システム操作中にデバイスのメモリーを使用してデータをキャプチャする場合に必要です。 このデバッグ手法を利用するのに十分なメモリーリソースがあることを確認するには、デバイスメモリーをデバッグ中に使用するように予約することを検討してください。
• 予備のI/Oピン— デバッグにI/Oピンが必要なロジック・アナライザー・インターフェイス（LAI）またはSignal Probeツールを使用する場合、これが必要です。 デバッグ用にI/Oピンを予約している場合、後でデザインやボードを変更する必要はありません。 LAIは、必要に応じて、デザインI/Oピンと信号を多重化することができます。 デバッグ信号がシステムの動作に影響を与えないデバッグモードをボードがサポートしていることを確認してください。
• HDLコードでIPコアのインスタンス化—デバッグツールでFPGAのIPコアを使用する場合に必要です。
• Signal Tapロジック・アナライザーIPコアのインスタンス化—Signal Tapロジック・アナライザーをデザイン内のノードに手動で接続し、タップしたノード名が合成中に変更されないようにする場合に必要です。

  表 14.  デザイン・プランニング・ステージでデバッグツールを使用する際に考慮する要素

  デザイン・プランニング・ファクター	Signal Tap ロジック・アナライザー	システムコンソール	イン・システム・メモリー・コンテンツ・エディター	ロジック・アナライザー・インターフェイス (LAI)	信号プローブ	イン・システム・ソースおよびプローブ	仮想JTAG IPコア
  JTAGの接続	可用	可用	可用	可用	—	可用	可用
  追加ロジックリソース	—	可用	—	—	—	—	可用
  予備のデバイスメモリー	可用	可用	—	—	—	—	—
  予備のI/Oピン	—	—	—	可用	可用	—	—
  HDLコードでIPコアのインスタンス化	—	—	—	—	—	可用	可用

同期デザインでは、クロック信号がすべてのイベントをトリガします。すべてのレジスター・タイミング要件を満たすと、同期デザインはすべてのプロセス、電圧、温度（PVT）条件に対して予測可能で信頼性の高い方法で動作します。同期デザインは、さまざまなデバイスファミリーやスピードグレードに簡単に合わせることができます。

クロック信号は、デザインのタイミング精度、性能、信頼性に大きな影響を与えます。クロック信号に問題があると、デザインに機能やタイミングの問題が発生する可能性があります。最良の結果を得るには専用のクロック・ピンとクロック・ルーティングを使用します。また、ターゲット・デバイスにPLLを使用する場合、PLLをクロック反転、乗算、除算に使用してください。クロック・マルチプレクシングとゲーティングでは、組み合わせロジックの代わりに専用クロック・コントロール・ブロックまたはPLLクロック・スイッチオーバー機能を使用してください（これらの機能がデバイスで使用可能な場合）。内部で生成されたクロック信号を使用する必要がある場合、クロック信号として使用される任意の組み合わせロジックの出力をレジスターして、グリッチを低減します。

デザインで特定の機能を使用できるように、選択したデバイスのアーキテクチャを検討してください。 例えば、制御信号は、デバイス・アーキテクチャ内の専用の制御信号を使用すべきです。 最良の結果を得るために、デザインで使用されるさまざまな制御信号の数を制限する必要がある場合があります。

メモリー機能とDSP機能をデザインする場合、専用論理ブロックのサイズと構成を使用できるように、デバイスのターゲット・アーキテクチャを理解する必要があります。 インテル^® FPGA IPを推測し、専用のハードウェア（メモリーやDSPブロックなど）をターゲットとするためのコーディング・ガイドラインに従ってください。

設計者は、通常、準安定事象の発生を最小限に抑えるために同期チェインを使用します。 デザインでは、非同期クロックドメイン間の同期が考慮されていることを確認してください。 高周波数クロックと頻繁に切り替えるデータ信号には、2つ以上のレジスターのシンクロナイザ・チェインを使用して、準安定性の失敗の可能性を低減することを検討してください。

インテル^® Quartus^® Primeソフトウェアを使用して、デザインが非同期信号を同期させるときのメタスタビリティによる平均のMean Time Between Failures（MTBF）を分析し、デザインを最適化してMTBFを向上させることができます。 準安定性に起因するMTBFは、準安定性がデザインの失敗を引き起こす可能性のあるインスタンス間の平均時間の見積もりです。 MTBFが高い（準安定性の失敗の間に数百年または数千年といった）ことは、より堅牢なデザインを示しています。 システム全体のコンテキストとMTBF計算が統計的な見積もりであるという事実を考慮して、許容可能な目標MTBFを決定します。

インテル^® Quartus^® Primeソフトウェアは、クロック周波数とデータ周波数で十分なMTBFを生成するのに十分な同期レジスターがデザインにあるかどうかを判断するのに役立ちます。

Quartus IIソフトウェアで合成する場合、結果の品質は低下するおそれがあるが、コンパイル時間を短縮できる高速合成を選択できます。

個々のデザインブロックまたはパーティションを個別にデザインする場合、デザインを開発する際にファスト合成および早期タイミング見積もり機能を使用することができます。 下位レベルのデザインブロックで強調表示されている問題は、システムの設計者に伝達されます。 これらの問題を解決するには、追加のデバイスリソースを個々のパーティションに割り当てるか、パーティションのタイミングバジェットを変更する必要があります。

インテル^® Quartus^® Prime プロ・エディションのプロジェクトは他のQuartusソフトウェア製品のコンパイルをサポートしていません。 Compilerがプロジェクト・ファイル内の他のQuartusソフトウェア製品の機能を検出すると、 インテル^® Quartus^® Prime プロ・エディションのソフトウェアはエラーを生成します。

他のQuartusソフトウェア・プロダクトのプロジェクトをマイグレーションする前に、Project > Archive Projectの順でクリックし、マイグレーションに向けた変更を実行する前にオリジナルのプロジェクトのコピーを保存します。

現行バージョンの インテル^® Quartus^® Prime プロ・エディション のソフトウェアは.qsf内のエンティティ名を認識しますが、Compilerはエンティティ名を無視します。Compilerは、.qsf内でエンティティ名を検知するとエラー・メッセージを生成します。可能で有る限り、アサインメントからエンティティ名を削除し、エンティティ・ベースのアサインメントへの依存は中止してください。 インテル^® Quartus^® Prime プロ・エディション のソフトウェアの今後のバージョンでは、エンティティ・ベースのアサインメントへのサポートは終了する可能性があります。

他のQuartusソフトウェア製品の.sdcファイルをそのまま使用してください。 ただし、get_registersなどの.sdcコマンドが返す名前のカスタム処理を含むスクリプトでは、変更が必要な場合があります。 スクリプトは、返された文字列にエンティティ名が含まれていないことを反映する必要があります。

.sdcコマンドは、エンティティ名を含むワイルド・カード・パターンを尊重します。 タイミング解析レポートを確認して、すべての制約の適用を検証します。 次の例は、機能している.sdcスクリプトの違いを示しています。

# Apply a constraint to all registers named "acc" in the entity "counter".
# This constraint functions in both SE and PE, because the SDC
# command always understands wildcard patterns with entity names in them
set_false_path –to [get_registers  “counter:*|*acc”]

# This does the same thing, but first it converts all register names to 
# strings, which includes entity names by default in the SE
# but excludes them by default in the PE. The regexp will therefore
# fail in PE by default.
#
# This script would also fail in the SE, and earlier
# versions of Quartus II, if entity name display had been disabled
# in the QSF.
set all_reg_strs [query_collection –list –all [get_registers *]]
foreach keeper $all_reg_strs {
   if {[regexp {counter:*|:*acc} $keeper]} {
      set_false_path –to $keeper
   }
}

# This script requires that entity names be included
# due to custom name processing
set old_mode [set_project_mode -get_mode_value always_show_entity_name]
set_project_mode -always_show_entity_name on

<... the rest of your script goes here ...>

# Restore the project mode
set_project_mode -always_show_entity_name $old_mode

名前の生成は頻繁に変更されるため、合成によって生成された名称の使用は避けてください。加えて、スクリプトあるいは制約の適合していることを確かめるするために、複製されたレジスターおよびPLL クロック出力の名称を確認します。

PHYSICAL_SYNTHESIS_COMBO_LOGIC_FOR_AREA
    PHYSICAL_SYNTHESIS_COMBO_LOGIC
    PHYSICAL_SYNTHESIS_REGISTER_DUPLICATION
    PHYSICAL_SYNTHESIS_REGISTER_RETIMING
    PHYSICAL_SYNTHESIS_ASYNCHRONOUS_SIGNAL_PIPELINING
    PHYSICAL_SYNTHESIS_MAP_LOGIC_TO_MEMORY_FOR_AREA 

トップ･レベルのエンティティがVerilogコンフィグレーションである場合、モジュールではなくVerilogコンフィグレーションをトップ･レベル・エンティティとして設定してください。

config mid_config;
design good_lib.mid;
instance mid.sub_inst use good_lib.sub;
endconfig

module test (input a1, output b);
mid_config mid_inst ( .a1(a1), .b(b)); 
// in other Quartus products preceding line would have been: 
//mid mid_inst ( .a1(a1), .b(b));
endmodule

module mid (input a1, output b);
sub sub_inst (.a1(a1), .b(b));
endmodule

インテル^® Quartus^® Prime プロ・エディションのシンセシスでは、WYSIWYGインスタンス化以外の用途に.svファイル内の未定義定数を使用できます。 RTLコードがWYSIWYGのインスタンス化に未定義定数を使用していないことを確認してください。 たとえば、 '1'ではなく2'b11のようなサイズのリテラルを指定します。

• vhdl(verilog)_input_versionプラグマ—入力ファイルの途中で入力バージョンへの変更が可能です。例：VHDL 1993からVHDL 2008への変更。 インテル^® Quartus^® Prime プロ・エディション のマイグレーションへは、.qsfで各ファイルへの入力バージョンを指定してください。
• libraryプラグマ—ファイルをコンパイルするVHDLライブラリへの変更が可能です。 インテル^® Quartus^® Prime プロ・エディションへマイグレーションするには、.qsfでコンパイル・ライブラリを指定してください。

シンタックス・エラーを回避するには、 インテル^® Quartus^® Prime プロ・エディションへのマイグレーションに向けてすべての未接続ポートと存在しないポートを削除してください。

インテル^® Quartus^® Prime プロ・エディション FPGAデザインフローの前段階についての包括的な情報については、次のユーザーガイドを参照してください。