AN 901: インテル® Agilex™ FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装

ID 683537
日付 9/21/2020
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ドキュメント目次

1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装 

更新対象:
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このアプリケーション・ノートは、 インテル® Quartus® Prime開発ソフトウェアから生成されたJESD204C Intel® FPGA IPデザイン例のシングルリンクをスケールアップして、デュアル・リンク・システムを処理する方法に関するガイドラインを提供します。JESD204Cのシングルリンクには、1つ以上の高速トランシーバー・レーンまたはチャネルがあります。

一部のJESD204Cアプリケーションでは、複数のアナログ-デジタル・コンバーター (ADC) を使用して、アナログ信号を同期的にサンプリングします。したがって、アレイ内の複数のコンバーター間の同期が必要です。これらのアプリケーションでは、複数のコンバーターが、インテル® Agilex™ FPGA Eタイルのような単一のロジックデバイスとインターフェイス接続します。

デュアル・リンク・デザインを実装する前に、 インテル® Quartus® Prime開発ソフトウェアからレシーバー (RX) シングルリンク・デザイン例を生成する必要があります。インテルは、このシングル・リンク・デザイン例でRTLシミュレーションを実行して、機能が期待どおりであることを確認してから、デザイン例をデュアル・リンク・デザインに変換することをお勧めします。次の項のガイドラインは、デュアル・リンク・デザインの各リンクのJESD204Cパラメーターが同一であることを前提としています。
図 1. JESD204Cデュアルリンク図は、1つのデュアルリンクを示しています。すべてのレーンが整列しています。