インテル^® Stratix 10^® デバイスは、すべての I/O バンク上の LVDS をサポートします。

• すべての LVDS I/O バンクは R_D OCT を有する真の LVDS 入力と真の LVDS 出力バッファーをサポートします。
• デバイスはエミュレーション LVDS チャネルをサポートしません。
• デバイスは、SERDES ( シリアライザー / デシリアライザー ) を駆動する I/O PLL 用の真の差動 I/O リファレンス・クロックをサポートします。
• 各 LVDS I/O ピンのペアは、LVDS レシーバーまたは LVDS トランスミッターとして使用可能です。
• LVDS SERDES IPコアは、 Duplex Feature能オプションを使用して、トランスミッター・チャネルとレシーバー・チャネルを同じI/Oバンクに配置できます。

LVDS SERDES インテル^® FPGA IPトランスミッターおよびレシーバーには、I/O PLLからのさまざまなクロックおよびロード・イネーブル信号が必要です。 インテル^® Quartus^® PrimeソフトウェアはPLL設定を自動的にコンフィグレーションします。また、このソフトウェアは、入力リファレンス・クロックと選択されたデータ・レートに基づいてさまざまなクロックおよびロード・イネーブル信号を生成する役割も担っています。

専用回路は、真の差動バッファー、シリアライザー、およびトランスミッターとレシーバー間で共有可能な I/O PLL で構成されています。シリアライザーは、FPGA ファブリックから最大 10 ビット幅のパラレルデータを受け取ってそれをロードレジスター内にクロックし、データを差動バッファーに送信する前に I/O PLL によってクロックされたシフトレジスターを使用してシリアライズ化します。パラレルデータの MSB が最初に送信されます。

I/Oエレメント (IOE) には、それぞれが DDR または SDR モードで動作可能な 2 個のデータ出力レジスターがあります。

DDR（2）およびSDR（1）の動作をサポートする際にはバイパスして、それぞれ2および1 のシリアライザーション・ファクタを実現できます。デシリアライザーのバイパスはGPIO インテル^® FPGA IPを介してサポートされます。

• SDR モードの場合 :
  • IOE データ幅は 1 ビットです。
  • 出力レジスターパスはクロックを必要とします。
  • データは直接 IOE 通過します。
• DDRモードの場合：
  • IOEデータ幅は2ビットです。
  • GPIO IPコアにはクロックが必要です。
  • tx_inclockはIOEレジスターをクロックします。

レシーバーは、トランスミッターとレシーバーで共有できる差動バッファーと I/O PLL、DPA ブロック、シンクロナイザー、データ・リアライメント・ブロック、およびデシリアライザーを有します。差動バッファーは LVDS、mini-LVDS、および RSDS 信号レベルを受信することができます。また、レシーバーピンの I/O 規格は、 インテル^® Quartus^® Prime開発ソフトウェアの Assignment Editor で LVDS、mini-LVDS、または RSDS にスタティックに設定することができます。

インテル^® Stratix 10^® の差動レシーバーは、次のハードウェア・ブロックを有します。

• DPA ブロック
• シンクロナイザー
• データ・リアライメント・ブロック ( ビットスリップ )
• デシリアライザー

DPA ブロックは、差動入力バッファーから高速シリアルデータを取り込み、I/O PLL が生成する 8 つの位相のうち 1 つを選択してデータをサンプリングします。DPA はシリアルデータの位相に最も近い位相を選択します。受信データと選択された位相間の最大位相オフセットは 1/8 UI¹であり、これは DPA の最大量子化誤差です。クロックの 8 つの位相は均等に分割され、45° の分解能を提供します。

DPA ブロックは、入力シリアルデータの位相を継続的に監視し、必要に応じて新しいクロック位相を選択します。オプションのrx_dpa_holdポートをアサートすることで、DPA が新しいクロックフェーズを選択できないようにすることができます。これは、各チャネルで使用可能です。

DPA 回路では、8 つの位相から最適な位相にロックするにあたって固定トレーニング・パターンは必要ありません。リセットまたはパワーアップ後、最適な位相にロックするために、DPA 回路は受信データにおける遷移を必要とします。オプションの出力ポートであるRX_DPA_LOCKEDを使用して、パワーアップまたはリセット後、最適な位相に初期の DPA ロック状態を示すことができます。データを検証するには、巡回冗長検査 (CRC) や DIP-4 ( 対角インターリーブ・パリティー ) などのデータチェッカーを使用します。

独立したリセットポートのRX_RESETを使用して、DPA 回路をリセットすることができます。なお、DPA 回路はリセット後に再トレーニングする必要があります。

シンクロナイザーは、dpa_fast_clock（DPA ブロックが選択する最適クロック ） と I/O PLL が生成するfast_clock の位相差を補償する1 ビット幅の6 ビット幅のFIFO バッファーです。シンクロナイザーは、周波数差ではなく、データとレシーバーの入力基準クロックとの間の位相差のみを補償することができます。

オプションのポートのrx_fifo_reset を内部ロジックで使用してシンクロナイザーをリセットすることができます。シンクロナイザーは、DPA が最初に着信データにロックすると自動的にリセットされます。Intelは、rx_fifo_reset を使用して、受信データが破損していることをデータチェッカーが示した時にシンクロナイザーをリセットすることを推奨します。

リンクによって追加されるスキューと共に送信されるデータのスキューは、受信シリアル・データストリームでチャネル間スキューが生じます。DPA がイネーブルされると、受信データは各チャネル上の異なるクロック位相でキャプチャーされます。この相違によって、チャネル間で受信データのミスアライメントが生じることがあります。このチャネル間スキューを補正し、各チャネルで正しい受信ワード境界を確立するために、各レシーバーチャネルは、ビット・レイテンシーをシリアルストリームに挿入することによってデータを再びアライメントする、専用データ・リアライメント回路を備えています。

オプションのrx_bitslip_ctrlポートは、内部ロジックから個別に制御される各レシーバーのビット挿入を制御します。データはrx_bitslip_ctrlの立ち上がりエッジで 1 ビットをスリップします。rx_bitslip_ctrl信号の要件には次の項目が含まれます。

• 最小パルス幅は、ロジックアレイのパラレルクロックでの 1 周期である。
• パルス間の最小 Low 時間は、パラレルクロックでの 1 周期である。
• 信号はエッジトリガー信号である。
• 有効なデータは、rx_bitslip_ctrlの立ち上がりエッジから 4 パラレル・クロックサイクル後に使用できる。

データ・リアライメント回路は、デシリアライゼーション・ファクターに設定されるビットスリップのロールオーバー値があります。オプションのステータスポートのrx_bitslip_maxは、プリセット・ロールオーバー・ポイントに達することを示すために、各チャネルから FPGA ファブリックに使用可能です。

IOEには、DDRまたはSDRモードで動作可能な2つのデータ入力レジスターがあります。 DDR（x2）およびSDR（x1）操作をサポートするためにデシリアライザーをバイパスすることができます。デシリアライザーのバイパスは、GPIO IPコアを介してサポートされます。

• SDRモードでデシリアライザーをバイパスした場合：
  • IOEデータ幅は1ビットです。
  • 登録された入力経路は時計を必要とします。
  • データはIOEを介して直接渡されます。
• DDRモードでデシリアライザーをバイパスした場合：
  • IOEデータ幅は2ビットです。
  • のGPIO IPコアにはクロックが必要です。
  • rx_inclockはIOEレジスタをクロックします。クロックはrx_inと同期している必要があります。
  • データからクロックへのスキューを制御する必要があります。

デシリアライザーをバイパスする際、DPA およびデータ・リアライメント回路は使用できません。

インテル^® Stratix 10^® デバイスは、次のレシーバーモードをサポートします。

• 非 DPA モード
• DPA モード
• ソフト CDR モード

非 DPA モードは、DPA およびシンクロナイザー・ブロックをディスエーブルします。入力シリアルデータは、I/O PLL によって生成されるシリアルfast_clockクロックの立ち上がりエッジで登録されます。

I/O PLL によって生成されるfast_clockクロックは、データ・リアライメントとデシリアライザー・ブロックをクロックします。

DPA ブロックは、I/O PLL によって送信された 8 つの高速クロックから最良のクロック (dpa_fast_clock) を選択します。このシリアルdpa_fast_clockクロックは、シンクロナイザーへのシリアルデータの書き込みに使用されます。また、シリアルfast_clockクロックは、シンクロナイザーからのシリアルデータの読み取りに使用されます。データ・リアライメントおよびデシリアライザー・ブロックでは、同じfast_clockクロックが使用されます。

インテル^® Stratix 10^® の LVDS チャネルは、GbE および SGMII プロトコルをサポートするためにソフト CDR モードを提供します。レシーバー PLL は、リファレンスにローカル・クロック・ソースを使用します。

ソフト CDR モードでは、シンクロナイザー・ブロックは非アクティブです。DPA 回路は最適な DPA クロック位相を選択し、データをサンプリングします。このクロックはビットスリップ動作とデシリアライゼーションに使用されます。また、DPA ブロックは、選択された DPA クロック (rx_divfwdclk と呼ばれるデシリアライゼーション・ファクターで分周されている ) をデシリアライズされたデータとともに FPGA ファブリックに転送します。このクロック信号は、周辺モジュールクロック (PCLK) ネットワーク上に出力されます。

ソフト CDR モードを使用する場合、DPA がトレーニングされた後にrx_resetポートをアサートしないでください。DPA は PLL から継続的に新しい位相タップを選択し、リファレンス・クロックと着信データ間の PPM (Parts Per Million) 差をトラックします。

すべての LVDS チャネルはソフト CDR モードで使用することができ、 インテル^® Stratix 10^® デバイスファミリーの PCLK ネットワークを使用して FPGA ファブリックを駆動することができます。ソフト CDR モードでは、アップストリーム・トランスミッターとローカルレシーバーの入力リファレンス・クロック間の PPM 差をトラックするために DPA が継続的に位相を変更するため、rx_dpa_locked信号は無効です。ただし、rx_dpa_locked信号を使用して、DPA がデータをキャプチャーするにあたって最適な位相タップを選択したことを示す初期 DPA ロック状態を判断することができます。rx_dpa_locked信号は、ソフト CDR モードで動作中にディアサートすることが予測されます。また、I/O PLL で生成されるパラレルクロックのrx_outclockも FPGA ファブリックに転送されます。

パラレルクロック (rx_outclockとtx_outclock) と高速クロック (diffioclk) を生成するために、 インテル^® Stratix 10^® デバイスは、高速差動 I/O レシーバーおよびトランスミッターのチャネルで I/O PLL を提供します。

I/O PLL は、ロードおよびシフトレジスターをクロックするロードイネーブル (LVDS_LOAD_EN) 信号とdiffioclk信号 ( シリアル・データ・レートで実行するクロック ) を生成します。シリアライゼーション・ファクターは、 インテル^® Quartus^® Primeソフトウェアを使用して x3、x4、x5、x6、x7、x8、x9、または x10 にスタティックに設定することができます。ロードイネーブル信号はシリアライゼーション・ファクター設定からから派生します。

任意の インテル^® Stratix 10^® トランスミッター・データ・チャネルをコンフィグレーションして、ソース・シンクロナス・トランスミッター・クロック出力を生成することができます。この柔軟性により、出力クロックをデータ出力の近くに配置してボードレイアウトを簡略化し、クロックとデータ間のスキューを低減することができます。

アプリケーションごとに、特定のクロック - データ間のアライメントまたはデータレート - クロックレート間の係数が必要になる場合があります。これらの設定は、 インテル^® Quartus^® Prime Parameter Editor でスタティックに指定することができます。

• トランスミッターは、デバイスの各のスピードグレードがサポートする最大周波数と同じレートでクロック信号を出力できます。
• 出力クロックは、シリアライゼーション係数に応じて、1、2、4、6、8、または 10 の係数で分周することができます。
• データに関連するクロックの位相は、0° または 180° ( エッジまたは中央揃え ) に設定することができます。I/O PLL は、45° の増分でその他の位相シフトの追加のサポートを提供します。
• tx_outclockに180°の倍数ではない位相シフトがある場合は、それぞれを配置することしかできません。 LVDS SERDES インテル^® FPGA IP単一のI/Oバンク内のトランスミッターインターフェイス　。

I/O PLL は外部クロック入力を受信し、同じクロックの異なる位相を生成します。DPA ブロックは、I/O PLL からのクロックの 1 つを自動的に選択し、各チャネル上の着信データをアラインメントします。

シンクロナイザー回路は、DPA クロックとデータ・リアライメント・ブロック間の位相差を補正する1 ビット幅 x 6 ビット深度の FIFO バッファーです。必要に応じて、ユーザー・コントロールのデータ・リアライメント回路は、ワード境界にアライメントするために、シリアル・ビット・ストリームに 1 ビットのレイテンシーを挿入します。デシリアライザーはシフトレジスターとパラレル・ロード・レジスターを含めており、内部ロジックに最大 10 ビットを送信します。

トランスミッターおよびレシーバー LVDS チャネルを接続する物理メディアは、シリアルデータとソース同期クロックとの間にスキューを導入することがあります。各 LVDS チャネルとクロック間の瞬間的なスキューは、レシーバーで見られるデータおよびクロック信号のジッターによって異なります。3 つの異なるモード ( 非 DPA、DPA、およびソフト CDR) は、ソース同期クロック ( 非 DPA、DPA) / リファレンス・クロック ( ソフト CDR) とシリアルデータ間のスキューを補償するにあたって異なるオプションを提供します。

非 DPA モードでは、スキューを補償するために、ソース同期クロックと受信シリアルデータ間の最適な位相をスタティックに選択することができます。DPA モードでは、ソース同期クロックと受信シリアルデータ間のスキューを補償するために、DPA 回路が自動的に最適な位相を選択します。ソフト CDR モードは、チップ間の同期および非同期アプリケーションと SGMII プロトコルの短距離ボード間アプリケーションのための機会を提供します。

手動でリファレンス・クロックを宣伝するには、以下のステートメントを インテル^® Quartus^® Prime設定ファイル（ .qsf ）に含めることができます。

set_instance_assignment -name GLOBAL_SIGNAL GLOBAL_CLOCK -to <name of top-level reference clock input port>

PLL から生成される高速クロックは、LVDS SERDES 回路をクロックすることのみを目的とします。コアロジックをドライブできる周波数は PLL F_OUT仕様で制限されるため、その他のロジックをドライブするために高速クロックを使用しないでください。

F_OUT仕様について詳しくは、デバイス・データシートを参照してください。

各 I/O バンクには独自の PLL が含まれています。I/O バンク PLL は、同じバンク内のすべてのレシーバーとトランスミッターのチャネル、および隣接する I/O バンクのトランスミッター・チャネルをドライブすることができます。ただし、I/O バンク PLL は、別の I/O バンク内のレシーバーチャネルまたは非隣接する I/O バンクのトランスミッター・チャネルをドライブすることはできません。

LVDS SERDES IP コアのパラメーター・エディターは、Use External PLLオプションでLVDSインターフェイスを実装するためのオプションを提供します。このオプションをイネーブルすると、異なるデータ・レート、ダイナミック位相シフト、およびその他の設定をサポートするためのPLLのダイナミックなリコンフィグレーションといったPLL設定を制御することができます。また、さまざまなクロックおよびロード・イネーブル信号を生成するために、IP コアをインスタンス化する必要があります。

LVDS SERDES IP コア・トランスミッターおよびレシーバーによってUse External PLLオプションをイネーブルするとき、ALTPLLメガファンクションから以下の信号が必要です。

• LVDS SERDES IP コア・トランスミッターおよびレシーバーのSERDESへのシリアル・クロック入力
• LVDS SERDES IP コア・トランスミッターおよびレシーバーのSERDESへのロード･イネーブル
• トランスミッター FPGA ファブリック・ロジックのクロックに使用されるパラレルクロック ( コアクロック ) とレシーバーに使用されるパラレルクロック
• LVDS SERDES IPコアレシーバーの非同期PLLリセットポート
• LVDS SERDES IPコアレシーバーのDPAおよびソフトCDRモード用のPLL VCO信号

LVDS SERDES IPコアパラメーター・エディターのClock Resource Summaryタブは、前のリストの信号の詳細を提供します。

IOPLLさまざまなクロックを生成してイネーブル信号をロードするIPコアをインスタンス化する必要があります。これらの設定は IOPLL IPコアパラメーター・エディターーで構成する必要があります。

• SettingsタブにあるLVDS External PLLオプション
• PLLタブにあるOutput Clocksオプション
• PLLタブにあるCompensation Modeオプション

ext_coreclockポートは、外部PLLモードのLVDSレシーバーで自動的にイネーブルされます。このポートが前の図に示されている通りに接続されていない場合、 インテル^® Quartus^® Prime コンパイラーがエラー・メッセージを出力します。

LVDS I/O規格は、より良い全体的なシステム性能が得られ、、データの高速伝送をイネーブルします。高速システム性能を活用するには、これらの高速信号のタイミングを分析する必要があります。差動ブロックのタイミング解析は、従来の同期タイミング解析技術とは異なります。

ソース・シンクロナスのタイミング解析は、クロック - 出力のセットアップ時間ではなく、データとクロック信号間のスキューに基づきます。高速差動データ伝送には、IC ベンダーによって提供されるタイミング・パラメーターを使用する必要があり、ボードスキュー、ケーブルスキュー、およびクロックジッターによる強い影響を受けます。

この項では、ソース・シンクロナスの差動データ方向タイミング・パラメーター、 インテル^® Stratix 10^® デバイスファミリーのタイミングバジェットの定義、およびデザインの最大性能を決定するにあたってのタイミング・パラメーターの使用方法を定義します。

外部クロックと着信データの間には一定の関係があります。1 Gbps及び 10 のシリアライゼーション・ファクターでの動作では、外部クロックは 10 で逓倍されます。PLL のフェーズ・アライメントは、各データビットのサンプリング・ウィンドウと一致するよう設定することができます。データは逓倍されたクロックの立ち下がりエッジでサンプリングされます。

その他のシリアライゼーション係数は、 インテル^® Quartus^® Prime開発ソフトウェア・ツールを使用してワード内のビット位置を検索します。

レシーバー・スキュー・マージンの計算では、ソース・シンクロナス差動インターフェイスの インテル^® Stratix 10^® トランスミッターに基づいた重要なパラメーターである TCCS ( トランスミッターのチャネル間スキュー ) を使用します。

• TCCS は、T_COのばらつきやクロックスキューを含む、最高速のデータ出力遷移と最低速のデータ出力遷移間の差です。
• LVDSトランスミッターでは、タイミング解析は、 インテル^® Quartus^® Prime Compilation ReportのTCCSレポート（report_TCCS）でTCCSの値を提供します。このレポートはシリアル出力ポートのTCCSの値を示します。
• TCCS の値はデバイス・データシートから取得することもできます。

インテル^® Stratix 10^® デバイスでは、840 Mbps を超えるデータレートで非 DPA レシーバーとインターフェイスする際におけるチャネル間スキューを改善するために、各 LVDS チャネルのトレース長を調整する、PCB トレース補正を実行します。 インテル^® Quartus^® Prime 開発ソフトウェアの Fitter Report パネルは、 インテル^® Stratix 10^® デバイスの各トレースに追加する必要がある遅延の量をレポートします。LVDS Transmitter / Receiver Package Skew Compensation パネルで公開されている推奨トレース遅延数を使用して PCB ボードトレースのスキューを手動で補正することにより、チャネル間のスキューを減らし、LVDS チャネル間のタイミングバジェットを満たすことができます。を満たすことができます。

• DPA モードでは、RSKM ( レシーバー・スキュー・マージン ) ではなく、DPA ジッター許容値を使用します。
• 非 DPAモードでは、レシーバーのデータパスにおける高速ソース・シンクロナス差動信号に RSKM、TCCS、およびサンプリング・ウィンドウ (SW) 仕様を使用します。

式に使用される規則は次の通りです。

• RSKM — レシーバーのクロック入力およびデータ入力サンプリング・ウィンドウ間のタイミングマージン、ならびにコアノイズと I/O スイッチング・ノイズが引き起こすジッター
• TUI (Time Unit Interval) — シリアルデータの時間周期
• SW — LVDS レシーバーがデータを正しくサンプリングするために、入力データが安定していることが必要な期間。SW はデバイス特性であり、デバイスのスピードグレードに応じて異なる。
• TCCS — 同じ PLL によって駆動されるチャネル間の最高速出力エッジと最低速出力エッジ間のタイミングの差。TCCS 値には t_COのばらつき、クロック、およびクロックスキューが含まれる。

データレートとデバイスに基づいて RSKM 値を計算し、LVDS レシーバーがデータをサンプリングできるかどうかを判断する必要があります。

• トランスミッター・ジッターを差し引いた後の正の RSKM 値は、LVDS レシーバーがデータを正しくサンプリングできることを示します。
• トランスミッター・ジッターを差し引いた後の負の RSKM 値は、LVDS レシーバーがデータを正しくサンプリングできないことを示します。

• TCCS = 100 ps
• SW = 300 ps
• TUI = 1000 ps
• 合計 RCCS = TCCS + ボードのチャネル間スキュー = 100 ps + 200 ps = 300 ps
• RSKM = (TUI – SW – RCCS) / 2 = (1000 ps – 300 ps – 300 ps) / 2 = 200 ps

トランスミッター・ジッターを差し引いた後の RSKM が0 psよりも大きくなる場合、非 DPA レシーバーが正常に動作します。

• Duplex Feature能を使用するには、LVDS SERDES IPコアのDuplex Featureプションをオンにします。
• IP コア・インスタンスのトランスミッター・チャネル数とレシーバーチャネル数は同じです。
• 制限は、各LVDS SERDES IPコアのインスタンスにチャネルに作成できるトランスミッター・チャネルは11個、レシーバーチャネルは11個までです。
• LVDS SERDES IPコアは、IPコアのインスタンスのトランスミッターとレシーバーにPLLソースを設定します。

インテル^® Quartus^® Prime開発ソフトウェアを使用して、デバイス・マイグレーションの準備、ピン・アサインメントの設定、配置制限の定義、タイミング制約のセットアップ、および IP コアのカスタマイズが可能です。 インテル^® Quartus^® Prime開発ソフトウェアの使用について詳しくは、関連情報を参照してください。

LVDS SERDES IPコアでは、次の種類のLVDSアプリケーションを実装できます。

• トランスミッター専用のアプリケーション
• レシーバー専用のアプリケーション
• トランスミッターとレシーバーが混在するアプリケーション

LVDS SERDES IPコアの機能は以下の通りです。

• パラメーター化可能なデータチャネル幅
• パラメーター化可能な SERDES 係数
• レジスターされた入出力ポート
• PLL コントロール信号
• 非 DPA モード
• DPA モード
• ソフト CDR ( クロック・データ・リカバリー ) モード
• Duplex モード — 同じ I/O バンク内のトランスミッターとレシーバー
• クロック位相調整（CPA）ブロック

各LVDS SERDES IPコアのチャネルには、SERDES、ビットスリップ・ブロック、全モード用のDPA回路、高速クロックツリー（LVDSクロックツリー）、およびソフトCDRモード用の転送クロック信号が含まれています。したがって、 nチャネルLVDSインターフェイスには、 n-serdes_dpaブロックが含まれています。

I/O PLLはLVDSクロックツリーを駆動し、I/OバンクのLVDS SERDES IPコアのチャネルにクロック信号を提供します。

最初のレジスターセットは、LVDS 高速クロックを使用してコアからパラレルデータをキャプチャーします。load_enable クロックは LVDS 高速クロックとともに提供され、各coreclock の間にこれらのキャプチャーレジスターを 1 回イネーブルにします。

キャプチャーされた後のデータは、高速クロックサイクルごと 1 ビットで LSB を MSB にシフトする、シフトレジスターにロードされます。シフトレジスターの MSB が LVDS 出力バッファーに供給するため、出力ビットストリームでは、上位ビットは下位ビットに先行します。

DPA クロックは、初期ロック期間中に位相をシフトする場合があります。FIFO 書き込みポインターが FIFO 読み出しポインターに迫ることで生じるデータのランスルー状態を回避するには、DPA がロックされるまで FIFO のリセット状態を維持する必要があります。　　

データは、 rx_bitslip_ctrl信号のパルスごとに1ビットスリップします。未定義データをクリアするには最低2コアクロックサイクルかかるため、データが揃っているかどうかを確認する前に最低4コアクロックサイクル待ってください。

十分なビットスリップ信号がビットスリップ・カウンターのロールオーバーに送られた後、ビットスリップ・カウンターのロールオーバー・ポイントが最大カウンター値に達したことを示すために、4 コアクロック・サイクル後にrx_bitslip_max ステータス信号がアサートされます。

load_enable は、高速クロックをデシリアライゼーション係数で割ったものに等しい周波数を持つパルス信号です。

このオプションをオンにすると、 LVDS SERDES IPコアはCPAブロックを使用してコアクロックとロード・イネーブル・クロックの位相を揃えます。

以下の条件下では、選択可能なSERDESファクタに対してUse the CPA block for improved periphery-core timingオプションを使用できます。

• IPコアの機能モードは、 TX、 RX Non-DPA、またはRX DPA-FIFOです。
• tx_outclock位相シフトは180°の倍数です。

IP コアを DPA モードまたは非 DPA モードで初期化した後、ビットスリップ制御信号を使用してワード境界アライメントを実行できます。

これらの適切なクロック設定では、 タイミング解析はLVDS SERDES（コア・インターフェイス転送およびコア転送内のタイミング）を正しく解析できます。

SERDES制約の一部はPLLクロックから派生しています。したがって、外部PLLクロック設定は、 LVDS SERDES IPコアクロック設定プロジェクトの.qsfファイルに、 IOPLL IPコアの.qipが次の行のLVDS SERDES Ipコアの.qipの前に表示されます。.qipの前に表示されます。

コアレジスターから LVDS トランスミッター・ハードウェアへのセットアップ違反がある場合は、TX core registers clock パラメーターを確認してください。

• パラメーターがinclock に設定されている場合は、tx_coreclockに変更することを考慮する必要があります。tx_coreclockを使用するコアレジスターのクロック遅延が減少します。tx_coreclock パス上の PLL 補償遅延により、ソースクロック遅延が減少し転送のセットアップ・スラックがより多くなります。
• パラメーターがtx_coreclock に設定されている場合は、データレートを下げるか SERDES 係数を増やしてコア周波数の要件を減らし、より多くのセットアップ・スラックを提供することを考慮する必要があります。

LVDS レシーバーからコアレジスターへのホールド違反が見られる場合は、転送のセットアップ・スラックを確認してください。十分なセットアップ・スラックがある場合、転送のホールドを過剰に制限できます。通常、Fitter は遅延を加えてホールド違反を修正しようとします。特定の状況下では、Fitter は、ホールド違反回避のための速いコーナーでの遅延追加が遅いコーナーで設定に悪影響を及ぼす可能性があると計算している場合があります。

デザイン例は、次の場所から生成できます。 LVDS SERDES IPコアパラメーター・エディター必要なパラメータを設定したらGenerate Example Designをクリックします。 IPコアは、指定したディレクトリにデザイン例のソースファイルを生成します。

デザイン例は、IP コア・パラメーター・エディターで設定したパラメーター設定を使用します。

• トランスミッターまたはレシーバーを備えた基本LVDS SERDES IPコアシステム
• トランスミッターまたはレシーバーを備えた二重LVDS SERDES IPコアシステム
• 外部PLLに接続されたトランスミッターまたはレシーバーを備えたLVDS SERDES IPコアシステム

IPコアを外部PLLを使用するようにコンフィグレーションした場合、生成されたデザイン例では正しくコンフィグレーションされたIOPLL インテル^® FPGA IPを接続します。

PLLの設定方法を説明するために、デザイン例では外部PLLとして動作するように設定されたIOPLL IPコアのスタンドアロンバージョンを含むlvds_external_pll.qsys Platform Designerファイルも提供しています。lvds_external_pll.qsys（修正済みまたは未修正）を使用して、外部PLLを使用してLVDSデザインを構築できます。

デザイン例を使用すると、使用するシミュレーターに応じて、単一のコマンドを使用してシミュレーションを実行できます。 シミュレーションは、LVDS SERDES IPコアの使用方法を示しています。

LVDS SERDES IPコア・コンフィグレーションがトランスミッターを実装し、デザイン例はDPA-FIFOレシーバを追加します。LVDS SERDES IPコア・コンフィグレーションがレシーバー・インターフェイスのいずれかを実装し、デザイン例はトランスミッターを追加します。

この例は、非 DPA レシーバー・キャプチャーのデバッグなど、LVDS 固有のアプリケーションで使用できます。キャプチャー・クロックを繰り返しシフトして最適な動作位相シフトを見つけることができます。

この設計例は、Signal Tapでインシステムソースおよびプローブ機能を使用してTCLスクリプティングを介してハードウェアとやり取りする一般的な例としても使用できます。この方法では、物理的に存在しなくても手動スイッチを使用してボードをテストできます。

動的位相シフトのデザイン例では、 LVDS SERDES IPコアパラメーターを設定し、IPコアを外部PLLに接続します。 PLLは、システム内の信号源およびプローブに接続する露出型ダイナミック位相シフト・インターフェイス　を備えています。この接続により、In-System Sources and Probesエディターまたは提供されたSignal Tap付きTCLスクリプトを使用してPLLを制御できます。

LVDS SERDES IPコアの一部デザイン例は、インシステムソースおよびプローブにも接続されています。提供されているTCLスクリプトは、選択したPLLクロックをどのようにシフトできるかの例と、いくつかのユーティリティー機能を提供します。このサンプルスクリプトは、必要なテスト機能を実行するための出発点として使用できます。

このIP移行フローでは、LVDS SERDES IPコアをALTLVDS_TXYおよびALTLVDS_RX IPコアの設定と一致するように設定して、IPコアを再生成することができます。

インテル^® Quartus^® Primeソフトウェアは、パラメーター・エディターで設定したパラメーター・オプションに基づいてカスタマイズしたLVDS SERDES IP コアを生成します。

rx_in へのinclock の位相関係の値は、パラメーター設定のDesired receiver inclock phase shift ( 度 )に指定できます。値は 45 で均等に割れなければなりません。値が 45 で割れない場合は、実際の位相シフトがパラメーター設定のActual receiver inclock phase shift ( 度 )に表示されます。

次のパラメーターを使用することで、tx_out データへのtx_outclock の関係を指定できます。

• Desired tx_outclock phase shift ( 度 )
• Tx_outclock division factor

パラメーターは、シリアルデータ・レートで動作するfast_clock に基づいてtx_outclock の位相と周波数を設定します。fast_clock の45° インクリメントで、tx_outデータを基準にする、望ましいtx_outclock位相シフトを指定することができます。ドロップダウン・リストから利用可能な分割係数を使用して、tx_outclock の周波数を設定できます。