インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン

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ID 683572
日付 4/27/2021
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ドキュメント目次
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インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン
インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン x
定義 SSNの理解 ガイドライン: クロックと非同期制御入力信号 ガイドライン: データ入力ピン ガイドライン: インテル® MAX® 10 E144パッケージのクロックおよびデータ入力信号 ガイドライン: I/Oの制約規則 ガイドライン: 1.0VのI/Oピンの配置制約 ガイドライン: アナログ/デジタル・コンバーターのI/O制約 ガイドライン: 電圧リファレンスのI/O規格に関する制約 ガイドライン: LVDSのI/O制約規則に対する準拠 ガイドライン: LVTTL/LVCMOS入力バッファーに対するクランプダイオードの有効化 ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約 ガイドライン: ADCグランドプレーンの接続 ガイドライン: ADCリファレンス電圧ピンに関するボードデザイン ガイドライン: アナログ入力に関するボードデザイン ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン ガイドライン: DDR2、DDR3、およびLPDDR2に対する インテル® MAX® 10のボードデザイン要件 インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドラインの改訂履歴
ガイドライン: クロックと非同期制御入力信号 x
シュミットトリガー入力バッファー
ガイドライン: 1.0VのI/Oピンの配置制約 x
1.0Vピンの配置における合計インダクタンスの計算
インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン

インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン

更新対象:
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今日の複雑なFPGAシステムのデザインは、FPGAに出入りする信号の整合性に対処しない限り、完成することはありません。同時スイッチング・ノイズ (SSN) は信号の歪みを引き起こし、多くの場合はシグナル・インテグリティーの低下につながります。それにより、システムのノイズマージンが縮小します。

シグナル・インテグリティーの問題を回避するため、インテルでは、次の点において、 インテル® MAX® 10デバイスに関するデザインの考慮事項、I/O配置のガイドライン、およびボード・デザイン・ガイドラインに従うことを推奨しています。

  • I/Oの配置規則
  • 電圧リファレンスの I/O規格
  • 高速LVDS、フェーズ・ロック・ループ (PLL)、およびクロック
  • 外部メモリー・インターフェイス
  • アナログ/デジタル・コンバーター

インテルでは、PCBのレイアウトの前に、SSN解析をFPGAデザインの早い段階で実行することを推奨しています。

レベル 2 の表題