インテルのみ表示可能 — GUID: sis1593117192705
Ixiasoft
1. AN 923: インテル® Stratix® 10 HPSペリフェラルのFPGAファブリックへの配線
| 更新対象: |
|---|
| インテル® Quartus® Prime デザインスイート 20.3 |
| この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ずこの翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。 |
インテル® Stratix® 10 SoCデバイスファミリーは、プロセッサー、ペリフェラル、およびメモリー・インターフェイスで構成されている Arm* Cortex-A53ベースのハード・プロセッサー・システム (HPS) を、高帯域幅の相互接続バックボーンを使用したFPGAファブリックと統合します。 インテル® Stratix® 10 HPSインターフェイスは、コンフィグレーション可能なマルチプレクサーのセットを介して複数のペリフェラルと共有する最大48のI/Oピンを提供します。
このアプリケーション・ノートでは、Platform DesignerおよびインテルQuartus® Primeプロ・エディション開発ソフトウェアのバージョン・ソフトウェアを使用して、FPGAインターフェイスを介してHPSペリフェラルを配線するために必要な手順について説明します。 インテル® Stratix® 10 SoC開発キットを使用してHPS SPIM0ペリフェラル信号をFPGAインターフェイスにエクスポートする方法を示す簡単なデザイン例が含まれています。