インテル Quartus Primeプロ・エディション: デザイン最適化

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UG-20133 | 2018.09.24

バージョン情報

更新対象:
インテル® Quartus® Prime デザインスイート 18.1

1. デザイン最適化の概要

典型的なデザインフローでは、開発の初期段階はタイミング、面積、消費電力の目標達成に集中します。デザインがその目標を達成すると、その努力はパフォーマンスの向上に焦点を合わせます。この章では、最高のデザイン・パフォーマンスを達成するために使用できるインテル^® Quartus^® Primeソフトウェアのテクニックとツールについて説明します。

FPGAデザインを最適化するには、面積、クリティカル・パス遅延、消費電力、および実行時間を削減しながら、デザイン目標を達成する多次元アプローチが必要です。インテル^® Quartus^® Primeソフトウェアには、これらの問題のそれぞれに対処するためのアドバイザーが含まれています。アドバイザーの提案を実装することで、デザイン反復に要する時間を短縮できます。

1.1. デバイスに関する考慮事項

すべての Intel^® FPGAには、組み合わせ適応ロジックモジュール、メモリーブロック、インターコネクト、およびレジスターなどのデバイス内のすべての物理要素の遅延情報を含む独自のタイミングモデルがあります。遅延は、ターゲットFPGAのすべての有効な動作条件の組み合わせを含みます。さらに、デバイスのサイズとパッケージによって、ピン配置とリソースの可用性が決まります。

1.1.1. デバイスの移行に関する考慮事項

デザインサイクルの後半でターゲットデバイスが変更されることが予想される場合、サイクルの始めから移行をプランニングします。この戦略は、後の段階でデザインの変更を最小限に抑えるのに役立ちます。

インテル^® Quartus^® Primeソフトウェアでデザインのターゲットデバイスを選択すると、DeviceダイアログボックスのMigration Devicesボタンをクリックすると、互換性のあるデバイスのリストが表示されます。

1.2. 初期コンパイルに必要な設定

編集結果は、選択した割り当てや設定によって大きく異なる場合があります。インテル^® Quartus^® Primeソフトウェアでは、設定とオプションのデフォルト値が、コンパイル時間、リソース使用率、およびタイミング・パフォーマンスの間で最良のトレードオフを提供します。インテル^® Quartus^® Primeソフトウェアでデザインをコンパイルする前に、次のガイドラインを考慮してください。

1.2.1. I/O割り当てのガイドライン

FPGAデザインでは、I/O規格とドライブ強度がI/Oタイミングに影響します。

I/O割り当てを指定するときは、タイミング解析とフィッタの最適化にインテル^® Quartus^® Primeソフトウェアが正確なI/Oタイミング遅延を使用していることを確認してください。
PCBのレイアウトがピンの位置を示さない場合、ピンの位置は制約されないままにしておきます。この手法により、Compilerは最適なレイアウトを検索できます。それ以外の場合は、コンパイルを適切に抑制するためにピン割り当てを行います。

1.2.2. 時間制約のガイドライン

最良の結果を得るには、リアルタイム要件を使用してください。デザインニーズよりも厳しいタイミング要件を適用すると、リソース使用量、電力使用率、またはコンパイル時間を増やすことによってCompilerがトレードオフする可能性があります。

包括的なタイミング要件の設定は、次の理由により最良の結果を実現します。

正しいタイミング割り当てにより、ソフトウェアはデザインのタイミング・クリティカルな部分のパフォーマンスを最適化し、パフォーマンスのトレードオフを実行できます。この最適化により、デザインの重要でない部分の面積や消費電力を節約することもできます。
イネーブルされると、インテル^® Quartus^® Primeソフトウェアはタイミング要件に基づいて物理合成の最適化を実行します。

インテル^® Quartus^® Prime Timing Analyzerは、デザイン実装がタイミング要件を満たしているかどうかを判断します。 Compilation Reportは、デザインがタイミング要件を満たしているかどうかを示し、タイミング解析のレポートコマンドはタイミング・パスの詳細情報を提供します。

1.3. トレードオフと制限

多くの最適化目標は互いに衝突する可能性があるため、矛盾する目標を解決する必要があります。

表 1. デザイン最適化におけるトレードオフの例
トレードオフ	コメント
リソースの使用とクリティカル・パスのタイミング	論理重複などの特定の手法では、領域の増加を犠牲にしてタイミング性能を向上させることができます。
電力要件によって、エリアとタイミングのトレードオフが発生する可能性があります。	例えば、使用可能な高速タイルの数を減らすか、クリティカル・パス・ネットを犠牲にしてハイ・パワー・ネットを短くしようとすることです。
システムコストと市場投入までの考慮事項は、デバイスの選択に影響する可能性があります。	例えば、高速グレード以上のクロック・ネットワークを持つデバイスは、より高い消費電力とシステム・コストを犠牲にしてタイミング・クロージャを容易にすることができます。

最後に、過酷な制約は、選択されたデバイスにとって可能な解決策ではない限りデザインの実現可能性を制限します。 Fitterがリソースの制限、タイミング制約、または電源制約のためにデザインを解決できない場合、HDLコードの一部を書き換えることを検討してください。

1.3.1. エリアの削減

デフォルトでは、インテル^® Quartus^® Prime Fitterは設定されたタイミング制約を満たすためにデバイス全体にデザインを物理的に広げる場合があります。最小の領域を使用するようにデザインを最適化する場合、この動作を変更することができます。面積の縮小が必要な場合、特定のフィジカル・シンセシス・オプションをイネーブルしてネットリストを変更して面積効率の高い実装を作成できますが、実行時間が長くなりパフォーマンスが低下します。

1.3.2. クリティカル・パス遅延の削減

複数のクロック、配線リソース、および領域制約を含む複雑なタイミング要件を満たすために、インテル^® Quartus^® Primeソフトウェアは合成、フロアプラン編集、配置配線およびタイミング解析プロセス間の緊密な相互作用を提供します。

デフォルトでは、インテル^® Quartus^® Prime Fiiterはタイミング要件を満たすように機能し、要件が満たされると停止します。したがって、現実的な制約はタイミング・クロージャにとって重要です。

制約の厳しいデザインは、最適ではない結果につながります。過度に拘束されたデザインの場合、Fitterは真のクリティカルパスを犠牲にして、クリティカルでないパスを過度に最適化する可能性があります。また、領域やコンパイル時間も増加する可能性があります。

リソースの使用量が多いデザインの場合、インテル^® Quartus^® Prime Fiterは正当な配置を見つけるのが難しいかもしれません。このような状況では、フィッターは自動的に設定を変更して地域のパフォーマンスをトレードオフしようとします。

インテル^® Quartus^® Prime Fitterは、制約を適切に設定すると、デザインのパフォーマンスを向上させるための高度なオプションを提供します。 Timing Optimization Advisorを使用して、デザインに最適なオプションを判断します。

高密度FPGAでは、ルーティングはクリティカル・パス・タイミングの大部分を占めます。このため、ロジックを複製またはリタイミングすることで、Fitterはクリティカル・パスの遅延を削減することができます。インテル^® Quartus^® Primeソフトウェアは、コンパイル時間と面積の大幅な増加を犠牲にしてデザイン・パフォーマンスを向上させることができるプッシュ・ボタン・ネットリスト最適化と物理合成オプションを提供します。妥当なコンパイル時間とリソースの使用を保つのに役立つオプションだけをオンにします。または、タイミングロジックを手動で複製または調整するようにHDLを変更することもできます。

1.3.3. 消費電力の削減

インテル^® Quartus^® Primeソフトウェアには、設計消費電力を削減する機能があります。電力最適化オプションは、SynthesisおよびFitterタの電力駆動コンパイル設定を制御します。

1.3.4. ランタイムの短縮

多くのFitter設定がコンパイル時間に影響します。インテル^® Quartus^® Prime ソフトウェアのデフォルト設定のほとんどはコンパイル時間を短縮するように設定されています。これらの設定は、プロジェクト要件に基づいて変更できます。

インテル^® Quartus^® Primeソフトウェアは、複数のプロセッサーを搭載したコンピューターで並列コンパイルをサポートしています。これにより、コンパイル時間を最大15％短縮できます。

1.4. デザイン最適化のためのインテル Quartus Primeソフトウェア・ツール

インテル^® Quartus^® Primeソフトウェアには、デザインを最適化するためのツールが用意されています。

1.4.1. デザイン・ビジュアライゼーション・ツール

インテル^® Quartus^® Primeソフトウェアは、デザインのグラフィカル表現を表示するツールを提供します。

表 2. ビジュアライゼーション・ツール
ツール	説明
RTL Viewer	合成および配置配線前のデザインの略図を提供します。
Technology Map Viewer	合成および配置配線後の選択されたデバイスアーキテクチャにおけるデザイン実装の略図を提供します。必要に応じて、タイミング情報を含めることができます。
Design Partition Planner	パーティションとエンティティー・レベルでデザインを表示し、エンティティー間の接続性を表示できます。
Design Partition Planner and Chip Planner	パーティションとエンティティー・レベルでデザインを表示し、エンティティー間の接続性を表示できます。
Chip Planner	フロアプランの割り当てを行い、電力解析を実行し、クリティカル・パスとルーティング輻輳を視覚化することができます。

1.4.2. アドバイザー

インテル^® Quartus^® Primeソフトウェアには、デザインの最適化とコンパイル時間の短縮に役立つ複数のアドバイザーが含まれています。

アドバイザーは、プロジェクト設定およびデザイン制約に基づいて推奨事項を提供します。これらの推奨事項は、プロジェクトに合ったり、タイミングや電力要件を満たしたり、デザイン・パフォーマンスを向上させるのに役立ちます。

アドバイザーは、一般的なものから特定のものへの推奨事項を整理します。該当する場合、カテゴリは複雑さによって提示される段階に分割されています。

顧問は次のとおりです。

Timing Optimization Advisor
Power Optimization Advisor
Compilation Time Advisor

1.4.3. デザイン探検

Design Space Explorer IIツール（DSE II）を使用すると、デザイン設定で実験を簡単かつ効率的に実行できます。単一のコンパイルをローカルでPC上で実行することも、コンピューティング・ファーム・リソースを使用してリモートで実行することもできます。

1.5. Design Space Explorer II

Design Space Explorer IIツール（Tools > Launch Design Space Explorer II）を使用すると、リソース、パフォーマンス、または電力最適化の目標に最適なプロジェクト設定を見つけることができます。 Design Space Explorer II（DSE II）は、設定と制約の組み合わせを使用してデザインを処理し、デザインの最適な設定を報告します。複数のコンピュータ上でコンパイルするDSE II並列化能力を活用することができます。

デザインがタイミングやエリアの要件を満たすのに近い場合、DSE IIを使用してさまざまなシードを試し、タイミングまたはエリアの要件を満たすシードを1つ見つけることができます。

図 1. Design Space Explorer IIのユーザー・インターフェイス

デザインプロセスのどの段階でもDSE IIを実行できます。ただし、デザインの大幅な変更は最適化設定によって得られる利得を中和することができるため、デザインサイクルの後半でDSE IIを実行することを推薦します。

1.5.1. How DSE IIのしくみ

DSE IIでは、exploration pointはAnalysis＆Synthesis、Fitter、および配置設定の集まりであり、探索ポイントのグループはdesign explorationです。デザインの探索には、異なる種の種を含めることもできます。

DSE IIは、各探査ポイントに対応する設定を使用してデザインをコンパイルします。コンパイルが完了すると、DSE IIは指定した最適化目標と比較してパフォーマンス・データを評価します。タイミング、エリア、またはパワーを最適化するようにDSE IIに指示できます。

1.5.1.1. コンピューティング・リソースの使用

コンピューティング・リソースを活用してデザインの探索を実行するようにDSE IIを設定できます。 DSE II GUIでは、Setup ページにジョブ起動オプションが表示され、Statusページでジョブの監視と制御が可能になります。

DSE IIは、LSF、SSH、またはTorqueを使用してローカル・コンピューターまたはリモートホスト上でコンパイルを実行することをサポートしています。 SSHでは、コンマ区切りのリモートホストのリストを定義することもできます。

ラップトップまたは標準のコンピューターを使用している場合、シングルコンパイル機能を使用して、より高いコンピューティング・パフォーマンスとメモリー容量を備えたワークステーションでデザインをコンパイルできます。

コンピューティング・ファームで実行しているときは、コンパイルが完了するまでコンパイルが実行されている間にすべてのジョブを送信した後、DSE IIが安全に終了するように指示できます。オプションで、コンパイルが完了したら電子メールを受信できます。

SSHを使用してジョブを起動する場合、リモートホストはパブリックキー認証とプライベートキー認証をイネーブルする必要があります。パスフレーズで暗号化された秘密鍵の場合、リモートホストはsshキーエージェントを実行して秘密鍵を復号化しなければならないため、quartus_dse実行可能ファイルが鍵にアクセスできます。

注: Windowsリモートホストには、CygwinのsshdサーバーとPuTTYが必要です。

1.5.1.2. 最適化パラメーター

DSE IIは、最適化したい焦点を絞った一連の定義済み探査スペースを提供します。さらに、一連のコンパイルシードを定義できます。探索点数は、シードの数に探索モードの数を掛けたものです。

注: 定義済みスペースの使用可能性は、デザインがターゲットとするデバイスファミリーによって異なります。

DSE GUIでは、Explorationページでこれらの設定を指定します。

1.5.1.3. 結果管理

DSE IIはコンパイル結果を比較して、デザインに最適なインテル^® Quartus^® Primeソフトウェア設定を決定します。レポートページに結果の概要が表示されます。

探査では、DSE IIはすべての探査ポイントにわたるすべてのタイミングコーナーの中から最悪の場合のスラック値を選択します。ワーストケースのセットアップスラックまたはホールドスラックを最適化したい場合、インテル^® Quartus^® Primeソフトウェアでタイミング制約を指定してください。

ディスクスペース

デフォルトでは、DSE IIはすべての編集データを保存します。コンパイル終了後に保存するファイルの種類を制限することで、ディスク容量を節約できます。これらの設定は、ExplorationページのResultsセクションにあります。

レポート

DSE IIには、最悪の場合のスラックなど、重要なデザインメトリクスをすべての調査ポイントにわたって迅速に判断するのに役立つレポートツールがあります。

DSE IIは、探索したすべてのポイントについてパフォーマンス・データー・レポートを提供し、その情報をプロジェクト・ディレクトリー内のproject-name.dse.rptファイルに保存します。 DSE IIは探索ポイントの設定をインテル^® Quartus^® Prime Archive Files（.qar）にアーカイブします。

1.5.2. DSE IIユーティリティを使用したデザイン探索の実行

注: DSE IIを実行する前に、デザインのタイミング制約を指定してください。

Tこの説明では、デザイン探索を実行するときに定義する必要がある設定の種類について説明します。 GUIで使用可能なすべてのオプションの詳細については、インテル^® Quartus^® Primeのヘルプを参照してください。

DSE IIツールを使用してデザイン探索を実行するには、

DSE IIツールを起動します。
インテル^® Quartus^® Primeソフトウェアで開いているプロジェクトがあり、DSE IIを起動すると、インテル^® Quartus^® Primeソフトウェアを閉じるかどうかを尋ねるダイアログボックスが表示されます。 Yesをクリックします。
Projectページで、探索したいプロジェクトとリビジョンを指定します。
Setup]ページで、ローカルまたはリモートのどちらの閲覧を実行するかを指定し、ジョブの起動を設定します。
Explorationページで、最適化設定と目標を指定します。
構成が完了したら、Startをクリックします。

1.6. デザイン最適化の概要の改訂履歴

以下の表に本章の改訂履歴を示します。

資料バージョン	インテル^® Quartus^® Prime バージョン	変更内容
2018.05.07	18.0.0	一般的なトピックの再編成。 DSE IIのしくみ、およびデザイン探索を実行する際の主な手順を追加。
2017.11.06	17.1.0	Design AnalysisトピックのDesign Partition Plannerに言及を追加。
2016.10.31	16.1.0	Intelのブランド変更を実装。
2016.05.03	16.0.0	複数のプロセッサを使用している場合のシリアル等価についての説明を削除。
2015.11.02	15.1.0	Quartus IIのインスタンスをQuartus Primeに変更。
2014.12.15	14.1.0	Fitter Settings、Analysis＆Synthesis Settings、およびPhysical Synthesis OptimizationsをCompiler Settingsに更新。 DSE IIの内容を更新。
2014年6月	14.0.0	フォーマットを更新。
2013年11月	13.1.0	HardCopyのマイナーチェンジ。
2013年5月	13.0.0	初期コンパイル要件に関する情報を追加しました。このセクションは、インテル^® Quartus^® PrimeハンドブックのArea Optimizationの章から移動。タイミングとエリアの最適化の章を細分化するためのマイナー・アップデート。
2012年6月	12.0.0	調査リンクを削除。
2011年11月	10.0.3	テンプレートを更新。
2010年12月	10.0.2	新しい文書テンプレートに変更。内容に変更はない。
2010年8月	10.0.1	リンクを修正。
2010年7月	10.0.0	初版。第2部のセクションIIIのトピックとテキストに基づく章。

2. デザイン・ネットリストの最適化

この章では、インテル^® Quartus^® Prime Netlist Viewerを使用してデザインを解析およびデバッグする方法について説明します。

FPGAデザインのサイズと複雑さが増すにつれて、デザインを解析、デバッグ、最適化、制約する能力は非常に重要になります。今日の高度な設計では、何人かのデザイン・エンジニアがさまざまなデザイン・ブロックのコーディングと合成に関与しているため、デザインの分析とデバッグが困難になっています。インテル^® Quartus^® Prime RTL ViewerおよびTechnology Map Viewerは、デバッグ、最適化、制約入力の各プロセス中に、初期および完全にマッピングされた合成結果を表示するための強力な方法を提供します。

2.1. Netlist Viewersを使用する場合：デザイン問題の分析

Netlist Viewersを使用して、デザインを解析およびデバッグすることができます。次の簡単な例は、RTL ViewerとTechnology Map Viewerを使用してデザインプロセスで発生した問題を分析する方法を示しています。

RTL Viewerを使用すると、最初の合成結果を表示して、必要なロジックが作成されているかどうか、およびロジックと接続がソフトウェアによって正しく解釈されているかどうかを判断できます。 RTL Viewerを使用して、シミュレーションやその他の検証プロセスの前にデザインを視覚的に確認することができます。デザインプロセスのこの初期段階でデザインエラーを捉えると、貴重な時間を節約できます。

検証中に予期しない動作が発生した場合、RTL Viewerを使用してネットリストをトレースし、デザイン内の接続とロジックが予想通りであることを確認してください。デザインを表示すると、デザインの問題の原因を見つけて分析するのに役立ちます。 RTLビューアでデザインが正しいと思われる場合、デザインプロセスの後半の段階に分析を集中させ、検証フロー自体の潜在的なタイミング違反や問題を調査することを推奨します。

Technology Map Viewerを使用して、Analysis and Synthesisの最後に結果を確認できます。 Fitterステージでデザインをコンパイルした場合、マッピング後ネットリストをTechnology Map Viewer（Post-Mapping）に表示し、フィット後ネットリストをTechnology Map Viewerに表示できます。解析と合成のみを実行した場合、両方のNetlist Viewersに同じマッピング後ネットリストが表示されます。

さらに、RTL ViewerまたはTechnology Map Viewerを使用して特定の信号の発生源を見つけることができるため、デザインのデバッグに役立ちます。この章で説明されているナビゲーション手法を使用して、デザインを簡単に検索できます。関心のある地点からさかのぼって信号の発信元を見つけ、接続が予想どおりであることを確認できます。

Technology Map Viewerを使用すると、ネットリストで合成後のノードを見つけ、デザインを最適化するときに割り当てを行うことができます。この機能は、デザイン内の2つのレジスター間でマルチサイクル・クロック・タイミングを割り当てるときに便利です。 I/Oポートから開始し、デザインおよび階層レベルを順方向または逆方向にトレースして目的のノードを見つけるか、または回路図を視覚的に調べて特定のレジスターを見つけます。

FPGAのデザイン、デバッグ、および最適化の各段階で、さまざまな方法ですべてのネットリスト・ビューアを使用して、デザインを分析しながら生産性を高めることができます。

2.2. インテル Quartus Prime Netlist Viewersによるデザインフロー

デザインのコンパイル後に最初にNetlist Viewersの1つを開くと、Netlist Viewersが開く前にプリプロセッサー・ステージが自動的に実行されます。

プリプロセッサプロセスボックスのリンクをクリックしてSettings > Compilation Process Settingsページに移動し、Run Netlist Viewers preprocessing during compilationオプションをオンにすることができます。このオプションをオンにすると、前処理はプロジェクト全体のコンパイルフローの一部になり、前処理ダイアログボックスを表示せずにNetlist Viewerがすぐに開きます。

図 2. インテル^® Quartus^® Prime RTL ViewerとTechnology Map Viewerを含むデザインフロー

この図は、Netlist Viewersが基本的なインテル^® Quartus^® Primeデザインフローにどのように適合するかを示しています。

Netlist Viewerでプリプロセッサステージを実行する前に、デザインをコンパイルする必要があります。

RTL Viewerを開くには、まず分析とエラボレーションを実行します。
Technology Map Viewer（フィッティング後）またはTechnology Map Viewer（マッピング後）を開くには、まず解析と合成を実行します。

ネットリストビューアには、最後に成功したコンパイルの結果が表示されます。

そのため、解析およびエラボレーション中にエラーを引き起こすデザイン変更を行った場合、新しい設計ファイルのネットリストは表示できませんが、最後に正常にコンパイルされたデザインファイルの結果は表示できます。
コンパイル中にエラーが発生し、プロジェクトに適切なコンパイルステージをまだ正常に実行していない場合、Netlist Viewerは表示できません。この場合、インテル^® Quartus^® Primeソフトウェアは、ネットリストビューアを開こうとするとエラーメッセージを発行します。

注: 新しいコンパイルを開始するときにNetlist Viewerが開いている場合、Netlist Viewerは自動的に閉じます。コンパイルが正常に完了した後、新しいデザインネットリストを表示するには、ネットリストビューアーを再度開く必要があります。

2.3. RTLビューアの概要

RTL Viewerを使用すると、インテル^® Quartus^® Primeソフトウェアの結果またはサード・パーティー・ネットリスト・ファイルのレジスタ転送レベル（RTL）グラフィック表示を表示できます。

Verilog HDL Design Files（.v）、SystemVerilog Design Files（.sv）、VHDL Design Files（.vhd）、AHDL Text Design Files（.vh）、または回路図Block Design Files（.bdf）など、サポートされている任意のインテル^® Quartus^® Primeデザイン入力方法を使用しているデザインについて、分析と詳細化の結果を表示できます。

合成ツールを使用してVerilog Quartus Mapping File（.vqm）またはElectronic Design Interchange Format（.edf）ファイルを生成するデザインのアトム・プリミティブ（デバイス・ロジック・セルやI/Oポートなど）の階層も表示できます。

RTL Viewerは、Analysis and Elaboration後、またはインテル^® Quartus^® Primeソフトウェアがネットリスト抽出を実行した後、テクノロジー・マッピングおよび合成またはフィッター最適化の前に、デザイン・ネットリストの回路図を表示します。このビューは予備的な最適化前の設計構造を示しており、元のソースデザインを厳密に表しています。

インテル^® Quartus^® Primeプロ・エディション合成で合成されたデザインの場合、このビューはインテル^® Quartus^® Primeソフトウェアがデザインファイルをどのように解釈するかを示します。
サードパーティーの合成ツールで合成されたデザインの場合、このビューには合成ツールによって生成されたネットリストが表示されます。

インテル^® Quartus^® Primeプロジェクトに対してRTL Viewerを実行するには、まずデザインを解析してRTLネットリストを生成します。デザインを解析してRTLネットリストを生成するには、Processing > StartStart Analysis & Elaborationをクリックします。インテル^® Quartus^® Primeコンパイルフローの初期のAnalysis and Elaborationステージを含むすべてのプロセスでフルコンパイルを実行することもできます。

RTL Viewerを開くには、Tools > Netlist ViewersRTL Viewerをクリックします。

2.3.1. 読み出しやすさを最大限にするためのRTL Viewerの最適化

デザインを表示している間、RTL Viewerはネットリストを最適化して読みやすさを最大化します。

ファンアウト（未接続出力）またはファンイン（未接続入力）のないロジックをディスプレイから削除します。
V_CCやGNDなどのデフォルト接続を非表示にします。
必要に応じて、ピン、ネット、ワイヤー、モジュールポート、および特定のロジックをバスにまとめます。
一定バス接続をグループ化します。
値を16進形式で表示します。
回路図のNOTゲートをバブル反転記号に変換します。
同等の組み合わせゲートのチェインを単一のゲートにマージします。例えば、2入力ANDゲートに供給する2入力ANDゲートは、単一の3入力ANDゲートに変換されます。

2.3.2. RTL Viewerの実行

インテル^® Quartus^® Primeプロジェクトに対してRTL Viewerを実行するには:

Processing > Start > Start Analysis & Elaborationをクリックしてデザインを解析し、RTLネットリストを生成します。
インテル^® Quartus^® Primeコンパイルフローの初期のAnalysis and Elaborationステージを含むすべてのプロセスでフルコンパイルを実行することもできます。
Tools > Netlist Viewers > RTL Viewer をクリックしてRTL Viewerを開きます。

2.4. Technology Map Viewerの概要

インテル^® Quartus^® Prime Technology Map Viewerは、Analysis and Synthesis後、またはFitterがデザインをターゲットデバイスにマップした後のテクノロジー固有のFPGAデザインのグラフィカル表現を提供します。

Technology Map Viewerは、デザイン内のアトム・プリミティブ（デバイスロジックセルやI/Oポートなど）の階層を表示します。サポートされているデバイスファミリーの場合、ロジックセル（LCELL）内の内部レジスターとルックアップ・テーブル（LUT）、およびI/Oアトム・プリミティブのレジスターも表示できます。

可能であれば、インテル^® Quartus^® Primeソフトウェアは合成を通して各階層のポート名を維持します。ただし、ソフトウェアによってデザインからポート名が変更または削除されることがあります。たとえば、ソフトウェアは合成中に未接続またはGNDまたはV_CCによって駆動されているポートを削除します。ポート名が変更された場合、ソフトウェアはデザイン内の関連ユーザーロジック名、またはIN1やOUT1などの一般的なポート名を割り当てます。

合成、フィッティング、またはタイミング解析後にインテル^® Quartus^® Primeテクノロジー・マッピングの結果を表示できます。インテル^® Quartus^® Primeプロジェクトに対してTechnology Map Viewerを実行するには、ProcessingメニューでStartをポイントし、Start Analysis & Synthesisをクリックしてデザインを合成してターゲット・テクノロジーにマッピングします。この段階で、Technology Map Viewerには、Technology Map Viewer (Post‑Mapping)と同じポストマッピングネットリストが表示されます。完全コンパイル、またはコンパイルフローに合成段階を含む任意のプロセスを実行することもできます。

Fitterステージを完了したデザインでは、Technology Map Viewerにフィジカル・シンセシス最適化によってネットリストがどのように変更されたかが表示されます。一方、Technology Map Viewer (Post‑Mapping)にはポスト・マッピング・ネットリストが表示されます。 Timing Analysisステージを完了した場合は、Technology Map ViewerのTiming Analyzerレポートからタイミングパスを見つけることができます。

Technology Map Viewerを開くには、Tools > Netlist Viewers > Technology Map Viewer (Post-Fitting)またはTechnology Map Viewer (Post Mapping)をクリックします。

2.5. Netlist Viewerのユーザー・インターフェイス

Netlist Viewerは、ネットリスト内のノードおよびネットを表示および操作するためのグラフィカルユーザー・インターフェイスです。

RTL ViewerとTechnology Map Viewerは、それぞれ次の主要部分で構成されています。

Netlist Navigator ペイン—プロジェクト階層の表現を表示します。
Find ペイン—回路図ビューで特定のデザイン要素を見つけて見つけることができます。
Properties ペイン—ショートカット・メニューからPropertiesを選択すると、選択したブロックのプロパティーが表示されます。
概略図—デザインの内部構造をグラフィカルに表示します。

図 3. RTL Viewer

Netlist Viewersには、スケマティックビューで使用するツールを提供するツールバーも含まれています。

スケマティックビューを切り替えるには、BackボタンとForwardボタンを使用します。バックからビューに変更を加えていない場合にのみ先に進むことができます。これらのコマンドは、ノードの選択などの操作を元に戻すことはありません。 Netlist Viewerは、フィルタリング、階層ナビゲーション、ネットリストナビゲーション、ズームアクションなど、最大10個のアクションをキャッシュします。
スケマティック・ビューを復元してレイアウトを最適化するには、Refreshボタンをクリックします。デザインを変更して再コンパイルしても、Refreshはデータベースをリロードしません。
Findボタンをクリックすると、Findパネルが開閉します。
Selection ToolとZoom Toolボタンをクリックして、選択モードとズームモードを切り替えます。
Fit in Pageボタンをクリックすると、回路図ビューがリセットされ、デザイン全体が表示されます。
遠近感を変えずにビューアの焦点を変えるには、Hand Toolを使用します。
Area Selection Toolをクリックして、エリア内のポート、ピン、およびノードの周囲に選択ボックスをドラッグします。
Netlist Navigatorボタンをクリックして、Netlist Navigatorペインを開閉します。
Color SettingsボタンをクリックしてColorsペインを開き、Netlist Viewerの配色をカスタマイズできます。
[表示設定]ボタンをクリックして[表示]ペインを開くと、次の設定を指定できます。
- Show full name またはShow only <n> characters 。Node name、Port name、Pin name、またはBus nameに対して個別に指定できます。
- Show timing infoをオンまたはオフにします。
- Show node typeをオンまたはオフにします。
- Show constant valueをオンまたはオフにします。
- Show flat netsをオンまたはオフにします。
図 4. Display Settings
Bird's Eye Viewボタンを押すと、Bird's Eye Viewウィンドウが開き、デザインの縮小版が表示されます。デザイン内を移動してスケマティック・ビューの倍率をすばやく調整できます。
Show/Hide Instance Pinsボタンをクリックすると、Netlist ViewerとTiming Analyzer間のクロスプロービングなどの機能によって表示されないインスタンスピンの表示を切り替えることができます。ノードをフィルタ処理した結果、未接続または未使用のピンが多数発生した場合、このボタンを使用して未接続のインスタンスピンを非表示にすることもできます。 Netlist Viewerは、デフォルトでInstanceピンを非表示にします。
Netlist Viewerの表示に複数のページが含まれる場合、Show Netlist on One Pageボタンをクリックするとネットリスト・ビューが1ページにサイズ変更されます。この操作により、ネットリストのトレースが容易になります。

RTL Viewer、Technology Map Viewer (Post-Fitting)ウィンドウ、およびTechnology Map Viewer (Post-Mapping)ウィンドウは同時に1つだけ開くことができます。ただし、各ウィンドウには複数のページがあり、それぞれに複数のタブがあります。たとえば、2つのRTL Viewerウィンドウを同時に開くことはできません。

2.5.1. Netlist Navigatorペイン

Netlist Navigator ペインには、デザインの階層レベルに基づいてネットリスト全体がツリー形式で表示されます。各レベルは、類似の要素をサブカテゴリにグループ化します。

Netlist Navigatorペインでは、デザイン階層をたどって各レベルのロジック回路図を表示できます。Netlist Navigatorの要素を選択して回路図ビューで強調表示することもできます。

注: Netlist Navigator ペインは、アトム・プリミティブ内のノードをリストしません。

デザイン階層内の各モジュールについて、Netlist Navigatorペインに次の表に示す該当する要素が表示されます。「+」アイコンをクリックして要素を展開します。

表 3. Netlist Navigatorペイン要素
要素	説明
Instances	下位階層レベルに拡張できるデザイン内のモジュールまたはインスタンス。
Primitives	下位レベルのノードに展開できない低レベルのノード。これらのプリミティブは次のとおりです。インテル^® Quartus^® Primeプロ・エディション synthesis.合成を使用しているときにRTL Viewerで表示できるレジスターとゲート。サードパーティ合成ソフトウェアのVQMまたはEDIFを使用している場合のTechnology Map ViewerまたはRTL Viewerのロジック・セル・アトム。 Technology Map Viewerでは、特定のアトミック・プリミティブの内部実装を表示できますが、下位レベルの階層には移動できません。
Ports	現在の階層レベルのI/Oポート。最上位階層を表示する場合、ピンはデバイスのI/Oピンで、下位階層を表示する場合、ピンはデザインのI/Oポートです。 When a pin represents a bus or an array of pins, expand the pin entry in the list view to see individual pin names.

2.5.2. Propertiesペイン

Propertiesペインを使用して、インスタンスまたはプリミティブのプロパティを表示できます。

図 5. PropertiesペインRTL ViewerまたはTechnology Map Viewerでインスタンスまたはプリミティブのプロパティーを表示するには、ノードを右クリックしてPropertiesをクリックします。

Propertiesペインには、選択したノードに関する次の情報を含むタブがあります。

Fan-inタブにはInput portとFan-in Nodeが表示されます。
Fan-outタブにはOutput portとFan-out Nodeが表示されます。
Parametersタブには、インスタンスのParameter NameとValuesが表示されます。
Portsタブに、Port NameとConstant値（たとえば、V_CCやGND）が表示されます。次の表に、ポートの有効値を示します。

表 4. 可能なポート値
値	説明
V_CC	このポートは接続されておらず、V_CC値（V_CCに接続）があります。
GND	このポートは接続されておらず、GND値（GNDに接続）があります。
--	このポートは接続されていて、値があります（V_CCまたはGND以外）。
Unconnected	ポートは接続されておらず、値がありません（ハング）。

選択したノードが原子プリミティブの場合、Propertiesペインに内部ロジックの回路図が表示されます。

2.5.3. Netlist Viewers Findペイン

Find ペインで次のオプションを設定して、検索処理の範囲を絞り込むことができます。

FindペインのBrowseをクリックして、検索の階層レベルを指定します。Select Hierarchy Levelダイアログボックスで、検索する特定のインスタンスを選択します。
検索中に親インスタンスの子階層を含めるには、Include subentitiesオプションをオンにします。
OptionsをクリックしてFind Optionsダイアログボックスを開きます。 Instances、Nodes、Ports、またはこれら3つの組み合わせをオンにして、検索のパラメーターをさらに絞り込みます。

Listボタンをクリックすると、Findボックスの下にプログレスバーが表示されます。

設定した基準に一致するすべての結果がテーブルに一覧表示されます。テーブル内の項目をダブルクリックすると、スケマティックビューで関連ノードが赤で強調表示されます。

2.6. 回路図

回路図は、RTL ViewerとTechnology Map Viewerの右側に表示されます。回路図ビューには、ネットリストのデザインロジックを表す回路図が含まれています。このビューは、RTL Viewerでゲートレベルのネットリストを表示し、Technology Map Viewerでテクノロジー・マップのネットリストを表示するためのメイン画面です。

RTL ViewerとTechnology Map Viewerは、デフォルトで回路図を単一ページに表示しようとします。回路図が複数のページにまたがっている場合、ネットを強調表示し、コネクタを使用して単一ページの信号をトレースできます。

2.6.1. 複数タブ表示での回路図の表示

RTL ViewerとTechnology Map Viewerは、複数のタブ付きビューをサポートしています。

複数タブ表示では、回路図をさまざまなタブに表示できます。選択はタブ付きビュー間では独立していますが、フォーカスのあるタブ内の選択はNetlist Navigatorペインと同期しています。

新しい空白のタブを作成するには、タブ行の末尾にあるNew Tabボタンをクリックします。これで、Netlist Navigatorペインからスケマティックビューにノードをドラッグできます。

タブを右クリックしてショートカットメニューを表示し、次の操作を実行します。

New Tabで空白のビューを作成する
フォーカスのあるタブのDuplicate Tabを作成する
Cascade Tabs を選択する
Tile Tabs を選択する
to close the tab in focusフォーカスのあるタブのClose Tabを作成する
フォーカスのあるタブ以外のすべてのタブを閉じるには、Close Other Tabsを選択する

2.6.2. 回路図シンボル

回路図内のノードの記号は、デザイン・ネットリストの要素を表します。これらの要素には、入力ポートと出力ポート、レジスター、ロジックゲート、Intelプリミティブ、高レベル・オペレーター、および階層インスタンスが含まれます。

注: ロジックゲートとオペレーター・プリミティブはRTL Viewerにのみ表示されます。 Technology Map Viewerのロジックは、レジスターやLCELLなどのアトム・プリミティブによって表されます。

表 5. スケマティック・ビューのシンボルこの表では、RTL ViewerとTechnology Map Viewerの回路図ビューに表示できるプリミティブと基本記号について説明します。
シンボル	説明
I/O Ports	現在の階層レベルの入力、出力、または双方向ポート。最上位階層を表示するときのデバイスの入力、出力、または双方向ピン。シンボルはバスを表すこともできます。双方向パスに接続されている1本のワイヤのみが示されています。入力シンボルは回路図の一番左側に表示されます。回路図の右端に、出力シンボルと双方向シンボルが表示されます。
I/O Connectors	同じ階層の別のページから来るネットを表す入力または出力コネクター。移動元または移動先を含むページに移動するには、コネクターをダブルクリックして適切なページに移動します。
OR, AND, XOR Gates	OR、AND、またはXORゲート・プリミティブ（ポート数はさまざま）。入力ポートまたは出力ポートの小さな丸（バブル記号）は、ポートが反転していることを示します。
MULTIPLEXER	ポート`0`とポート`1`の間で選択を行うセレクター・ポートを持つマルチプレクサー・プリミティブ。演算子として3つ以上の入力を持つマルチプレクサが表示されます。
BUFFER	バッファー・プリミティブである。この図は反転出力イネーブルポートを備えたトライステート・バッファーを示しています。イネーブルポートのない他のバッファーには、LCELL、SOFT、CARRY、およびGLOBALがあります。 NOTゲートおよびEXPエキスパンダー・バッファーは、イネーブルポートおよび反転出力ポートなしでこのシンボルを使用します。
LATCH	ラッチ/ DFF（データ・フリップフロップ）プリミティブ。 DFFには、ラッチおよびクロックトリガと同じポートがあります。他のフリップフロップ・プリミティブも同様です。追加の`ALOAD`非同期ロードおよび`ADATA`データ信号を含むDFFEA（イネーブルおよび非同期ロードを含むデータ・フリップフロップ）プリミティブ。セカンダリー・データ・ポートとして`ASDATA`を持つDFFEAS（イネーブルおよび同期および非同期ロードを備えたデータ・フリップフロップ）。
Atom Primitive	アトム・プリミティブ。シンボルは、原子名、ポート名、および原子タイプを表示します。青い網掛けは、内部の詳細を表示できるアトム・プリミティブを示しています。
Other Primitive	前のカテゴリに入らない任意のプリミティブ。プリミティブは低レベルのノードで、下位の階層には展開できません。記号は、ポート名、プリミティブ型または演算子型、およびその名前を表示します。
Instance	プリミティブまたは演算子（ユーザー定義の階層ブロック）に対応しないデザイン内のインスタンス。シンボルはポート名とインスタンス名を表示します。
Encrypted Instance	デザイン内のユーザー定義の暗号化されたインスタンス。シンボルはインスタンス名を表示します。ソースデザインは暗号化されているため、下位階層の回路図を開くことはできません。
RAM	レジスターされた入力とオプションで登録された出力を持つ同期メモリー・インスタンス。シンボルはデバイスファミリーとメモリーブロックの種類を示します。この図は、Stratix M-RAMブロック内の真のデュアル・ポート・メモリー・ブロックを示しています。
Constant	回路図全体を通して、デフォルトでは灰色でハイライト表示され、16進形式で表示される一定の信号値。

表 6. RTL Viewerスケマティック・ビューのオペレーター・シンボル次のリストは、RTL Viewerのスケマティック・ビューに表示されるその他の上位レベルの演算子記号です。
シンボル	説明
	加算演算子 `OUT = A + B`
	乗数演算子 `OUT = A ¥ B`
	除算演算子 `OUT = A / B`
	等しい
	左シフト演算子 `OUT = (A << COUNT)`
	右シフト演算子 `OUT = (A >> COUNT)`
	モジュロー演算子 `OUT = (A%B)`
	小なりコンパレーター `OUT = (A<:B:A>B)`
	マルチプレクサー `OUT = DATA [SEL]` データ範囲のサイズは2^{sel range size}です。
	セレクター 1ホット選択入力と2つ以上の入力信号を持つマルチプレクサー。
	2進数デコーダー `OUT` = (binary_number (`IN`) == x) x = 0 の場合 $x = 2^{(n + 1)} - 1$ に

2.6.3. スケマティック・ビューで項目の選択

スケマティックビューでアイテムを選択するには、Netlist ViewerのツールバーでSelection Toolが有効になっていることを確認してください。スケマティック・ビューでアイテムをクリックすると、赤で強調表示されます。

Shiftキーを押しながらマウスで選択して、複数の項目を選択します。

スケマティック・ビューで選択した項目は、Netlist Navigatorペインで自動的に選択されます。選択したエントリーを表示する必要がある場合、フォルダーが自動的に展開されます。ただし、エントリーを選択解除してもフォルダーは自動的には折りたたまれません。

スケマティック・ビューで階層ボックス、ノード、またはポートを選択すると、Schematic Viewによってアイテムが赤で強調表示されますが、接続ネットは強調表示されません。スケマティック・ビューでネット（ワイヤまたはバス）を選択すると、スケマティック・ビューでは接続されているすべてのネットが赤で強調表示されます。

項目を選択すると、選択項目を右クリックしたときに表示されるショートカットメニューの内容に基づいて、その項目に対してさまざまな操作を実行できます。

2.6.4. スケマティック・ビューのショートカット・メニュー・コマンド

スケマティック・ビューで選択したインスタンスまたはプリミティブを右クリックすると、Netlist Viewerにショートカット・メニューが表示されます。

選択したアイテムがノードの場合、次のオプションが表示されます。

Expand to Upper Hierarchyをクリックして、フォーカスのあるノードの親階層を表示します。
選択した項目名をクリップボードにコピーするには、Copy ToolTipをクリックします。このコマンドはネットでは機能しません。
選択した項目をスケマティック・ビューから削除するには、Hide Selectionをクリックします。このコマンドはデザインからアイテムを削除するのではなく、現在のビューでアイテムをマスクするだけです。
Filteringをクリックして、選択内容をフィルタリングするためのオプションを含むサブメニューを表示します。

2.6.5. スケマティック・ビューでのフィルタリング

フィルタリングを使用すると、ネットリスト内のノードおよびネットを除外して、関心のあるロジックエレメントのみを表示できます。

表示したいパスの一部である階層ボックス、ノード、またはノードのポートを選択して、ネットリストをフィルタリングできます。以下のフィルターコマンドが利用可能です。

Sources—選択のソースを表示します。
Destinations—選択先を表示します。
Sources & Destinations—選択のソースと宛先を表示します。
Selected Nodes—選択されたノードのみを表示します。
Between Selected Nodes—選択したノード間のパスにあるノードと接続を表示します。
Bus Index—出力または入力バスポートの1つ以上のインデックスの送信元または送信先を表示します。
Filtering Options—Filtering Optionsダイアログボックスを表示します。
- Stop filtering at register—このオプションをオンにすると、Netlist Viewerは最も近いレジスター境界を除外するように指示します。
- Filter across hierarchies—このオプションをオンにすると、Netlist Viewerは階層を越えてフィルタリングするようになります。
- Maximum number of hierarchy levels—スケマティック・ビューに表示できる階層レベルの最大数を設定します。

ネットリストをフィルタリングするには、階層ボックス、ノード、ポート、ネット、またはステートノードを選択し、ウィンドウ内を右クリックしてFilterをポイントし、適切なフィルターコマンドをクリックします。 Netlist Viewerは、フィルタリング後に残ったネットリストを表示する新しいページを生成します。

2.6.6. スケマティック・ビューでのノードの内容の表示

RTL ViewerとTechnology Map Viewerでは、ノードの内容を表示して、基になる実装の詳細を確認できます。

LUT、レジスタ、ロジックゲートを見ることができます。 RTL ViewerまたはTechnology Map Viewerで特定のデバイスのRAMおよびDSPブロックの実装を表示することもできます。 Technology Map Viewerでは、プリミティブの内容を表示して、その基になっている実装の詳細を確認できます。

図 6. オブジェクトのラップとアンラップインスタンスの内容を展開できる場合は、スケマティック・ビューのオブジェクトの右上隅にプラス記号が表示されます。内容を折り返す（そしてコンパクト形式に戻す）には、折り返されていないインスタンスの右上隅にあるマイナス記号をクリックします。

注: スケマティック・ビューでは、アトム・インスタンスの内部詳細を個々のノードとして選択することはできません。内部の詳細に対するマウス操作は、アトム・インスタンスに対するマウス操作として扱われます。

図 7. 階層外の接続を持つノード場合によっては、選択したインスタンスがスケマティック・ビューの階層の表示レベル外の何かに接続します。この場合、ネットは点線で表示されます。点線をダブルクリックしてビューを展開すると、接続先が表示されます。

図 8. 階層を越えたネットの表示ネットが階層外のインスタンスに接続している場合、ネットを選択し、ノードをラップ解除して宛先ポートを確認できます。

図 9. 接続性の詳細の表示バスポートまたはバスピンを選択し、そのオブジェクトのコンテキストメニューでConnectivity Detailsをクリックします。

Connectivity Detailsウィンドウでオブジェクトをダブルクリックすると、すばやく移動できます。プラス記号が表示されている場合、ビュー内のオブジェクトをさらに展開することができます。これは、複雑なネットリスト内の信号をトレースするときに非常に便利です。

2.6.7. スケマティック・ビューでノードの移動

スケマティック・ビューで目的の場所にドラッグして、アイテムを並べ替えます。

ネットリストのある領域から別の領域にノードを移動するには、ノードを選択してShiftキーを押します。リーガル・プレースメントは、階層内の影付きの領域として表示されます。クリックして選択したノードを削除します。

図 10. Legal Placement when Moving Nodes

スケマティック・ビューをデフォルトの配置に戻すには、右クリックしてRefreshをクリックします。

2.6.8. Technology Map ViewerでのLUT表現の表示

選択したLUTを右クリックしてPropertiesをクリックすると、LUTのさまざまな表現を表示できます。

LUT表現は、Propertiesダイアログボックスの次の3つのタブで表示できます。

Schematic タブ—LUTの等価ゲート表現。
Truth Table タブ—真理値表の表現。

2.6.9. ズーム・コントロール

ツールバーのZoom Tool、またはマウスジェスチャを使用して、Viewメニューの回路図の拡大率を制御します。

デフォルトでは、Netlist Viewerはウィンドウに収まるサイズのほとんどのページを表示します。スケマティック・ページが非常に大きい場合、スケマティックは最小ズームレベルで表示され、ビューは最初のノードを中心に配置されます。Zoom Inをクリックすると画像が大きく表示され、Zoom Outをクリックすると画像が縮小されて表示されます（画像全体が表示されていない場合）。Zoomコマンドを使用すると、拡大率を指定できます（100％がスケマティック・シンボルの標準サイズと見なされる）。

Netlist ViewerツールバーのZoom Toolを使用して、スケマティック・ビューの拡大率を制御できます。ツールバーのZoom Toolを選択したときに、スケマティック内をクリックすると、クリックした場所にズームインしてビューが中央に配置されます。回路図を右クリックすると、ズームアウトしてクリックした位置にビューが集中します。 Zoom Toolを選択すると、マウスカーソルで長方形のボックス領域を選択して、回路図の特定の部分にズームインすることもできます。選択された領域を示すために回路図が拡大されます。

スケマティック・ビュー内で、次のマウス・ジェスチャーを使用して特定のセクションを拡大することもできます。

zoom in—左上から始まる領域の周囲でボックスをドラッグし、右下にドラッグするとその領域にズームインします。
zoom -0.5—線を左下から右上にドラッグすると、拡大率が0.5段階に縮小されます。
zoom 0.5—線を右下から左上にドラッグすると、0.5倍の倍率でズームされます。
zoom fit—右上から左下に線をドラッグすると、ページ内のスケマティック・ビューに収まります。

2.6.10. Bird's Eye Viewでナビゲートする

Bird’s Eye Viewを開くには、ViewメニューのBird’s Eye Viewをクリックするか、またはツールバーのBird’s Eye Viewアイコンをクリックします。

回路図全体を表示すると、大きなネットリストをデバッグしたりトレースしたりするときに便利です。インテル^® Quartus^® Primeソフトウェアを使用すると、RTL ViewerおよびTechnology Map Viewerで使用可能なBird's Eye View機能を使用して、回路図の特定のセクションに素早く移動できます。

Bird’s Eye Viewに現在の関心領域が表示されます。

インジケーターをクリックしてドラッグするか、右クリックして領域を囲む長方形のボックスを形成して、領域を選択します。
スケマティック内を移動するには、長方形のボックスをクリックしてドラッグします。
スケマティック・ビューで長方形ボックスのサイズを拡大または縮小します。

2.6.11. ページへのスケマティックの分割

デザイン階層が大きい場合、RTL ViewerとTechnology Map Viewerはネットリストをスケマティック・ビューの複数のページに分割します。

階層レベルが複数のページに分割されている場合、スケマティック・ウィンドウのタイトルバーは、どのページが表示されているか、およびこの階層レベルに存在する総ページ数を示します。スケマティック・ビューでは、これがPage <current page number> of <total number of pages>として表示されます。

2.6.12. スケマティックページでのネットのフォロー

入力および出力コネクター記号は、同じ階層の複数ページにまたがって接続するノードを示します。コネクターをダブルクリックして、ネットを階層の次のページにたどります。

注: ダブルクリックしてコネクター・ポートをたどると、Netlist Viewerは新しいページを開きます。このページでは、前のページと同じズーム率を使用して、特定のソースまたはデスティネーション・ネットにビューが集中します。 Intelは、特定のネットを階層の新しいページまでたどるには、ダブルクリックしてページ間を移動する前に、まず必要なネットを選択して赤で強調表示することを推奨します。

2.7. ソース・デザイン・ファイルと他のインテル Quartus Prime ウィンドウのクロスプローブの実行

RTL ViewerおよびTechnology Map Viewerを使用すると、ソース・デザイン・ファイルおよびインテル^® Quartus^® Primeソフトウェアの他のさまざまなウィンドウをクロスプローブできます。

Netlist Viewerで、興味のある1つ以上の階層ボックス、ノード、状態ノード、または状態遷移アークを選択し、該当する別のインテル^® Quartus^® Primeソフトウェア・ウィンドウで対応する項目を見つけることができます。その後、適切なエディターまたはフロアプランで表示または変更や割り当てを行うことができます。

別のウィンドウでNetlist Viewerから項目を見つけるには、回路図または状態図で目的の項目を右クリックし、Locateをポイントして適切なコマンドをクリックします。以下のコマンドが利用可能です。

Locate in Assignment Editor
Locate in Pin Planner
Locate in Chip Planner
Locate in Resource Property Editor
Locate in Technology Map Viewer
Locate in RTL Viewer
Locate in Design File

アイテムを見つけるために使用できるオプションは、ノードの種類と、配置配線後に存在するかどうかによって異なります。メニューでコマンドがイネーブルされる場合、選択したノードで使用できます。すべてのノードに対してLocate in Assignment Editorコマンドを使用できますが、合成後に存在しないノードに割り当てが適用されると、配置および配線中に割り当てが無視される可能性があります。

Netlist Viewerは、適切なエディターまたはフロアプラン用に別のウィンドウを自動的に開き、新しく開かれたウィンドウで選択したノードまたはネットを強調表示します。Windowメニューで選択するか、新しいウィンドウを閉じる、最小化する、移動することで、Netlist Viewerに戻ることができます。

2.8. Netlist Viewersのクロスプローブのインテル Quartus Primeソフトウェアの別ウィンドウからの実行

インテル^® Quartus^® Primeソフトウェアの他のウィンドウからRTL ViewerとTechnology Map Viewerにクロスプローブできます。別のウィンドウで1つ以上のノードまたはネットを選択し、それらをいずれかのNetlist Viewersで見つけることができます。

RTL ViewerとTechnology Map Viewerの間のノードを見つけることができます。また、次のインテル^® Quartus^® Primeソフトウェア・ウィンドウからRTL ViewerとTechnology Map Viewerのノードを見つけることができます。

Project Navigator
Timing Closure Floorplan
Chip Planner
Resource Property Editor
Node Finder
Assignment Editor
Messages Window
Compilation Report
Timing Analyzer (supports the Technology Map Viewer only)

別のウィンドウからNetlist Viewer内の要素を見つけるには、適切なインテル^® Quartus^® Primeウィンドウ内の1つまたは複数のノードを選択します。たとえば、Project NavigatorのHierarchyタブのEntityリストでエンティティを選択するか、Timing Closure Floorplanでノードを選択するか、Assignment EditorのFromまたはToカラムでノード名を選択します。次に、選択したオブジェクトを右クリックしてLocateをポイントし、Locate in RTL ViewerまたはLocate in Technology Map Viewerをクリックします。このコマンドをクリックすると、Netlist Viewerが開くか、Netlist Viewerが開いている場合は前面に表示されます。

注: コンパイル後に最初にウィンドウが開くと、Netlist Viewerが開く前にプリプロセッサステージが実行されます。

Netlist Viewerには、選択したノードと、該当する場合はノード間の接続が表示されます。表示は、オブジェクトを右クリックし、次にFilter across hierarchyを使用してFilter > Selected Nodesをクリックした場合に表示されるものと似ています。 Netlist Viewerでノードが見つからない場合は、メッセージボックスにCan’t find requested locationというメッセージが表示されます。

2.9. タイミングパスの表示

タイミング・アナライザー・ステージを含む完全なデザインのコンパイルが完了したら、タイミングレポートからタイミング・パス・クロス・プローブの視覚的表現を確認できます。 .タイミングレポートの生成については、インテル^® Quartus^® Primeプロ・エディション User Guide: タイミング・アナライザーを参照してください。

Timing AnalyzerからTechnology Map Viewerへのタイミングパスを特定すると、各ノードに関連するインターコネクトとセル遅延が回路図シンボルの上に表示されます。選択したタイミングパスの合計スラックが、回路図のPage Titleのセクションに表示されます。

Compilation Report目次からレポートを開くには、Timing Analyzer GUI > Report Timingをクリックしてタイミングコーナーをダブルクリックします。
Timing Analyzerからレポートを開くには、ReportペインのReport Timingフォルダーを開き、タイミングコーナーをダブルクリックします。
Summary of Pathsタブで、テーブル内の行を右クリックしてLocate Path > Locate in Technology Map Viewerを選択します。 Technology Map Viewerの回路図ページには、タイミングパス上のノードと合計遅延の概要が表示されます。

2.10. デザイン・ネットリスト改訂履歴の最適化

この章には、以下の改訂履歴が適用されます。

ドキュメントのバージョン	インテル^® Quartus^® Prime バージョン	変更内容
2018.09.24	18.1.0	タイミングパスの表示へのリンクを追加。「回路図記号」トピックから、サポートされていないCARRYバッファーへの参照を削除。
2016.10.31	16.1.0	Intelのブランド変更を実装。
2016.05.03	16.0.0	Schematic Viewerトピックを削除。
2015.11.02	15.1.0	ステージ・スナップショットを表示するためのSchematic Viewerトピックを追加。次の新しい機能および機能の更新に関する情報を追加。 Nets visible across hierarchies Connection Details Display Settings Hand Tool Area Selection Tool New default behavior for Show/Hide Instance Pins (default is now off)
2014.06.30	14.0.0	1ページにネットリストを表示およびインスタンスピンを表示/非表示コマンドを追加。
2013年11月	13.1.0	HardCopyデバイス情報を削除。新しいテンプレートを再編成と移行。新しいネットリストビューアのサポートを追加。
2012年11月	12.1.0	グローバルネットルーティング機能をサポートするセクションを追加。
2012年6月	12.0.0	調査リンクを削除。
2011年11月	10.0.2	テンプレートを更新。
2010年10月	10.0.1	新しいドキュメントテンプレートに変更。
2010年7月	10.0.0	更新されたスクリーンショット主要なユーザー・インターフェイスの変更を含む、インテル^® Quartus^® Primeソフトウェアバージョン10.0の章を更新。
2009年11月	9.1.0	デバイスを更新。マイナーなテキスト編集。
2009年3月	9.0.0	第13章は以前のバージョン8.1.0の第12章でした。図13–2、図13–3、図13–4、図13–14、および図13–30を更新。
2008年11月	8.1.0	ページサイズを8.5”×11”に変更。
2008年5月	8.0.0	Arria GXサポートを追加。演算子記号を更新。ラジアルメニュー機能に関する情報を更新。ズーム機能を更新。回路図からSignal Tap Analyzerへのプローブに関する情報を更新新しいセクション“Enabling and Disabling the Radial Menu”、“Changing the Time Interval”、“Changing the Constant Signal Value Formatting”、“Logic Clouds in the RTL Viewer”、“Logic Clouds in the Technology Map Viewer”、“Manually Group and Ungroup Logic Clouds”、“Customizing the Shortcut Commands”を追加。いくつかのセクションの名前を変更。セクション“Customizing the Radial Menu”を削除。セクション“Grouping Combinational Logic into Logic Clouds”を移動。インテル^® Quartus^® Primeソフトウェアバージョン8.0に基づいてドキュメント・コンテンツを更新。

3. ネットリストの最適化と物理合成

インテル^® Quartus^® Primeソフトウェアは、デザインのパフォーマンスを向上させるネットリストと物理合成の最適化を提供します。フィッティング中にクリックして物理合成オプションをイネーブルします。この章では、ネットリストと物理合成オプションの適用、およびバック・アノテーションによるコンパイル結果の保存のためのガイドラインについても説明します。

表 7. ネットリスト最適化と物理合成オプション
オプション	位置/説明
Enable physical synthesis options.	Assignments > Settings > Compiler Settings > Advanced Settings (Fitter) 。物理合成の最適化は、合成中、フィッティング中、またはその両方で、コンパイルフローのさまざまな段階で適用されます。
Enable netlist optimization options.	Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis) 。ネットリストの最適化は、特定のプリミティブの観点からデザインを記述するデザインのアトムネットリストを使用して機能します。アトムネットリストファイルは、サードパーティの合成ツールで生成されたElectronic Design Interchange Format（.edf）ファイルにすることができます。インテル^® Quartus^® Prime合成は、アトムネットリストを内部的に生成し、内部的に使用します。

注: 物理合成最適化を使用すると、デザイン内のプリミティブのノード名が変わる可能性があるため、デザインが固定ノード名に依存しているかどうかを評価する必要があります。Signal Tap Logic Analyzer、正式な検証、Logic Lockベースの最適化フロー（レガシーデバイス用）など、固定ノード名を必要とする可能性がある検証フローを使用する場合、物理合成オプションを無効にします。

3.1. 物理合成の最適化

インテル^® Quartus^® Prime Fitterは、論理セルを配置配線して、論理の重要な部分が互いに接近し、最速の配線リソースを使用するようにします。ただし、ルーティング遅延は多くの場合、一般的なクリティカルパス遅延の重要な部分です。物理合成の最適化では、配置情報、配線遅延、タイミング情報を考慮して最適な配置を決定します。次に、Fitterは、タイミング駆動型の最適化を設計の重要部分に集中します。合成プロセスとフィッティング・プロセスの緊密な統合は、物理合成として知られています。

以下のセクションでは、インテル^® Quartus^® Primeソフトウェアで利用可能な物理合成の最適化、およびそれらがパフォーマンスの向上および選択したデバイスへの適合にどのように役立つかについて説明します。

3.1.1. 物理合成最適化の有効化

物理合成最適化では、組合せ最適化と順次最適化およびレジスター複製の実行によって回路パフォーマンスが向上します。

物理合成最適化を有効にするためのオプションは次の通りです。

Assignments > Settings > Compiler Settingsをクリックします。
リタイミング、組み合わせ最適化、およびレジスターの複製を有効にするには、Advanced Settings (Fitter) をクリックします。次に、Physical Synthesisを有効にします。
Netlist Optimizationsレポートで物理合成結果を表示します。

3.1.2. 物理合成オプション

インテル^® Quartus^® Primeソフトウェアはフィッティング結果を改善するために物理合成最適化オプションを提供します。これらのオプションにアクセスするには、Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)をクリックしてください。

注: デザインの特定の要素に対してグローバル・フィジカル・シンセシス最適化を無効にするには、特定のノードまたはエンティティに対してNetlist OptimizationsロジックオプションをNever Allowに割り当てます。

表 8. 物理合成オプション
オプション	説明
Advanced Physical Synthesis	フィッティング中にフィジカル・シンセシス・エンジンを使用して組み合わせ最適化とシーケンシャル最適化を実行し、回路性能を向上させます。
Netlist Optimizations	Assignment Editorを使用して、Netlist Optimizationsロジックオプションを適用できます。このオプションを使用して、デザインの一部に対して物理合成の最適化をディセーブルします。
Allow Register Duplication	デザイン・パフォーマンスを向上させるためにCompilerがレジスターを複製することを可能にします。このオプションをイネーブルすると、コンパイラはレジスタをコピーしてファンアウトをこの新しいノードに移動します。この最適化により配線性が向上し、ファンアウトが多いネットで配線ワイヤの総数を減らすことができます。このオプションをディセーブルすると、レジスタのタイミングを変更する最適化がディセーブルされます。この設定は、Analysis＆SynthesisとFitterに影響します。
Allow Register Merging	デザイン内の他のレジスターと同一のレジスタをCompilerが削除できるようにします。このオプションを有効にすると、2つのレジスターが同じロジックを生成する場合、Compilerは1つのレジスターを削除し、残りのレジスターは削除されたレジスターのデスティネーションにファンアウトします。このオプションは、Compilerが重複レジスターの意図的な使用を排除しないようにする場合に便利です。レジスタマージをディセーブルすると、コンパイラはレジスタのタイミングを最適化する最適化をディセーブルされます。この設定は、Analysis＆SynthesisとFitterに影響します。

3.2. ネットリスト最適化の適用

ネットリスト最適化を使用した場合のパフォーマンスの向上は、設計に依存します。クリティカルパス遅延のバランスをとるためにデザインを再構築した場合、ネットリストの最適化によってパフォーマンスの向上は最小限に抑えられます。

特定のデザインに最適な設定の組み合わせを確認するには、利用可能なオプションを試してみる必要があります。コンパイルレポートのメッセージを参照して、各オプションの改善の大きさを確認し、特定のオプションと特定の作業レベルのどちらをオンにするかを判断してください。

より多くのネットリスト最適化オプションをオンにすると、デザイン内のノード名がさらに変更される可能性があります。Signal Tap Logic Analyzerや固定または既知のノード名を必要とする正式な検証などの検証フローを使用している場合、この点に留意してください。

最良の結果を得るには、インテル^® Quartus^® Prime Design Space Explorer II（DSE）を使用して、さまざまなネットリスト最適化オプションを適用します。

3.2.1. WYSIWYGの原始再合成

他社製ツールで合成されたデザインの場合、Perform WYSIWYG primitive resynthesisオプションを使用すると、合成済みネットリストに最適化を適用できます。

Perform WYSIWYG primitive resynthesisオプションは、インテル^® Quartus^® Primeソフトウェアにアトムネットリスト内の論理要素（LE）を論理ゲートにマップ解除し、次にゲートをIntel特定のプリミティブに再マップするように指示します。サードパーティ合成ツールは、特定のプリミティブを使用して.edfまたは.vqmアトムネットリストファイルを生成します。Perform WYSIWYG primitive resynthesisオプションをオンにすると、インテル^® Quartus^® Primeソフトウェアは再マッピングプロセス中にデバイス固有の手法を使用します。この機能は、プロジェクトに指定されたOptimization Technique（Speed、Area、またはBalanced）を使用してデザインを再マッピングします。

Perform WYSIWYG primitive resynthesisオプションは、LCELLまたはLEプリミティブとも呼ばれる論理セル、および通常のI / Oプリミティブ（レジスタを含むことがある）のみをマップ解除して再マップします。ダブルデータレート（DDR）I / Oプリミティブ、メモリープリミティブ、デジタル信号処理（DSP）プリミティブ、およびキャリーチェイン内のロジックセルは再マッピングされません。このプロセスでは、暗号化された.vqm ファイルまたは.edfファイル（サードパーティの知的財産（IP）など）で指定されているロジックは処理されません。

アトムネットリストのプリミティブは分割されてからインテル^® Quartus^® Primeソフトウェアによって再マップされるため、Perform WYSIWYG primitive resynthesisオプションを使用すると、サードパーティ合成ツールから.vqm ファイルまたは.edfファイルのノード名を変更できます。再マッピングプロセスは重複するレジスターを削除します。削除されないレジスターは、再マッピング後も同じ名前を保持します。

Netlist OptimizationsロジックオプションをNever Allowに設定したノードまたはエンティティは、WYSIWYGプリミティブ再合成中は影響を受けません。 Assignment Editorを使用して、Netlist Optimizationsロジックオプションを適用できます。このオプションは、デザインの一部に対してWYSIWYGの再合成をディセーブルします。

注: プリミティブノード名は合成中に指定されます。ネットリストの最適化が適用されると、プリミティブが作成および削除されるためにノード名が変わる可能性があります。サードパーティ合成ツールでロジックを保持するために適用されたHDL属性は、インテル^® Quartus^® Primeソフトウェアが読み出すアトムネットリストに書き込まれないため、維持できません。

インテル^® Quartus^® Primeソフトウェアを使用してデザインを合成する場合、Preserve Register（preserve）およびKeep Combinational Logic (keep)属性を使用してデザイン内の特定のノードを維持できます。

図 11. WYSIWYGプリミティブ再合成のインテル^® Quartus^® Primeフロー

3.3. スクリプトのサポート

この章で説明されている手順を実行して設定をTclスクリプトで行うことができます。コマンドプロンプトでいくつかの手順を実行することもできます。スクリプトコマンドオプションの詳細については、インテル^® Quartus^® Prime Command-LineおよびTcl API Helpブラウザーを参照してください。 Helpブラウザーを実行するには、コマンドプロンプトで次のコマンドを入力します。

quartus_sh --qhelp

このセクションで説明するオプションの多くは、インスタンス・レベルまたはグローバルレベル、あるいはその両方で指定できます。

グローバル割り当てを実行するには、次のTclコマンドを使用します。

set_global_assignment -name <QSF variable name> <value>

インスタンスを割り当てるには、次のTclコマンドを使用します。

set_instance_assignment -name <QSF variable name> <value> \  -to <instance name>

3.3.1. 合成ネットリストの最適化

プロジェクトの.qsfファイルには、GUIで指定した設定が保存されています。あるいは、.qsfを直接編集することもできます。.qsfファイルは、次の合成ネットリスト最適化コマンドをサポートしています。Typeカラムは、設定がグローバル設定、インスタンス設定、またはその両方としてサポートされているかどうかを示します。

表 9. 合成ネットリストの最適化と関連設定
設定名	インテル^® Quartus^® Prime 設定ファイル変数名	値	Type
Perform WYSIWYG Primitive Resynthesis	`ADV_NETLIST_OPT_SYNTH_WYSIWYG_ REMAP`	`ON`, `OFF`	Global, Instance
Optimization Mode	`OPTIMIZATION_MODE`	`BALANCED` `HIGH PERFORMANCE EFFOR` `AGGRESSIVE PERFORMANCE`	Global, Instance
Power-Up Don’t Care	`ALLOW_POWER_UP_DONT_CARE`	`ON`, `OFF`	Global

3.3.2. 物理合成の最適化

表 10. 物理合成の最適化と関連設定
設定名	インテル^® Quartus^® Prime 設定ファイル変数名	値	タイプ
Advanced Physical Synthesis	`ADVANCED_PHYSICAL_SYNTHESIS`	`ON`, `OFF`	Global

3.4. ネットリストの最適化とフィジカルシンセシスの改訂履歴

この章には、以下の改訂履歴が適用されます。

ドキュメント・バージョン	インテル^® Quartus^® Prime バージョン	変更内容
2018.09.24	18.1.0	「タイミングロジックオプション用のICOレジスタ配置の最適化」トピックから、サポートされていないCASCADEバッファ」へのリファレンスを削除。
2018.05.07	18.0.0	トピック：パーティション・ネットリストの分離を削除。
2017.11.06	17.1.0	.vqmファイルへのリファレンスを削除。トピック：パーティション・ネットリストの分離を追加。
2016.10.31	16.1.0	Intelのブランド変更を実装。物理合成オプションと手順を更新。
2016.05.02	16.0.0	非推奨の物理合成オプションに関する情報を削除。
2015.11.02	15.1.0	Quartus IIのインスタンスをインテル^® Quartus^® Prime に変更しました。物理合成を追加。
2014.12.15	14.1.0	Fitter Settings、Analysis & Synthesis Settings、およびPPhysical Synthesis Optimizations Settingsの場所をCompiler Settingsに更新。 DSE IIの内容を更新。
2014年6月	14.0.0	フォーマットを更新。
2013年11月	13.1.0	HardCopyデバイス情報を削除。
2012年6月	12.0.0	調査リンクを削除。
2011年11月	10.0.2	テンプレートの更新。
2010年12月	10.0.1	テンプレートの更新。
2010年6月	10.0.0	いくつかのセクションにインテル^® Quartus^® Prime Helpへのリンクを追加。
2009年11月	9.1.0	マイナーな編集上の更新。
2009年3月	9.0.0	ゲートレベルのレジスター・リタイミングのセクションを削除。参照文書を更新。
2008年11月	8.1.0	8½”×11”ページサイズに変更。内容には変更しない。
2008年5月	8.0.0	11-9ページの「パフォーマンスに対する物理合成の最適化」を更新。 11-16ページにフィッティングの物理合成オプションを追加

4. タイミング収束と最適化

この章では、Intelデバイス用にデザインする際のタイミング性能を向上させるための手法について説明します。塗布技術はデザインによって異なります。各手法を適用しても、必ずしも結果が向上するわけではありません。

インテル^® Quartus^® Primeソフトウェアのデフォルト設定とオプションは、コンパイル時間、リソース使用率、タイミング性能の間で最良のトレードオフを提供します。これらの設定を調整して、他の設定がデザインにより良い結果をもたらすかどうかを判断できます。

注: いくつかのテクニックは家族特有のものです。

4.1. マルチ・コーナー・タイミングの最適化

プロセスの変動や動作条件の変化により、スローコーナーのタイミングモデルよりもパス遅延が大幅に小さくなる可能性があります。その結果、これらのパスでホールドタイム違反が発生し、まれにセットアップタイム違反が発生することがあります。

さらに、より新しいデバイスファミリーをターゲットとしたデザイン（より小さなプロセス・ジオメトリー）は、最高動作温度で最低の回路性能を常に示すわけではありません。回路が最も遅い温度は、選択したデバイス、デザイン、およびコンパイル結果によって異なります。インテル^® Quartus^® Primeソフトウェアは、新しいデバイスファミリーに3つの異なるタイミングコーナー（Slow 85°Cコーナー、Slow 0°Cコーナー、およびFast 0°Cコーナー）を提供することによって、この新しい依存関係を管理します。他のデバイスファミリーでは、Fast 0°CとSlow 85°Cの2つのタイミングコーナーがあります。

Optimize multi-corner timingオプションは、すべてのプロセスコーナーおよび動作条件でタイミング要件を満たすようにFitterに指示します。結果として得られるデザイン実装は、プロセス、温度、および電圧の変動に対してより堅牢です。このオプションはデフォルトでオンになっており、コンパイル時間を約10％長くします。

.このオプションがオフの場合、Fitterはスロー・コーナー・タイミング・モデル（特定のスピードグレードで最も低電圧の条件で動作するデバイス）からのスローコーナー遅延のみを考慮してデザインを最適化します。

4.2. クリティカルパス

クリティカルパスとは、デザインの中でネガティブ・スラックのあるタイミングパスです。これらのタイミングパスは、デバイスのI/Oから内部のレジスター、レジスターからレジスターに、またはレジスターからデバイスのI/Oに及ぶことがあります。

パスのスラックはその重要性を決定します。タイミング解析レポートにスラックが表示されます。これは、Timing Analyzerを使用して生成できます。

タイミング・クロージャのデザイン解析は、非常に複雑なデザインで最適な性能を得るための基本的な要件です。 Chip Plannerの分析機能は、複雑なデザインのタイミングを調整するのに役立ちます。

4.2.1. クリティカル・パスの表示

Chip Plannerでクリティカル・パスを表示すると、特定のパスに問題がある理由がわかります。配置を変更してマイナスのたるみを減らすことができるかどうかがわかります。フロアプラン内のパスを表示するには、タイミング解析を実行して結果をTiming Analyzerに表示します。

4.3. クリティカル・チェイン

インテル^® Stratix^® 10デバイスファミリーは、Hyper-Awareデザインフローを使用してデザインサイクルを短縮し、パフォーマンスを最適化します。

Hyper-Awareデザインフローは、自動化されたレジスター・リタイミングとターゲット・タイミング・クロージャー推奨事項（Fast Forwardコンパイル）の実装を組み合わせることで、Hyper-Registersの使用を最大化します。このような技術の合計が、デザインにおいて最高の性能をもたらします。

クリティカル・チェインは、さらにレジスター・リタイミングの最適化を制限するデザインパスをレポートします。インテル^® Quartus^® Primeプロ・エディションソフトウェアには、Hyper-Retimerのクリティカル・チェインレポートが用意されており、デザインパフォーマンスを向上させることができます。 Hyper-RetimerはHyper-Registersを使用してクリティカル・チェイン内のすべてのレジスターのスラックを均等にバランスさせるため、より高いレベルの最適化に集中できます。

Hyper-Retimerのクリティカル・チェイン・レポートを使用してデザイン・パフォーマンスを向上させる方法の詳細については、インテル^® Stratix^® 10 High-Performance Design HandbookのInterpreting Critical Chain Reportsトピックを参照してください。

4.3.1. クリティカル・チェインの表示

クリティカル・チェインを見ると、デザインのリタイミング操作を制限する正確なロジックがわかります。たとえば、リタイミングがRTLコード、またはデザインに適用した制約によって制限されているかどうかを確認できます。インテル^® Quartus^® Primeプロ・エディションは、クロックドメインおよびクロック・ドメイン・クロッシングごとに1つのクリティカル・チェインをレポートします。

クリティカル・チェインは、Hyper Aware Design Flowの2つの異なる段階で使用できます。

Retiming Limit Details Reportでは:
このレポートは、Hyper Awareデザインフローのリタイミング段階に関連付けられており、デフォルトでイネーブルされます。
Fast Forward Compilation Reportでは:
Fast Forward Compilationステージはオプションであり、デフォルトでディセーブルされます。このステージはCompilation Dashboardからイネーブルされます。あるいは、CompilationsタスクのFast Forward Timing Closure Recommendationsをクリックしてタスクを直接開始します。
.また、Technology Map Viewerでクリティカル・チェインをグラフィカルに視覚化することもできます。詳細は、インテル^® Stratix^® 10 High-Performance Design HandbookでのLocate Critical Chainsを参照してください。

4.4. タイミング・クロージャのデザイン評価

デザインでタイミングエラーが発生した場合、このセクションのガイドラインに従ってください。ガイドラインは、デザインのコンパイル結果を評価する方法と問題に対処する方法を示します。このガイドラインでは、デザインスピードを向上させるためのRTLの再構成の具体例については説明していませんが、解析手法を使用するとRTLの変更を評価してタイミングを閉じることができます。

4.4.1. コンパイル結果の確認

4.4.1.1. メッセージの確認

デザインをコンパイルしたら、コンパイルレポートの各セクションのメッセージを確認します。

タイミングが合わないデザインのほとんどは、コンパイル中にFitterが警告メッセージとして報告する他の問題から始まります。警告メッセージの原因と、警告を修正するか無視するかを決定します。

警告メッセージを確認してから、情報メッセージを確認してください。接続されていないポート、無視された制約、ファイルの欠落、ソフトウェアによる仮定や最適化など、予期しないことに注意してください。

4.4.1.2. フィッター・ネットリスト最適化の評価

Fitterはデザイン・ネットリストの最適化も実行できます。主な変更には、レジスターのパッキング、論理セルの複製または削除、信号の反転、またはある論理セルから別の論理セルへの入力の移動などの一般的な方法でのノードの変更があります。FitterセクションのNetlist Optimizationsの結果でこれらのレポートを見つけて確認します。

4.4.1.3. 最適化結果の評価

最適化によって何が変更されたか、そしてパフォーマンスがどう改善されたかを確認した後、向上したパフォーマンスを得るために費やしたランタイムを評価します。コンパイル時間を短縮するために、いくつかのコンパイルのフィジカル・シンセシスとネットリスト最適化を見直し、フィジカル・シンセシスが実行した変更点を反映するようにRTLを編集します。特定のレジスタ・セットが一貫してリタイミングされる場合は、同様にレジスタをリタイムするようRTLを編集します。変更点がフィジカル・シンセシス・アルゴリズムが行った内容にマッチするよう作成されると、フィジカル・シンセシス・オプションは、同じタイプのパフォーマンスの改善を行っている間、コンパイル時間を節約するためにオフにすることができます。

4.4.1.4. リソース使用率の評価

グローバルおよび非グローバル信号の使用、ルーティングの利用、およびクラスタリングの複雑さ、などのデザインに使用される様々なリソースを評価します。

4.4.1.4.1. GlobalおよびNon-Globalの使用

多数のクロックを含むデザインの場合、グローバル信号と非グローバル信号を評価してグローバルリソースが効果的に使用されているかどうかを判断し、使用されていない場合は変更を検討します。これらのレポートは、Compilation ReportパネルのFitterの下のResourceセクションにあります。

この図は、グローバルクロックの非効率的な使用例を示しています。強調表示された行は、グローバルクロックからの単一のファンアウトを持っています。

図 12. グローバルクロックの非効率的な使用

これらのリソースをRegional Clockに割り当てると、Global Clockは別のシグナルで使用可能になります。信号はクロックバッファではなく専用の配線を使用するため、Global Line Nameカラムに値が空の信号は無視できます。

Non-Global High Fan-Out Signalsレポートには、グローバル信号にルーティングされていない最大ファンアウトノードが一覧表示されます。

Resetとenableのシグナルがリストの一番上に表示されます。

デザインに配線の輻輳があり、輻輳した領域にファンアウトの大きい非グローバルノードがある場合は、グローバルまたはリージョナル信号を使用してノードをファンアウトするか、ファンアウトの大きいレジスターを複製して重複するファンアウト数を減らすことができます。

Chip Plannerを使用して、ファンアウトの大きいノードを見つけ、配線の輻輳を報告し、代替策が実行可能かどうかを判断します。

4.4.1.4.2. ルーティングの使用

Fitter Resource Usage Summaryレポートに報告されているルーティングの使用状況を確認します。

図 13. Fitter Resource Usage Summaryのレポート

Average interconnect usageは、デバイスで使用可能なもののうち、使用されているインターコネクトの平均量を報告します。Peak interconnect usageは、最も混雑している地域で最も多く使用されているインターコネクトをレポートします。

平均値が50％未満のデザインでは通常、配線に問題はありません。平均50〜65％のデザインは配線が困難な場合があります。 RTLが使用率の高いチップを許容しない限り、平均65％を超えるデザインでは通常、タイミングを満たすのが困難です。 90％以上のピーク値はタイミング・クロージャーで問題がある可能性があります。 100％のピーク値は、デバイスのある領域内のすべてのルーティングが使用されたことを示しているため、タイミング・パフォーマンスが低下する可能性が高いです。

以下の図はReport Routing Utilizationレポートを示しています。

図 14. Routing Usage Summaryのレポート

4.4.1.4.3. ホールドに向けた配線の追加

フィッティング・プロセスの一部として、ルータはレジスターパス間にワイヤを追加してホールドタイム要件を満たすために遅延を増やすことができます。ルーティング・プロセス中に、ルータはホールドタイム要件を満たすために使用された追加のワイヤの量をレポートします。過剰に追加されたワイヤは、制約に問題があることを示している可能性があります。通常、この状況は、特に異なるレートのクロック間、および異なるクロックネットワーク間の誤ったマルチサイクル転送によって発生します。

Fitterは、Estimated Delay Added for Hold Timingレポートに追加されたルーティング遅延を報告します。特定のレジスターパスを確認して、保留要件を満たすために遅延が追加されたかどうかを確認できます。

図 15. Estimated Delay Added for Hold Timingレポート

ホールド要件を満たすためにルータが配線を追加する不正確な制約の一例は、1Xクロックから2Xクロックへのデータ転送がある場合です。例えば、転送ごとに2サイクルが可能であることがデザインの意図であるとすると、データは、以下の例で示すようにマルチサイクル・セットアップ制約を追加することで、データは2つのデスティネーション・クロックで随時到達することが可能です。

set_multicycle_path -from 1x -to 2x -setup -end 2

タイミング要件は波形図の黒の破線で示すように、一つの2Xクロック・サイクル分緩和されます。

図 16. 緩和されたタイミング要件の波形図

青い破線で示されているデフォルトのホールド要件では、データが1サイクル遅れることを保証するために、ルータにワイヤを追加するよう強制することができます。保留要件を修正するには、保留オプションを指定してマルチサイクル制約を追加します。

set_multicycle_path -from 1x -to 2x -setup -end 2
set_multicycle_path -from 1x -to 2x -hold -end 1

図中のオレンジ色の破線はホールド関係を表し、データを遅らせるには余分な配線は必要ではありません。

データが同じクロック・ドメイン内で転送される場合、そして異なるバッファリングを使用するクロック・ブランチ間でも、ルータはホールド・タイム要件を満たすために配線を追加することができます。クロック・ネットワーク・タイプ間での転送はペリフェラルとコア間での転送より頻繁に発生します。以下の図は、データがデバイスに入ってくる場合を示しており、ソース・レジスタのドライブにはペリフェラル・クロックを使用し、デスティネーション・レジスタのドライブにはグローバル・クロックを使用しています。グローバル・クロック・バッファには、ペリフェラル・クロック・バッファより大きい挿入遅延があります。デスティネーション・レジスタへのクロック遅延は、ソース・レジスタに比べ非常に大きいため、ホールド要件を確実に満たすにはデータ・パス上に遅延を追加することが必要です。

図 17. クロック遅延

パスのクロック・ネットワーク・タイプが異なる場合を特定するには、Timing Analyzerでパスを確認し、送信元と送信先のクロックパスに沿ってノードを確認します。また、送信元と送信先のクロック周波数を調べて、それらが同じか倍数か、パスにマルチサイクル例外があるかどうかを確認します。最後に、意図的に誤っているすべてのクロスドメインパスに関連する誤ったパス例外があることを確認します。

実際のホールド時間の問題を修正するために配線が追加されたと思われる場合は、Optimize hold timingオプションをディセーブルにします。ホールド時間に成功しないパスをを失敗したパスを見つけるには、デザインを再コンパイルしタイミング解析を再度実行します。

図 18. Optimize Hold Timingオプション

注: デザインをデバッグするときにのみOptimize hold timingXオプションを無効にします。通常のコンパイル中は必ずこのオプション（デフォルトの状態）をイネーブルしてください。ホールド用に追加されたワイヤは、ルーティング中のタイミング最適化の通常の部分であり、常に問題とは限りません。

4.4.1.5. その他のレポートの評価と設定の調整

Difficulty Packing Designレポート

Fitter Resource SectionのResource Usage Summaryで、Difficulty Packing Design レポートを確認します。 Difficulty Packing Designレポートには、デザインをデバイス、パーティション、およびLogic Lock領域に収めるためのフィッタの作業レベル（低、中、または高）が詳細に表示されます。

Difficulty Packing Designのエフォートレベルが上がると、タイミング・クロージャーは難しくなります。中から高に進むと、パフォーマンスが大幅に低下したり、コンパイル時間が長くなったりする可能性があります。パッキングの難しさを減らすためにロジックを減らすことを検討してください。

無視されたアサインメントの確認

Compilation Reportには、フィッタによって無視された全アサインメントの詳細が含まれます。アサインメントは通常、デザイン名の変更後にアサインメントが更新されない場合に無視されます。意図して割り当てているアサインメントが無視されていないことを確認してください。

デフォルト以外の設定の確認

合成およびフィッタからのレポートには、コンパイルで使用されるデフォルト以外の設定も表示します。デフォルト以外の設定をチェックし、それらの変更がデザインを向上しているかを確認します。

フロアプランの確認

配置を確認するためにChip Plannerを使用します。

Chip Plannerを使用して、フロアプラン内の見つかった各エンティティーの色を使用して、階層的なエンティティーを見つけることができます。予想される場所に基づいて、場違いに見えるロジックを探します。

たとえば、I/Oとやり取りするロジックはI/Oの近くに配置し、IPやメモリーとやり取りするロジックはIPまたはメモリーの近くに配置します。

図 19. エンティティが色分けされたフロアプラン

この図は、色分けされたエンティティーを含むフロアプランを示しています。フロアプランでは、緑色のブロックが広がっています。これらのパスのタイミングがずれていないかどうか、またずれている場合は、配置に影響を与える可能性があるモジュールへの接続方法を確認します。
青と水のブロックが広がって混ざり合っています。 2つのモジュール間の接続がこれに貢献するかどうか確認して下さい。
下部のピンク色のロジックは、下端のI/Oとインターフェイスする必要があります。タスクバーのボタンを使用して、強調表示されているモジュールのファンインとファンアウトを確認します。
図 20. ファンインおよびファンアウト・ボタン

チップ内の長い信号を探し、このような信号がタイミング・エラーの原因であるかを調べます。
グローバル信号の使用状況をチェックしてロジックの配置に影響する信号を調べ、Fitterがグローバルバッファーを供給しているロジックをバッファーの近くで関連ロジックから離して配置しているかどうかを確認します。ロジックをまとめるには、非グローバルリソースでファンアウトが大きいなどの設定を使用します。
ルーティングの輻輳を確認してください。 Fitterは、混雑の激しい場所にロジックを分散させるため、デザインを配線するのが難しくなります。

配置と配線の評価

フィッタ・メッセージでコンパイル時間の各部分の長さを確認します。ルーティングが配置よりもはるかに時間がかかる場合は、タイミングを満たすことが予測よりも困難である可能性があります。

配置エフォートの調整

コンパイル時間を長くして配置品質を向上させるためにPlacement Effort Multiplierを大きくすることの利点は、デザインに依存します。他の設定とRTLを見直して最適化した後で乗数を調整します。最大4の値を試し、パフォーマンスやコンパイル時間が改善されない場合はデフォルトにリセットしてください。

図 21. 配置エフォート・マルチプライヤ

タイミング制約を確認する

クロックが正しい周波数要件で制約されていることを確認してください。derive_pll_clocks割り当てを使用すると、生成されたクロック設定が更新されたままになります。 Timing AnalyzerはSDC制約を確認するのに役立ちます。たとえば、TaskパネルのDiagnosticの下にあるReport Ignored Constraintsレポートには、デザイン内の誤った名前が表示されますが、これは最も一般的にはデザイン階層の変更が原因です。 Report Unconstrained Paths レポートを使用して、制約のないパスを見つけます。デザインを最適化できるように、必要に応じて制約を追加してください。

4.4.1.6. クラスタリングの難易度の評価

タイミング・クロージャーを達成するために、クラスタリングの難しさを評価できます。

ロジックを追加して再コンパイルするたびに、クラスタリングの難しさを監視できます。クラスタリング情報を使用して、タイミング・クロージャーの困難さがデザインに内在している程度を判断します。

デザインがいっぱいでクラスタリングの難易度が低いか中程度の場合、クラスタリングではなくデザイン自体が輻輳の主な原因である可能性があります。
逆に、デザインに少量のロジックを追加した後に発生する輻輳は、クラスタ化が原因である可能性があります。クラスタリングの難しさが高い場合、これはデザインサイズに関係なく輻輳の一因となります。

4.4.2. タイミング・パスの詳細情報の確認

4.4.2.1. タイミング・パスの配線の表示

パスのルーティングを表示すると、異常なルーティング遅延を発見するのに役立ちます。

Timing AnalyzerのReport Timingダイアログボックスで、Report panel nameとShow routingオプションをイネーブルしてReport Timingをクリックします。

図 22. Report PaneおよびShow Routingのオプション

Extra Fitter Informationタブには、パスが強調表示されたミニチュアフロアプランが表示されます。Extra Fitter Informationタブはインテル^® Stratix^® 10デバイスには使用できません。

Chip Plannerでパスを検索して、配線の輻輳を調べたり、パス内のノードが近くに配置されているのか遠くに配置されているのかを確認することもできます。

4.4.2.2. グローバル・ネットワーク・バッファ

ルーティング・パスを使用すると、タイミングに失敗したグローバル・ネットワーク・バッファーを識別できます。バッファー・ロケーションは、それらが駆動するネットワークに従って命名されます。

CLK_CTRL_Gn—Globalドライバーの場合
CLk_CTRL_Rn—Regionalドライバーの場合

グローバル・ネットワークにアクセスするためのバッファーは、デバイスの両側の中央にあります。グローバル信号ネットワークでコアロジック信号をルーティングするためのバッファリングは、挿入遅延を引き起こします。グローバル配線と非グローバル配線について考慮する必要があるトレードオフは、信号源の位置、挿入遅延、ファンアウト、信号の移動距離、および信号がローカル配線に降格された場合に起こり得る輻輳です。

4.4.2.2.1. ソースの位置

グローバル・バッファーを供給するレジスタを近づけることができない場合、デザインのロジックまたは配線の種類のいずれかを変更することを検討します。

4.4.2.2.2. 挿入遅延

グローバル信号が必要な場合、信号を生成し（上の図）、マルチサイクル・セットアップ制約（下の図）を使用するネガティブ・エッジにトリガされるレジスターを使用して、タイミングに半分のサイクルを追加することを検討します。

図 23. ネガティブ・エッジにトリガされるレジスター

図 24. マルチサイクル・セットアップ制約

set_multicycle_path -from <generating_register> -setup -end 2

4.4.2.2.3. ファンアウト

ローカル・ルーティングを使用する非常に高いファンアウトを持つノードは、ソース・ノードの近くでドライブするロジックをプルする傾向があります。これにより、他のパスがタイミング・エラーとなることがあります。レジスターを複製することで、高ファンアウ・トパスの影響を軽減することができます。このようなレジスターを手動で複製し、保存することを検討します。 MAX_FANOUTアサインメントはファンアウト・ノードを任意のグループに分けますが、設計者は、これよりも合理的なファンアウト・グループを作成することができます。

4.4.2.2.4. グローバル・ネットワーク

Global Signalの割り当てを使用して、信号ごとにグローバル信号の使用を制御できます。たとえば、信号にローカル配線が必要な場合、Global Signalの割り当てをOFFに設定します。

図 25. Global Signalの割り当て

4.4.2.3. リセットとグローバル・ネットワーク

リセット信号は多くの場合、グローバル・ネットワーク上に配線されますが、グローバル・ネットワークの使用はリカバリ・エラーの原因となることがあります。その場合は、リセットと信号の配線パスを生成するレジスターの配置を再検討します。

4.4.2.4. 設定が疑わしい場合

不審なセットアップの失敗には、非常に小さいまたは非常に大きい要件を持つパスが含まれます。

1つの典型的な原因は数学の精度エラーです。たとえば、1周期あたり10 MHz/3 = 33.33 nsです。 3サイクルでは、時間は99.999 ns対100.000 nsです。最大遅延を設定すると、適切な設定関係が得られます。

失敗のもう1つの原因は、次のようなデザイン意図によって誤っている必要があるパスです。

FIFOを介して処理される非同期パス、または
複数のクロックサイクルで使用可能なままであるデータのハンドシェイクに依存する低速の非同期パス。

フィッタが制限のあるタイミング要件を不必要に満たすことを防止するには、フォルス・パス・ステートメントもしくはマルチサイクル・パス・ステートメントを追加することを検討します。

4.4.2.5. ロジックの深度

.Timing AnalyzerパスレポートのStatisticsタブには、パス内のロジックのレベルが表示されます。パスのタイミングが合わず論理レベル数が多い場合、デザインのその部分にパイプライン処理を追加することを検討してください。

4.4.2.6. オートシフト・レジスターの交換

Synthesis中、CompilerはシフトレジスターまたはレジスターチェインをRAMに変換して面積を節約できます。ただし、RAMに変換すると速度が低下することがよくあります。変換されたレジスターの名前は "altshift_taps"を含みます。

タイミングが合わないパスがシフトレジスターで開始または終了する場合、Auto Shift Register Replacementオプションをディセーブルすることを検討してください。パイプライン化を目的としているレジスターを変換しないでください。
チェインに変換されるシフトレジスターの場合、RAMまたはロジックセルにインプリメントすることの面積と速度のトレードオフを評価します。
デザインがフルに近い場合、レジスター変換をRAMにシフトすることで面積を節約でき、重要ではないクロックドメインが得られます。設定をデフォルトのAUTOからOFFにグローバルに、またはレジスタごとまたは階層ごとに変更できます。

4.4.2.7. クロッキング・アーキテクチャ

より良いタイミング結果を得るために、チップの1つの象限に地域クロックで駆動されるレジスタを配置してください。 Chip Plannerを使用してクロック領域の境界を確認できます。

デバイスの上部にあるI/Oインターフェイスが、デバイスの1象限にあるリージョナル・クロックで駆動されるロジックに接続されている場合、タイミング制約が発生し、配置制約により、I/Oからロジックへのパスが長くなります。

ロジックを駆動するには、デバイス全体をカバーするグローバル、またはデバイスの半分をカバーするデュアル・リージョナルのクロックソースを使用します。あるいは、長いパス遅延に対応するために、I/Oインターフェイスの頻度を減らすことができます。指定したすべてのI/Oをリージョナル・クロック象限に隣接するようにデバイスのピン配置を再デザインすることもできます。この問題は、Logic Lock領域、クロッキング・リソース、ハードブロック（メモリー」、DSP、IP）など、レジスターの場所が制限されている場合に発生する可能性があります。

Timing AnalyzerのタイミングレポートのExtra Fitter Informationタブには、パス内のノードの配置が制限されている場合に通知されます。Extra Fitter Informationタブはインテル^® Stratix^® 10デバイスには使用できません。

4.4.2.8. タイミング収束に関する推奨事項

Timing AnalyzerのReport Timing Closure Recommendationsタスクはパスを分析し、パス特性に基づいて具体的な推奨事項を提供します。

4.4.3. 調整と再コンパイル

最小限の労力で修正できる明らかに問題のある部分を探します。コンパイラがタイミングを満たすことに問題のあった箇所を特定するには、約5つのコンパイルにシード・スィープを実行します。シード・スィープの実行により、一貫して障害のあるパスが明らかになります。デザインのこの箇所を再コーディング、あるいは再設計することを検討してください。

タイミング収束を成功に導くには、よく検討されたRTLの方がコンパイルの設定を変更するよりも効果的である場合があります。深刻なタイミング・エラーが存在せず、デザインに性能の改善に向けての最適化が実行済みで、最終のリリースに近い場合、シード・スィープも有効です。シード・スィープは、コンパイル設定への変更点を評価するためにも使用することができます。フィッタ・アルゴリズムのランダム性により、コンパイル結果は異なります。コンパイル設定へ適用した変更が、平均して低いパフォーマンスとなるようであれば、その変更を元に戻します。

時々、設定や制約が、それらが解決する以上の問題を引き起こす可能性があります。 RTLまたはデザイン・アーキテクチャーに大幅な変更が加えられた場合、デフォルト設定でLogic Lock領域なしで定期的にコンパイルし、タイミングが合わないパスを再評価します。

境界を超えた最適化が妨げられ、タイミング・クロージャーが困難になり、コンパイル時間が長くなると、パーティションを追加してロジック使用率が増加する可能性があります。

4.4.3.1. タイミング・クロージャーを達成するためのパーティションの使用

タイミング・クロージャーを達成するための１つの技術は、個々のデザイン区画内に障害経路を限定することであり、その結果、区画間を通過する障害経路は存在しません。その後、失敗したパスを修正し、影響を受けたパーティションのみを再コンパイルするために、必要に応じて増分の変更を行うことができます。

このテクニックを使用するには：

Design Partition Plannerで、View > Show Timing Dataをクリックしてタイミングデータを読み込みます。
障害のあるパス上のノードを含むエンティティーは、Design Partition Plannerに赤で表示されます。
最上位のエンティティー・ウィンドウの外側にドラッグして、障害のあるパスを含むエンティティーを抽出します。
- 抽出されたエンティティーと最上位エンティティーの間に障害のあるパスがない場合、抽出されたエンティティーを右クリックしてからCreate Design Partitionをクリックして、そのエンティティーを独自のパーティションに配置します。
障害パスがパーティション間で交差しないように、パーティション内に障害パスを保管してください。
障害のあるパスを抽出されたエンティティーから分離できないためにパーティションの境界をまたがない場合、パーティションを作成せずにエンティティーをその親に戻します。
最悪スラック値を持つパーティションを掘り当てます。他のすべてのパーティションについては、内容を保存してEmptyとして設定します。
パーティションの内容を保存する方法については、インテル^® Quartus^® Primeプロ・エディションユーザーガイドブロックベースのデザインの「インクリメンタルブロックベースのコンパイルフロー」インクリメンタル・ブロック・ベースのコンパイルフローを参照してください。
パーティション内のロジックを調整し、パーティションがタイミング要件を満たすまで必要に応じてFitterを再実行します。
障害のあるパスを持つ他のすべてのデザイン・パーティションに対してこのプロセスを繰り返します。

4.5. デザイン解析

最初のコンパイルでは、デザインが適切にフィットし、指定されたタイミング要件を満たしているかどうかを確認します。このセクションでは、インテル^® Quartus^® Primeソフトウェアでデザイン結果を解析する方法について説明します。

4.5.1. タイミング制約の無視

インテル^® Quartus^® Primeソフトウェアは、違法、時代遅れ、そして矛盾する制約を無視します。

Timing Analyzer GUIで無視された制約のリストを表示するには、Reports > Report Ignored Constraintsをクリックするか、次のコマンドを入力して無視されたタイミング制約のリストを生成します。

report_sdc -ignored -panel_name "Ignored Constraints"

インテル^® Quartus^® Primeソフトウェアが無視する制約を分析してください。必要に応じて、制約を修正し、デザインを最適化する前にデザインを再コンパイルします。

フィッターが生成するIgnored Assignment Reportで無視される制約のリストを表示することができます。

4.5.2. I/Oタイミング

Timing Analyzerは、デザインを制約するための Synopsys* フォーマットをサポートしています。タイミング解析にTiming Analyzerを使用する場合、set_input_delay制約を使用して、特定のクロックに関して入力ポートにデータが到着する時間を指定します。出力ポートの場合、set_output_delayコマンドを使用して、特定のクロックに関して出力ポートの受信機にデータが到着する時間を指定します。report_timing Tclコマンドを使用して、I/Oタイミングレポートを生成できます。

必要なタイミング・パフォーマンスを満たさないI/Oパスは、スラックが負であると報告され、Timing Analyzer Reportペインで赤で強調表示されます。 I/Oピンに明示的なI/Oタイミング制約を適用しない場合でも、インテル^® Quartus^® Primeタイミング解析ソフトウェアはActual番号をレポートします。デバイスがシステムで動作しているときは、そのタイミング・パラメーターのタイミング番号を満たす必要があります。

4.5.3. レジスター間タイミング解析

どのクロックドメインでも、レジスター間パスにネガティブ・スラックがない場合、デザインはタイミング要件を満たしています。タイミング要件が満たされないとき、失敗したパスのレポートはより多くの詳細を明らかにすることができます。

4.5.3.1. Timing Analyzerによるパスレポートの表示

Timing Analyzerは、有効なすべてのレジスタ間パスに関する情報を含むレポートを生成します。すべてのタイミングサマリーを表示するには、TasksペインでReport All Summariesをダブルクリックします。

いずれかのクロックドメインに障害のあるパス（Reportペインで赤で強調表示）がある場合、Clocks Summaryペインに表示されているクロック名を右クリックし、Report Timingをクリックして詳細を表示します。

Summary of Pathsタブでパスを選択すると、パス詳細ペインにすべてのパス情報が表示されます。Extra Fitter Informationタブには、物理デバイス上のパスの場所が視覚的に表示されます。これにより、送信元ノードと宛先ノードが近すぎるか遠すぎるかに起因して、タイミング障害が距離に関連しているかどうかがわかります。 Extra Fitter Informationタブはインテル^® Stratix^® 10デバイスには使用できません。

Data Pathタブに、Data Arrival PathとData Required Pathが表示されます。増分情報を使用して、タイミング違反に最も寄与しているパスセグメントを特定できます。Waveformタブには、時間領域の信号が表示され、到着データと必要なデータ間のスラックがプロットされます。

Technology Map Viewerは、回路図でテクノロジー・マップされたデザイン・ネットリストの表現を提供し、デザイン内のどの領域がロジックレベルの数を減らすことによって利益を得られるかを評価するのに役立ちます。いずれかのビューアでタイミングパスを見つけるには、タイミングレポート内のパスを右クリックし、Locate PathをポイントしLocate in Technology Map Viewerを選択します。 Chip Plannerを使用して、パスの物理レイアウトを詳細に調査することもできます。

4.5.3.2. 障害が発生しているパスを解析する際のヒント

障害が発生しているパスを解析する際、正しい制約が適用されているか、そしてタイミング例外が適切であるかどうかをレポートと波形から調べます。マルチサイクル制約は、指定したクロック・サイクルの数でセットアップ関係あるいはホールド関係をを緩和します。フォルス・パス制約は、タイミング解析時に無視しても問題のないパスを指定します。マルチサイクル制約とフォルス・パス制約を使用すれば、フィッタが影響を受けているパスにより集中して動作させることができます。

最悪のスラックを示すパスの改善に焦点を当てます。 Fitterは、最悪のスラックを持つパスに対して最も効果があります。これらのパスを修正すると、Fitterはデザイン内の他のタイミングパスを改善できる可能性があります。
多くの障害パスに現れるノードを調べます。これらのノードはタイミング・レポート・パネルのリストの一番上にあり、それらの最小スラックもあります。共通のソースレジスター、デスティネーション・レジスター、または共通の中間組み合わせノードを持つパスを探します。場合によっては、レジスターは同一ではなく、同じバスの一部です。
タイミング解析レポートパネルで、FromまたはTo列見出しをクリックして、パスをソースレジスターまたはデスティネーション・レジスターでソートします。共通のノードがある場合、これらのノードは、ソースコードの変更またはインテル^® Quartus^® Primeの最適化設定によって改善される可能性があるデザインの領域を示します。パスの1つのみに配置を制約すると、共通ノードをデバイス内でさらに遠くに移動することによって、他のパスのタイミング性能が低下する可能性があります。

4.5.3.3. クロックドメインをまたがる障害のあるクロックパスを解析するためのヒント

クロックパス障害を解析する場合

これらのパスが2つのクロックドメインをまたがるかどうかを確認してください。
2つのクロックドメインをまたがるパスでは、タイミング解析レポートのFrom ClockとTo Clockが異なります。
図 26. From Clockおよび To Clockフィールドでの異なる価値
ソースとデスティネーションのレジスタークロックが同じであっても、デザインにパスの途中に異なるクロックを含むパスが含まれているかどうかを確認します。
これらのクロックドメイン間の障害パスを同期的に解析する必要があるかどうかを確認します。
同期的に分析されない障害パスを偽パスとして設定します。
デザインに対してreport_timingを実行すると、レポートには各障害パスの起動クロックとラッチクロックが表示されます。起動クロックとラッチクロックの関係が現実的であるかどうか、およびデザインに関する知識から何が期待できるかを確認します。
たとえば、パスは立ち上がりエッジで開始し、立ち下がりエッジで終了する可能性があります。これにより、セットアップ関係が1/2クロックサイクル減少します。
Timing Reportに表示されるクロックスキューを確認します。
大きなスキューは、ゲーテッドクロックなどのデザイン上の問題、または物理レイアウト上の問題（たとえば、専用クロック配線ではなくローカル配線を使用するクロック）を示している可能性があります。パスが同期的に分析され、パスに大きな歪みがないこと、および制約が正しいことを確認したら、データパスを分析できます。これらの手順を実行すると、クロックドメイン間のパスに対する制約を微調整して、正確なタイミングレポートを確実に得ることができます。
PLL位相シフトがセットアップ要件を低減しているかどうかを確認してください。
PLLのパラメーターと設定を使ってこれを調整することができます。
クロックが関連していても、同期ロジックで保護されているロジック（FIFOやダブルデータ同期レジスタなど）のクロックドメインをまたぐパスは無視します。
すべての不要なパスに誤ったパス制約を設定します。
不要なパスを最適化しようとすると、Fitterがデザインに不可欠なタイミングパスのタイミング要件を満たせなくなる可能性があります。

4.5.3.4. クリティカルパスの送信元と送信先の間のパスを分析するためのヒント

デザイン内の障害のあるパスを解析するときには、パス周辺の相互作用の詳細を把握しておくと便利です。

何がクリティカルパスを引っ張っているのかを理解するには、次のreport_timingコマンドが役立ちます。

プロジェクト・ディレクトリーでreport_timingコマンドを実行して、クリティカル・パス内のノードを見つけます。

以下のコードを.tclファイルにコピーし、最初の2つの変数を最悪パスのFrom NodeカラムとTo Nodeカラムのノード名に置き換えます。スクリプトは、最悪のソースレジスターとデスティネーション・レジスターの間のパスを分析します。

set wrst_src <insert_source_of_worst_path_here>
set wrst_dst <insert_destination_of_worst_path_here>
report_timing -setup -npaths 50 -detail path_only -from $wrst_src \
-panel_name "Worst Path||wrst_src -> *"
report_timing -setup -npaths 50 -detail path_only -to $wrst_dst \
-panel_name "Worst Path||* -> wrst_dst"
report_timing -setup -npaths 50 -detail path_only -to $wrst_src \
-panel_name "Worst Path||* -> wrst_src"
report_timing -setup -npaths 50 -detail path_only -from $wrst_dst \
-panel_name "Worst Path||wrst_dst -> *"

Scriptメニューから、.tclファイルを読み込みます。
表示されたタイミングパネルで、Chip Plannerでタイミングの失敗したパス（赤で表示）を見つけ、ノード間の距離や大きなファンアウトなどの情報を表示します。
この図は、これらのレポートが分析した内容の簡単な例を示しています。

図 27. タイミングレポート

デザインのクリティカルパスは赤です。.tclスクリプトとFigureの関係は次のとおりです。
- 最初の2ラインは、クリティカル・パスの2つの端点の内側にある、それらを異なる方向に引っ張っているものすべてを示します。
  - 最初のreport_timingコマンドは、ソースが駆動しているすべてのパスを分析します（緑色で表示）。
  - 2番目のreport_timingコマンドは、オレンジ色で表示されているクリティカル・パスを含む、宛先に向かうすべてのパスを分析します。
- 最後の2つのreport_timingコマンドは、エンドポイントの外側にあるすべてのものを他の方向に引っ張って表示します。

これらの隣接パスのいずれかがクリティカル・パスの近くにスラックを持っている場合、フィッタはこれらのパスとクリティカル・パスのバランスをとり、最良のスラックを達成しようとします。

4.5.3.5. コンパイル全体のクリティカル・パスを監視するための.tclスクリプトを作成するためのヒント

多くのデザインでは、各コンパイル後に同じクリティカル・パスが表示されます。他のデザインでは、クリティカル・パスは異なる階層間を行き来し、コンパイルごとに変化します。

この動作は、多くのレジスター間パスのスラックがほとんどない高速デザインで発生します。配置が異なると、周辺パスでタイミングエラーが発生する可能性があります。

プロジェクト・ディレクトリーにTQ_critical_paths.tclという名前のスクリプトを作成します。
コンパイル後、クリティカル・パスを確認してから、一般的なreport_timingコマンドを書き込んでそれらのパスをキャプチャーします。
たとえば、低レベルの階層で複数のパスが失敗した場合、次のようなコマンドを追加します。
```
report_timing –setup –npaths 50 –detail path_only \
        –to “main_system: main_system_inst|app_cpu:cpu|*” \
        –panel_name “Critical Paths||s: * -> app_cpu”
```

他の*count_sync*レジスターに行くステートマシンのビットなど、特定のパスがある場合、次のようなコマンドを追加できます。

report_timing –setup –npaths 50 –detail path_only \
        –from “main_system: main_system_inst|egress_count_sm:egress_inst|update” \
        –to “*count_sync*” –panel_name “Critical Paths||s: egress_sm|update -> count_sync”

.コンパイルのたびにTiming Analyzerでこのスクリプトを実行し、新しいクリティカル・パスが表示されたら新しいreport_timingコマンドを追加します。
これにより、一貫して失敗したパスとごくわずかなパスのみを監視できるので、効果的に優先順位を付けることができます。

4.5.3.6. グローバル配線リソース

グローバル配線リソースは、通常の配線リソースを消費することなく、ファンアウトが大きくスキューの少ない信号（クロックなど）を分配するように設計されています。デバイスに応じて、これらのリソースはチップ全体、または象限などの小さな部分に及ぶことがあります。インテル^® Quartus^® Primeソフトウェアはグローバル・ルーティング・リソースに自動的に信号を割り当てようとしますが、手動でより適切な割り当てを行うことができるかもしれません。

使用可能なグローバル配線リソースの数や種類の詳細については、関連するハンドブックを参照してください。

デザインでのグローバル信号の使用量をチェックし、グローバル配線リソースで適切な信号が配置されていることを確認します。Compilation Reportで、Fitterレポートを開き、Resource Sectionをクリックします。Global & Other Fast SignalsレポートとNon-Global High Fan-out Signalsレポートを精査し、変更する必要かあるどうかを決定します。

高ファンアウト信号に対しては、これらの信号をグローバル配線リソース上に配置することでスキューを低減できることがあります。逆に、低ファンアウト信号の挿入遅延は、これらの信号をグローバル配線リソースから移動させることで低減することができます。これらの作業を実行することで、クロック・イネーブル・タイミングおよびコントロール信号リカバリ/リムーバルのタイミングを改善できますが、同時にクロック・スキューも増加します。Assignment EditorのGlobal Signal設定を使用してグローバル配線リソースを制御します。

4.6. タイミング最適化

デザインがタイミング要件を満たしていない場合、次のガイドラインを使用してください。

4.6.1. 障害のあるパスに対するタイミング・クロージャー推奨事項の表示

Timing Closure Recommendationsレポートを使用して、デザイン内の不良パスに関する具体的な推奨事項、および不良パスを修正するために可能な変更を取得します。インテル^® Stratix^® 10デバイスの場合は、Fast Forward Timing Closure Recommendationsレポートを使用します。

Timing AnalyzerのTasksペインで、Report Timing Closure Recommendationsタスクを選択してReport Timing Closure Recommendationsダイアログボックスを開きます。
クロックドメインに基づいてパスを選択し、パス上のノードでフィルターし、分析するパスの数を選択します。
Timing AnalyzerでReport Timing Closure Recommendationsタスクを実行した後、Timing Analyzer GUIのReportペインのReport Timing Closure Recommendationsフォルダーにあるレポートを調べます。各推奨には、それに関連付けられた星印（*）があります。星の数が多いほど、デザインのタイミングを調整しやすくなります。

レポートには、分析されたパスごとに最も可能性の高い失敗の原因が示され、失敗したパスの修正に役立つ可能性のある推奨事項が表示されます。

レポートは、デザインで見つかった問題の種類（大きなクロックスキュー、制限された最適化、不均衡なロジック、スキップされた最適化、レジスター間のロジックレベルが多すぎるコーディング・スタイル、プロジェクトに固有領域またはパーティションの制約など）に応じてセクションに分けられます。

クリティカル・パスを詳細に分析するには、指定したパスでreport_timingコマンドを実行します。パスレポートパネルのExtra Fitter Informationタブには、問題を視覚化するのに役立つ詳細なフィッター関連の情報が表示されます。Extra Fitter Informationタブは、インテル^® Stratix^® 10デバイスには使用できません。

4.6.2. タイミング最適化アドバイザー

Timing Analyzer Report Timing Closure Recommendationsタスクでは障害のあるパスを修正するための具体的な推奨事項が示されていますが、Timing Optimization Advisorタスクではデザインのタイミング性能を改善するためのより一般的な推奨事項が示されています。

Timing Optimization Advisorは、タイミング要件を満たすようにデザインを最適化する設定を行うのに役立ちます。 Timing Optimization Advisorを実行するには、 Tools > Advisors > Timing Optimization Advisorをクリックします。このアドバイザーは、このセクションで行われた提案の多くを説明しています。

コンパイル後にTiming Optimization Advisorを開くと、デザインのタイミング性能を改善するための推奨事項が表示されます。これらのアドバイザーの提案が互いに矛盾する場合、これらのオプションを評価して、特定の要件に最も適した設定を選択してください。

以下の例は、デザインをコンパイルした後のTiming Optimization Advisorですが、これは周波数の要件は満たしていますが、タイミングの改善にいくつかの変更が必要であることを示しています。

図 28. タイミング最適化アドバイザー

Maximum Frequency (fmax)やI/O Timing (tsu, tco, tpd)など、Timing Optimization Advisorのカテゴリーの1つを展開すると、推奨事項が段階的に表示されます。これらの段階は推奨設定を適用する順序を示しています。

最初の段階には、変更が最も簡単で、デザインの最適化に必要な変更が最も少なく、コンパイル時間への影響が最も少ないオプションが含まれています。

アイコンは、各推奨設定が現在のプロジェクトで行われたかどうかを示します。図では、ステージ1の推奨事項のリストにあるチェックマーク・アイコンは、すでに実装されている推奨事項を示しています。警告アイコンは、このコンパイルでは守られていない推奨事項を示しています。情報アイコンは一般的な提案を示します。これらのエントリについては、アドバイザーはこれらの推奨事項に従ったかどうかを報告しませんが、代わりにパフォーマンスを向上させる方法について説明します。各アイコンの詳細を説明する凡例については、Timing Optimization Advisorの「How to use」ページを参照してください。

それぞれの推奨事項は、設定を変更できるインテル^® Quartus^® Prime GUI内の適切な場所へのリンクを提供します。たとえば、 SettingsダイアログボックスのSynthesis Netlist Optimizations ページ、またはAssignment EditorのGlobal Signals category を考えてみましょう。この方法では、どの設定を行うかを最も細かく制御でき、ソフトウェアの設定について学ぶのに役立ちます。使用可能な場合、Correct the Settingsボタンを使用して、グローバル設定に推奨される変更を自動的に加えることもできます。

Timing Optimization Advisorの一部のエントリでは、ボタンを使用してデザインをさらに分析し、詳細情報を確認できます。アドバイザーはデザイン内のクロックを示す表を提供し、それらにタイミング制約が割り当てられているかどうかを示します。

4.6.3. オプションのフィッター設定

このセクションでは、オプションのタイミング最適化Fitter設定（Optimize Hold Timing、Optimize Multi-Corner TimingおよびFitter Aggressive Routability Optimization）についてのみ説明します。

注意:

さまざまなデザインを最適化するための設定はさまざまです。あるデザインに最適な設定のグループが、別のデザインに最適な結果をもたらすとは限りません。

4.6.3.1. ホールド・タイミングの最適化

Optimize Hold Timingオプションは、最小遅延タイミング制約を最適化するようにインテル^® Quartus^® Primeソフトウェアに指示します。

Advanced Fitter SettingsダイアログボックスでOptimize Hold Timingをオンにすると、ソフトウェアがパスに遅延を追加して、デザインが最小遅延要件を満たしていることを確認します。I/O Paths and Minimum TPD Pathsを選択すると、フィッターは次の基準を満たすように機能します。

デバイス入力ピンからレジスタまでのホールド時間（t_H）
I/OピンからI/Oレジスタ、あるいはI/OレジスタからI/Oピンへの最小遅延
レジスタから出力ピンまでの最小clock-to-out時間（t _CO）

All Pathsを選択した場合、フィッタは図で青色でハイライトされるレジスタ間のホールド要件を満たすよう動作します。この図では、ロジックで生成された派生クロックにより、別のレジスタでホールド・タイム問題が発生しています。

図 29. 内部ホールド時間違反を修正するホールド・タイミング・オプションの最適化

ただし、デザインのレジスター間に内部ホールドタイム違反がある場合、LCELLプリミティブをインスタンス化するか、派生クロックまたはゲートクロックの代わりにクロックイネーブル信号を使用するなど、デザインを変更することで、手動で遅延を追加できます。

4.6.3.2. フィッターの積極的なルーティングの最適化

Fitter Aggressive Routability Optimizationsロジック・オプションを使用すると、フィッタによる積極的なルーティングを最適化するかどうかを指定できます。 Aggressive Routability Optimizationsを実行すると、設計速度が減少するだけではなく、同時に配線ワイヤの使用量と配線時間も減少させることができます。

このオプションは、配線リソースの結果がno-fitエラーでかつ、配線ワイヤの使用量を抑えたい場合に有効です。

表には、Fitter Aggressive Routability Optimizationsロジックオプションの設定がリストされています。

表 11. Fitter Aggressive Routability Optimizationsロジック・オプションの設定
Settings	説明
Always	Fitterは常に積極的なルーティング可能性の最適化を実行します。Fitter Aggressive Routability OptimizationsオプションをAlwaysに設定すると、ワイヤの使用率を下げるとデザインのパフォーマンスに影響する場合があります。
Never	Fitterは、積極的なルーティング可能性の最適化を実行しません。ワイヤの使用量を減らすよりもタイミングを改善することが重要な場合は、このオプションをAutomaticallyまたはNeverに設定します。
Automatically	Fitterは、デザインのルーティング可能性およびタイミング要件に基づいて、積極的なルーティング可能性の最適化を自動的に実行します。ワイヤの使用量を減らすよりもタイミングを改善することが重要な場合、このオプションをAutomaticallyまたはNeverに設定します。

4.6.4. I/Oタイミング最適化手法

デザイン最適化のこの段階では、セットアップ遅延（t_SU）、ホールドタイム（t_H）、およびClock-to-Output（t_CO）パラメーターを含むI/Oタイミングに重点が置かれます。

I/Oタイミングの最適化を進める前に、次の点を確認してください。

デザインの割り当ては、デザイン最適化の概要の章の「」初期コンパイル：必要な設定セクションの提案に従います。
.資源利用は満足のいくものです。

注: レジスター間タイミング最適化ステージに進む前に、このステージを完了してください。 I/Oパスを変更すると、内部レジスター間タイミングが影響を受けます。

Setup時間とClock-to-Output時間を改善するためのテクニックの概要

この表は、t_SU時間とt_CO時間を短縮するための推奨される手法の順序を示しています。 t_SU時間を短くすると、ホールド（t_H）時間が長くなります。

注: 各デバイスファミリーで使用可能なオプションを確認してください。

表 12. Setup時間とClock-to-Output時間の改善
順序	手法	t_SU への影響	t_CO への影響
1	失敗したI/Oに適切な制約が設定されていることを確認する（Initial Compilation: Required Settings に参照）	Yes	Yes
2	I/Oにタイミング・ドリブン・コンパイルを使用する（Fast Input, Output, and Output Enable Registersを参照）	Yes	Yes
3	高速入力レジスタを使用する（Programmable Delaysを参照）	Yes	N/A
4	高速出力レジスター、高速出力イネーブル・レジスター、および高速OCTレジスターを使用する（Programmable Delaysを参照）	N/A	Yes
5	Input Delay from Pin to Input Registerの値を減らすか、Decrease Input Delay to Input Register = ON を設定する	Yes	N/A
6	Input Delay from Pin to Internal Cells の値を減らすか、Decrease Input Delay to Internal Cells = ON を設定する	Yes	N/A
7	Delay from Output Register to Output Pin の値を減らすか、Increase Delay to Output Pin = OFF を設定する（Fast Input, Output, and Output Enable Registersを参照）	N/A	Yes
8	Input Delay from Dual-Purpose Clock Pin to Fan-Out Destinations の値を増加する（Fast Input, Output, and Output Enable Registersを参照）	Yes	N/A
9	Use PLLs to shift clock edges	Yes	Yes
10	Delay to output enable pin の値を増加するか、Increase delay to output enable pin （Use PLLs to Shift Clock Edgesを参照）	N/A	Yes

4.6.4.1. タイミング・ロジック・オプションのためのIOCレジスター配置の最適化

このオプションは、t_SUまたはt_COの割り当てを満たすためにレジスタをI/Oエレメントに移動し、必要に応じてレジスターを複製します（レジスターが複数の出力位置にファンアウトする場合のように）。このオプションはデフォルトでオンになっており、これはグローバル設定です。

Optimize IOC Register Placement for Timingロジックオプションは、t_SUまたはt_COの要件を満たすピンのみに影響します。 I/Oレジスターを使用することが可能なのは、レジスターが直接ピンに給電する場合、またはピンから直接給電される場合だけです。したがって、このロジックオプションは、次のような特性を持つレジスターには影響しません。

注: これらの特性を持つレジスター」を最適化するには、他のインテル^® Quartus^® Prime Fitter最適化を使用してください。

レジスターとピンの間に組み合わせロジックがある
キャリーチェインの一部
最優先の所在地の割り当てがある
非同期ロードポートを使用し、値が1ではない（ポートが使用可能なデバイスファミリーで）

4.6.4.2. Fast Input Register、Fast Output Register、およびOutput Enable Register

Assignment Editorを使用して高速なI/O割り当てを行うことで、個々のレジスターをI/Oセルに手動で配置できます。デフォルトでは、正しいタイミング割り当てで、FitterはI/Oレジスターを正しいI/Oセルまたはコアに配置して、パフォーマンス要件を満たします。

高速I/O設定がオンの場合、レジスターは常にI/Oエレメントに配置されます。高速I/O設定がオフの場合、レジスターはI/O要素に配置されません。Optimize IOC Register Placement for Timingオプションがオンになっていてもこれは当てはまります。高速I/O割り当てがない場合、Optimize IOC Register Placement for Timingオプションがオンの場合、インテル^® Quartus^® PrimeソフトウェアはレジスターをI/O要素に配置するかどうかを決定します。

また、4つの高速入出力オプション（Fast Input Register、Fast Output Register、Fast Output Enable Register、およびFast OCT Register）を使用して、Logic Lock領域にあるレジスターの位置をオーバーライドし、それを入出力セルに入れることもできます。この割り当てを複数のピンに供給するレジスターに適用すると、Fitterはそのレジスターを複製し、それをすべての関連するI/Oエレメントに配置します。

Fast Input Register オプション、Fast Output Registerオプション、Fast Output Enable Registerオプション、およびFast OCT (on-chip termination) Registerオプションの詳細については、インテル^® Quartus^® Prime Helpを参照してください。

4.6.4.3. プログラマブル遅延

t_SUおよびt_CO時間を最小限に抑えるために、さまざまなプログラマブル遅延オプションを使用できます。プログラマブル遅延は、プロジェクトをコンパイルし、I/Oタイミングを確認し、タイミングが不十分であると判断した後にのみ使用する高度なオプションです。

インテル^® Quartus^® Primeソフトウェアは、タイミング要件を満たすために適切なプログラム可能な遅延を自動的に調整します。これらのオプションの効果の詳細については、デバイス・ファミリー・ハンドブックまたはデータシートを参照してください。

プログラム可能な遅延割り当てを行ってデザインをコンパイルした後、Compilation ReportのDelay Chain Summaryセクションに、すべての遅延チェインおよびすべてのI/Oピンに実装されている遅延値を表示できます。

Assignment Editorでサポートされるノードにプログラマブル遅延オプションを割り当てることができます。また、Chip PlannerとResource Property Editorを使用すれば、ターゲット・デバイスへの遅延チェイン設定を表示し、変更を加えることができます。フル・コンパイルを実行した後にResource Property Editorを使用して変更を加える場合、変更点はネットリストに直接保存されるので、全デザインを再コンパイルする必要はありません。このような変更はネットリストに直接作成されるため、デザインを再コンパイルする際、変更は自動的には作成されません。変更管理機能を使用すると、以降のコンパイルで同じ変更を再度適用することができます。

新しいデバイスのプログラマブル遅延はユーザーが制御できますが、Intelは上級ユーザーのみにそれらを使用することを推薦します。ただし、インテル^® Quartus^® Primeソフトウェアは、フィッターフェイズ中に内部でプログラマブル遅延を使用することがあります。

Intelデバイスで使用可能なプログラマブル遅延ロジックオプションの詳細については、以下のインテル^® Quartus^® Prime Helpトピックを参照してください。

4.6.4.4. PLLを使用するクロック・エッジのシフト方法

PLLを使用すると、一般にI/Oタイミングが自動的に向上します。タイミング要件がまだ満たされていない場合、ほとんどのデバイスでPLL出力を位相シフトしてI/Oタイミングを変更することができます。クロックを後方にシフトすると、t_SUを犠牲にしてより良いt_Hが得られ、前方にシフトするとt_Hを犠牲にしてより良いt_SUが得られます。この手法は、位相シフトオプション付きのPLLを提供するデバイスでのみ使用できます。

図 30. クロック・エッジを前方にシフトし、t_Hを犠牲にしてt_SUを改善する

Input Delay from Dual Purpose Clock Pin to Fan-Out Destinationsと呼ばれるプログラマブル遅延を使用することで同様の効果が得られるデバイスもあります。

4.6.4.5. 高速リージョナル・クロック・ネットワークとリージョナル・クロック・ネットワークの使用方法

リージョナル・クロックは、単一象限に含まれるロジックに対して最小のクロック遅延とスキューを提供します。一般に、高速リージョナル・クロックは、リージョナルおよびグローバルクロックよりもI/Oエレメントに対する遅延が少なく、ファンアウトの大きい制御信号に使用されます。これらの低スキューおよび低遅延のクロックネットにクロックを配置すると、t_CO性能が向上します。

Intelデバイスはさまざまな階層型クロック構造を持っています。これらには、専用のグローバルクロックネットワーク、リージョナルクロックネットワーク、高速リージョナル・クロック・ネットワーク、およびペリフェラル・クロック・ネットワークが含まれます。使用可能なリソースはIntelデバイスファミリによって異なります。

ターゲット・デバイスで使用可能なクロッキング・リソースの個数については、該当するデバイス・ファミリーのハンドブックを参照してください。

4.6.4.6. スパイン・クロックの制限

クロック配線要求が高いプロジェクトでは、インテル^® Quartus^® Primeソフトウェアの制限によりスパイン・クロック・エラーが発生する可能性があります。これらのエラーは、複数のメモリー・インターフェイスと高速シリアル・インターフェイス（HSSI）チャネル、特にPMAダイレクトモードを使用するデザインでよく見られます。

グローバル・クロック・ネットワーク、リージョナル・クロック・ネットワーク、およびペリフェラル・クロック・ネットワークには、スパインクロックと呼ばれる追加レベルのクロック階層があります。スパインクロックは、最後の行と列のクロックをそれらのレジスターに駆動します。したがって、チップ内のすべてのレジスターへのクロックは、スパインクロックを介して到達します。スパインクロックは直接ユーザーが制御することはできません。

これらのスパイン・クロック・エラーを減らすには、地域のクロックリソースを使用するようにデザインを制約します。

デザインでLogic Lock領域が使用されていない場合、またはLogic Lock領域がクロック領域の境界に揃っていない場合は、追加のLogic Lock領域を作成してロジックをさらに制約します。
グローバル・プロモーション・プロセスが正しく機能していないために、Periphery機能がLogic Lock領域の割り当てを無視する場合グローバル・プロモーション・プロセスが正しい場所を使用するようにするには、これらの周辺機能を使用して特定のピンをI/Oに割り当てます。
デフォルトでは、いくつかのインテル^® FPGA IP関数は、デュアル・リージョナル・クロックの値でグローバル信号割り当てを適用します。ロジックをリージョナル・クロック領域に制約し、グローバル信号割り当てをRegionalではなくDual-Regionalに設定すると、クロックリソースの競合を減らすことができます。

4.6.5. レジスター間タイミング最適化手法

デザイン最適化の次の段階では、レジスター間（f_MAX）のタイミングを改善しようとしています。次のセクションでは、コンパイル後にデザインがタイミング要件を満たさない場合に使用できるオプションを示します。

コーディング・スタイルは、他の設定変更よりもデザインのパフォーマンスに大きな影響を与えます。常にコードを評価し、必ず同期設計手法を使用するようにしてください。

注: Timing Analyzerのコンテキストでは、レジスタ間のタイミング最適化は、デザイン内のクロックドメインのスラックを最大化することと同じです。このセクションの手法は、デザイン内のさまざまなタイミングパスでスラックを改善できます。

デザインの最適化を実行する前に、デザインの構造と、さまざまな種類のロジックにおけるテクニックの効果を理解してください。ロジック構造に恩恵を与えない手法では、パフォーマンスが低下する可能性があります。

4.6.5.1. ソース・コードの最適化

多くの場合、デザインのソースコードを最適化することは、デザインのパフォーマンスに非常に大きな影響を与えます。実際、ソースコードの最適化は通常、結果の品質を向上させるための最も効果的な手法であり、Logic Lockや位置の割り当てを使用するよりも多くの場合より良い選択です。

コーディング中にロジックを実装するために必要なロジックレベルの数に注意してください。レジスター間のロジックのレベルが多すぎると、クリティカル・パスでタイミングが失われる可能性があります。パイプライン処理またはより効率的なコーディング手法を使用するようにデザインを再構築してみてください。また、ソースコードでファンアウトの大きい信号を制限してみてください。可能であれば、制御信号を複製してパイプライン処理します。合成中のマージを避けるために、重複するレジスターが保存された属性によって保護されていることを確認してください。

デザインのクリティカル・パスにメモリやDSP機能が存在する場合、推測されずに専用ロジック内に配置されているメモリーや機能を説明するコード・ブロックがデザインに含まれているかどうかを確認してください。場合によっては、これらの機能がターゲット・デバイスの高性能な専用メモリーもしくはリソースに配置されるようにソース・コードを変更することも可能です。 RAM/DSPブロックを使用するのであれば、オプションの入力レジスターと出力レジスターをイネーブルします。

ステートマシンがステート・マシン・ロジックとして認識され、合成ツールで適切に最適化されていることを確認してください。認識されるステートマシンは、一般に合成ツールがそれらを汎用ロジックとして扱う場合よりも最適化されています。インテル^® Quartus^® Primeソフトウェアでは、Compilation ReportのAnalysis & Synthesisの下にあるState Machineレポートを確認できます。このレポートには、コンパイル中に認識された各ステートマシンの状態エンコードなど、詳細が記載されています。ステートマシンが認識されない場合は、認識できるようにソースコードを変更する必要があります。

4.6.5.2. レジスター間タイミングの改善

タイミングマージン（スラック）を改善するため、またはレジスター間のタイミングを改善するためのオプションと設定の選択は、デザイン内の障害のあるパスによって異なります。パフォーマンス要件に最も近い結果を得るためには、次のテクニックを適用して各ステップの後にデザインをコンパイルしてください。

タイミング割り当てが完全で正しいことを確認します。詳しくは、Design Optimization Overviewの章のInitial Compilation: Required Settingsのセクションを参照します。
最初のコンパイルからのすべての警告メッセージを確認し、無視されたタイミング割り当てを確認します。
ネットリストの合成最適化オプションを適用します。
スピードの最適化を図るには、以下の合成オプションを適用します。
- Optimize Synthesis for Speed, Not Area
- Flatten the Hierarchy During Synthesis
- Set the Synthesis Effort to High
- Prevent Shift Register Inference
- Use Other Synthesis Options Available in Your Synthesis Tool
パフォーマンスを最適化するには、Advanced Physical Optimizationをオンにします。
別のFitterの種を試してみてください。ごく少数のパスのみが小さな負のスラックで失敗している場合、別のシードで試して、Fitterシードノイズの制約を満たすフィットを見つけることができます。

注: 多数のクリティカル・パスが失敗している場合、またはパスが長い間失敗している場合、この手順を省略してください。
配置を制御するには、Logic Lockの割り当てをします。
デザインのソースコードを修正して、まだタイミング要件を満たしていないデザインの領域を大幅に修正します。
ロケーション・アサインメントを作成するか、最後の手段としてデザインをバック･アノテーションして手動で配置を行います。
Design Space Explorer II（DSE）を使用して、さまざまな設定でさまざまなコンパイルを実行するプロセスを自動化できます。

これらの手法を適用してもパフォーマンスの要件が達成できない場合、別にデザイン・ソース・コードの技術は、性能要件を達成しない場合、追加のデザイン・ソース・コードの修正が必要になるかもしれません。

4.6.5.3. 物理合成の最適化

インテル^® Quartus^® Primeソフトウェアは、合成ツールに関係なくデザインのパフォーマンスを向上させるのに役立つ物理合成最適化を提供します。合成中とフィット中の両方で、物理合成の最適化を適用できます。

インテル^® Quartus^® Primeコンパイルの合成段階では、物理合成の最適化は別のEDA合成ツールからの出力に対して、または合成の中間ステップとして行われます。これらの最適化により、選択した手法とエフォートレベルに応じて、合成ネットリストが変更され、面積またはスピードが向上します。

合成ネットリストの最適化オプションを表示および変更するには、Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)をクリックします。

サードパーティーのEDA合成ツールを使用していて、インテル^® Quartus^® Primeソフトウェアが回路をリマップしてパフォーマンスを向上させることができるかどうかを判断したい場合、Perform WYSIWYG Primitive Resynthesisオプションを使用してください。このオプションは、アトミック・ネットリスト内のLEの論理ゲートへのマッピングを解除し、次にゲートをIntel固有のプリミティブにマッピングし直すようにインテル^® Quartus^® Primeソフトウェアに指示します。Intel固有のプリミティブにより、Fitterはアーキテクチャ固有の手法を使用して回路を再マッピングできます。

インテル^® Quartus^® Primeのテクノロジー・マッパーは、Optimization Techniqueオプションの設定に従って、デザインを最適化して最大速度パフォーマンス、最小領域使用量、または高性能と最小ロジック使用量のバランスをとります。このオプションをSpeedまたはBalancedに設定します。

インテル^® Quartus^® PrimeコンパイルのFitterステージでは、物理合成の最適化によってネットリストに配置固有の変更が加えられ、特定のIntelデバイスのパフォーマンスが向上します。

4.6.5.4. エクストラ・フォート消費電力最適化の設定をオフにします

消費電力最適化設定がExtra Effortに設定されていると、デザインのパフォーマンスが影響を受ける可能性があります。タイミング性能が電力よりも重要な場合、電力最適化設定をNormalに設定します。

4.6.5.5. エリアではなくスピードへの合成の最適化

デザインのパフォーマンスは、コーディング・スタイル、使用される合成ツール、および合成時に指定するオプションによって異なります。多数のパスに障害が発生している場合、または特定のパスが十分に失敗して多数のロジックレベルがある場合、合成オプションを変更します。

合成ツールのデフォルトの最適化ターゲットを特定し、それに応じてデバイスおよびタイミング制約を設定します。たとえば、ターゲット周波数を指定しないと、合成ツールによっては面積が最適化されます。

Assignment Editorを使用してデザインの特定のモジュールのロジックオプションを指定することができますが、デフォルトのOptimization Technique設定をBalanced（特定のデバイスファミリーの面積と速度の最適なトレードオフ）またはArea（面積が重要な場合）にします。 Assignment EditorのSpeed Optimization Technique for Clock Domainsオプションを使用して、指定したクロックドメイン内またはクロックドメイン間のすべての組み合わせロジックの速度を最適化することもできます。

プッシュ・ボタン・コンパイルで最高のパフォーマンスを達成するには、他の合成設定に関する次のセクションの推奨事項に従ってください。 DSE IIを使用して、さまざまなインテル^® Quartus^® Prime合成オプションを試して、最高のパフォーマンスが得られるようにデザインを最適化することができます。

4.6.5.6. 合成中の階層のフラット化

合成ツールでは通常、階層境界を保持できます。これは検証やその他の目的に役立ちます。ただし、合成ツールが最も論理的な最小化を実行してパフォーマンスを向上させることが多いため、合成ツールが階層の境界を越えて最適化すると、一般に最適な最適化結果が得られます。可能な限り、最良の結果を得るために設計階層を平坦化してください。

4.6.5.7. シンセシス・エフォートをHighへ設定する

合成ツールは、コンパイル時間と合成結果をトレードオフするために、さまざまな合成作業レベルを提供します。該当する場合は最良の結果が得られるように合成努力をhighに設定します。

4.6.5.8. ファンアウトを制御するためのロジックの複製

多くの場合、ファンアウト数が多いレジスターではなく、それらのレジスターの位置が原因でタイミングエラーが発生します。ソースレジスターとデスティネーション・レジスターが物理的に近い場所でレジスターを複製すると、クリティカル・パスのスラックを改善できます。

合成ツールは、レジスターの最大ファンアウトを指定するオプションまたは属性をサポートしています。インテル^® Quartus^® Prime統合合成を使用する場合、ファンアウト数が指定された値を超えないように、Assignment EditorでMaximum Fan-Outロジックオプションを設定してノードのデスティネーション数を制御できます。 HDLコードでmaxfan属性を使用することもできます。ソフトウェアは、指定された最大ファンアウトを達成するために必要に応じてノードを複製します。

Maximum Fan-Out割り当てを使用したロジックの複製は、通常、リソース使用率を増加させ、選択したデバイス内の配置と総リソース使用量によってはコンパイル時間を増加させる可能性があります。

Maximum Fan-Out割り当てによるタイミング性能の向上は、デザイン固有のものです。これは、Maximum Fan-Out割り当てトを使用すると、Fitterがファンアウトを制限するためにソースロジックを複製するが、複製された各ソースが駆動する宛先を制御するためではないためです。したがって、複製されたソースロジックがデバイス全体に配置された駆動ロジックになる可能性があります。この状況を回避するために、Manual Logic Duplicationロジックオプションを使用できます。

Maximum Fan-Out割り当てを使用している場合、これらのアサインメントを使用して、または使用せずにデザインのベンチマークを行い、タイミング性能が予想どおりに改善されるかどうかを評価します。改善された結果を得るときだけ、課題を使います。

使用している合成ツールに関係なく、インテル^® Quartus^® Primeソフトウェアで手動でレジスターを複製することができます。レジスタを複製するには、Assignment Editorを使用してManual Logic Duplicationロジックオプションをレジスタに適用します。

注: いくつかのFitter最適化はタイミングを改善するためにMaximum Fan-Out割り当てへの小さな違反を引き起こす場合があります。

4.6.5.9. シフト・レジスターの推論の防止

シフトレジスターの推論をオフにすると、パフォーマンスが向上する可能性があります。この設定により、ソフトウェアはALTSHIFT_TAPS IPコアを使用してメモリーブロックにレジスターをインプリメントする代わりに、ロジックセルを使用してシフトレジスターをインプリメントします。シフトレジスターをメモリーではなくロジックセルに実装すると、ロジック使用率が増加します。

4.6.5.10. 合成ツール内で使用可能な他の合成オプションを使用する

次のオプションが使用する合成ツールで利用可能であるか試してみてください。

レジスター・バランスまたはレジスタ・リタイミングをオンにする
レジスター・パイプラインをオンにする
リソースの共有をオフにする

これらのオプションはパフォーマンスを向上させますが、一般的にはデザインのリソース使用率も増大します。

4.6.5.11. Fitterシード

Fitterシードは、デザインの初期配置設定に影響します。初期条件を変更すると、Fitterの結果が変わります。したがって、各シード値は、多少異なる近似になります。より良いフィッティング結果とタイミング性能を得ることを試みるために異なる種を試すことができます。

デザインの変更はコンパイル間のパフォーマンスに影響します。このランダムなバリエーションは、配置および配線アルゴリズムに固有のものです。すべてのシードを試して絶対的に最良の結果を得ることは不可能です。

注: .直接または間接的にFitterに影響を与える設計変更は、シード値を変更するのと同じ種類の変量効果を持ちます。これには、ソースファイル、Compiler SettingsまたはTiming Analyzer Settingsの変更が含まれます。異なるコンピューター・プロセッサー・タイプまたは異なるオペレーティング・システムを使用しても同じ効果が発生する可能性があります。これは、システムごとにFitterでの浮動小数点数の計算方法が変わるためです。

最適化設定の変更がレジスター間のタイミングや障害パスの数にわずかな影響を与える場合、その変更が改善または低下を引き起こしたこと、またはそれがFitterのランダム効果によるものであるかどうかを常に確信することはできません。デザインがまだ変更されている場合、シードスイープを実行して（デザインを複数のシードでコンパイルして）最適化変更後に平均結果が改善されるかどうか、およびコンパイル時間を増やす設定が物理合成の場合のように増加する価値があるかどうかの設定に依存します。掃引はまたデザインに期待するランダム変動の量を示しています。

デザインが完成したら、最適な結果を得るためにデザインをさまざまなシードでコンパイルできます。ただし、その後デザインに変更を加えた場合、再度シードスイープを実行する必要があります。

Assignments > Compiler Settingsをクリックして、シードの初期配置を制御します。 DSE IIを使用すると、シードスイープを簡単に実行できます。

Fitterシードを指定するには、次のTclコマンドを使用します。

set_global_assignment -name SEED <value>

4.6.5.12. 最大ルータタイミング最適化レベルを設定する

ルータが最適な配線を選択しなかった設計で配線性を向上させるには、Router Timing Optimization LevelをMaximumに設定します。この設定は、ルータがタイミング要件をどれだけ積極的に満たそうとするかを決定します。このオプションをMaximumに設定すると、コンパイル時間が増えますが、デザイン速度がわずかに向上します。このオプションをMinimumに設定すると、デザイン速度がわずかに低下しますが、コンパイル時間が短縮されます。デフォルト値はNormalです。

4.6.6. ロケーション・アサインメント

少数のパスがタイミング要件を満たしていない場合、ハード・ロケーション割り当てを使用して配置を最適化できます。

位置の割り当ては、Logic Lock割り当てよりもインテル^® Quartus^® Prime Fitterの方が柔軟性がありません。さらに、デザインに慣れている場合、より良い結果が得られるように場所の制約を入力できます。

注: 特に Arria^® シリーズや Stratix^® シリーズのデバイスなど、より大型のデバイスでフィッティング結果を改善するのは困難な場合があります。場所の割り当ては、必ずしもデザインのパフォーマンスを向上させるわけではありません。多くの場合、位置割り当てをしてもFitterの結果を改善することはできません。

4.6.7. 準安定性の解析と最適化手法

信号がセットアップおよびホールド時間の要件を満たすことを保証できないため、信号が無関係または非同期のクロックドメインの回路間で転送されると、準安定性の問題が発生する可能性があります。平均故障間隔（MTBF）は、メタスタビリティーがデザインの故障を引き起こす可能性がある場合のインスタンス間の平均間隔の見積もりです。

インテル^® Quartus^® Primeソフトウェアを使用すると、デザインが非同期信号を同期するときのメタスタビリティーによる平均MTBFを解析し、デザインを最適化してMTBFを向上させることができます。これらの準安定性機能は、Timing Analyzerで制約されているデザイン、および一部のデバイスファミリーでのみサポートされています。

デザインのMTBFが低い場合、Timing Optimization AdvisorのMetastability Optimizationセクションを参照してください。メタ安定性に関してデザインを最適化するのに役立つさまざまな設定が示されています。

この章では、メタステーブル解析を有効にしてデザイン内のレジスター同期チェインを特定する方法、メタスタビリティー・レポートの詳細、およびメタスタビリティーを管理するためのその他のガイドラインについて説明します。

4.6.8. インテル Stratix 10 タイミング・クロージャーの推奨事項

注: このセクションは、インテル^® Stratix^® 10ファミリーのデバイスをターゲットにしたデザインにのみ適用されます。他の家族はこのセクションで説明されている機能を持っていません。

従来のFPGAタイミング・クロージャー・フローでは、ほとんどのデザイン解析の出発点はクリティカル・パスです。インテル^® Stratix^® 10デバイスの性質とHyper Retimerの可用性のために、Retiming Limit Reportからクロージャ活動を計時するのを始めるのが最善です。時間がかかり、手動でタイミング・クロージャーのテクニックを調べる前に、できるだけ多くの最適化の機会をツールに与える場合があります。

4.6.8.1. Retiming Limit Detailsレポート

現在Retiming Limit DetailsDetailsレポートを使用して、Hyper Retimerがこれ以上最適化を実行できないようにしているものに関する具体的な情報を取得します。

Retiming Limit Detailsレポートは以下を指定します。

Clock Transfer: クリティカル・チェインが適用されるクロックドメイン、またはクロックドメイン転送
Limiting Reason: それ以上の最適化が行われないようにするデザイン条件
Critical Chain Details: タイミング制限に関連するタイミングパス

4.6.8.1.1. Retiming Limit Detailsレポートの使用

Retiming Limit Detailsレポートにアクセスするには:

Reportsタブで、Fitter > Retime Stageの下のRetiming Limit Detailsをダブルクリックします。

図 31. リタイミング・レポートの起動

図 32. リタイミング制限レポートの詳細
Technology Map Viewerでクリティカル・チェインを見つけるには、任意のパスを右クリックしてLocate Critical Chain in Technology Map Viewerをクリックします。

Technology Map Viewerは、配置、配線、およびレジスターのリタイミング後に、クリティカル・チェイン全体の概略図を表示します。

図 33. Technology Map Viewerのクリティカル・チェイン

s

4.6.8.2. 早送りタイミング・クロージャーの推奨事項

Fast Forwardコンパイルを実行すると、Compilerはレジスターから信号を削除して、その後のリタイミングのためにネットリスト内での移動を可能にします。Fast Forwardコンパイルでは、デザイン固有のタイミング・クロージャー推奨が生成され、すべてのタイミング制限が取り除かれて最大パフォーマンスが予測されます。

Fast Forwardの探索が完了したら、最も効果を発揮するためにどの推奨を実装するかを決定できます。 RTLに適切な推奨事項を実装し、Fast Forwardが報告するパフォーマンスレベルを達成するようにデザインを再コンパイルします。

Fast Forward Details Reportは以下の情報を提供します。

表 13. 早送り詳細レポート情報
項目	説明
Step	最適化前の基本コンパイルから始めて、さまざまなFast Forward最適化手順を表示します。各ステップには、関連する重要な連鎖があります。各ステップは、前のステップに累積した新しい最適化に対応しています。
Fast Forward Optimization	各ステップを実装するために必要な最適化のAnalyzed Summary。
Estimated f_MAX	デザインにこのステップの推奨事項を実装した後の推定f_MAX性能。これは累積的で、ステップnは前のステップをすべて実行した後の潜在的なf_MAXを表します。
Optimization Analyzed	（累積）適用されたすべての連続最適化ステップのリスト。
Recommendation for Critical Chain	デザインに対する推奨される変更をリストします。これらの推奨事項は、リタイミングの制限を取り除き、レジスターの移動を許可することを目的としています。

4.6.8.2.1. Fast Forwardタイミング・クロージャー推奨事項の生成

Fast Forwardタイミングクロージャ推奨を生成するには:

Compilation Dashboardで、Fast Forward Timing Closure Recommendationsをクリックします。
Compilerは必要に応じて合成またはフィッターステージを実行し、Compilation Reportでタイミング・クロージャー推奨を生成します。
デザイン・パフォーマンスを評価し、主要なRTLパフォーマンスの向上を実装するには、Compilation Reportでタイミング・クロージャーの推奨事項を参照してください。

インテル^® Quartus^® Primeプロ・エディションソフトウェアを使用すると、Fast Forward解析を自動化または改良することができます。

各フルコンパイル中にFast Forwardコンパイルを実行するには、Assignments > Settings > Compiler Settings > HyperFlexをクリックし、Run Fast Forward Timing Closure Recommendations during compilationをオンにします。
.Fast Forwardのコンパイルで特定のI/Oとブロックタイプを解釈する方法を変更するには、Assignments > Settings > Compiler Settings > HyperFlex Advanced Settingsをクリックします。

4.6.8.2.2. Fast Forwardの推奨事項の実装

デザインにタイミング・クロージャーの推奨事項を実装した後、Retimeステージを再実行して予測されるパフォーマンスの向上を得ることができます。

希望するパフォーマンス目標に達するまで、パフォーマンスの調査とコードへのRTL変更の実装を続けることができます。必要な変更をすべて完了したら、このドキュメントで説明されている従来の手法を使用してタイミング・クロージャーの作業を続けます。

デザインにFast Forwardタイミング・クロージャーの推奨事項を実装する方法の詳細は、インテル^® Stratix^® 10 High-Performance Design Handbook のImplement Fast Forward Recommendationsセクションを参照してください。

4.7. Periphery to Core Register PlacementおよびRouting Optimization

Periphery to Core Register PlacementおよびRouting Optimization (P2C)オプションは、Fitterがペリフェラル・ロジックとFPGAコア内のレジスター間の直接接続に対してターゲット配置および配線最適化を実行するかどうかを指定します。 P2Cは、タイミング・クロージャーをより確実に達成できるようにする、ルーティング前の配置を考慮したオプションの最適化ステージです。

注: Periphery to Core Register Placement and Routing Optimizationオプションは、ペリフェラルからコアへ、そしてコアからペリフェラルへの両方向に適用されます。

外部インターフェイス（高速I/Oやシリアル・インターフェイスなど）とFPGA間の転送では、セットアップとホールドのタイミング要件を厳しくしながら、多くの接続を配線する必要があります。このオプションをオンにすると、Fitterはコアの配置配線の決定の前にP2Cの配置配線決定を行います。これにより、デザインがタイミング要件を確実に満たし、外部インターフェイスとの転送でのルーティングの輻輳を回避するために必要なリソースが確保されます。

このオプションは、グローバルな割り当てとして使用できます。またはデザイン内の特定のインスタンスに適用できます。

図 34. Periphery to Core Register PlacementおよびRouting Optimization (P2C)のフローP2Cはペリフェラル配置後に実行され、対応するP2C/C2Pパス上のコアレジスターの配置、およびこれらのコアレジスターとの間のコア・ルーティングを生成します。

4.7.1. Advanced Fitter SettingのダイアログボックスでPeripheryをCore Optimizationsに設定する

Periphery to Core Placement and Routing Optimization設定は、Fitterがペリフェラル・ロジックとFPGAコアのレジスター間の直接接続でターゲット配置と配線を最適化するかどうかを指定します。

Assignment Editorの設定を使用して、インスタンス別にコアからコアへの最適化を任意で実行できます。

インテル^® Quartus^® Primeソフトウェアで、Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)をクリックします。
Advanced Fitter SettingsダイアログボックスのPeriphery to Core Placement and Routing Optimizationオプションで、デザインでペリフェラルをコア最適化に向ける方法に応じて、次のいずれかのオプションを選択します。
1. Autoを選択すると、狭いタイミングウィンドウで転送を自動的に識別し、コアレジスターを配置し、すべての接続をペリフェラルとの間でルーティングするようにソフトウェアに指示します。
2. タイミング要件に関係なく、ペリフェラルとコアレジスター間のすべての転送をグローバルに最適化するようソフトウェアに指示するには、Onを選択します。
  
  注: Advanced Fitter SettingsでこのオプションをOnに設定することはお勧めできません。この設定の用途は、Assignment Editorで目的のノードまたはインスタンスのセットに対して最適化を強制することです。
3. デザインでペリフェラルからコアへのパスの最適化を無効にするには、Offを選択します。

4.7.2. Assignment EditorでCore OptimizationsをPeripheryに設定する

Assignment EditorでPeriphery to Core Placement and Routing Optimization（P2C/C2P）設定をオンにすると、インテル^® Quartus^® Primeソフトウェアはデザイン内の選択したインスタンスに対して、ペリフェラルからコアへ、またはコアからペリフェラルへの最適化を実行します。

オプションで、Advanced Fitter Settingsダイアログボックスの設定を使用して、インスタンス別にコアからコアへの最適化を実行できます。

インテル^® Quartus^® Primeソフトウェアで、Assignments > Assignment Editorをクリックします。
選択したパスのAssignment Nameカラムをダブルクリックし、ドロップ・ダウン・リストのPeriphery to core register placement and routing optimizationオプションをクリックします。
Toカラムで、最適化するP2C/C2Pパス上のペリフェラル・ノードまたはコア・レジスター・ノードを選択します。 Fromカラムを空のままにします。
Assignments Editorにパスを表示するには、まずデザインに対してAnalysis＆Synthesisを実行する必要があります。

4.7.3. Fitterレポートでペリフェラルからコアまでの最適化を表示する

インテル^® Quartus^® Primeソフトウェアは、コンパイル後にFitter (Place & Route)レポートにコアの配置と配線の最適化の概要を生成します。

インテル^® Quartus^® Primeプロジェクトをコンパイルします。
Tasksウィンドウで、Compilationを選択します。
Fitter (Place & Route)の下のView Reportをダブルクリックします。
Fitterフォルダーで、Place Stageフォルダーを展開します。

Periphery to Core Transfer Optimization Summary をダブルクリックします。

表 14. Fitterレポート - Periphery to Core Transfer Optimization (P2C)の概要
元のパース	行く先パース	ステータス
Node 1	Node 2	Placed and Routed—コアレジスターがロックされています。ペリフェラルからコア/コアからペリフェラルへのルーティングがコミットされます。
Node 3	Node 4	Placed but not Routed—コアレジスターがロックされています。ルーティングはコミットされません。これは、P2Cが単一グループ内のすべてのターゲットパスを最適化できない場合、たとえば、同じ遅延/ワイヤ要件、または同じ制御信号などで発生します。部分的なP2Cルーティングの確約は、解決できないルーティングの輻輳を引き起こす可能性があります。
Node 5	Node 6	Not Optimized—これは、P2CがAutoに設定されていて、パスが次のいずれかの問題により最適化されていない場合に発生します。遅延要件を達成することは不可能です。最小遅延要件（ホールドタイミング）が大きすぎます。ホールドタイミングを満たすために多数のワイヤを追加する必要がある場合、P2Cアルゴリズムでは効率的に対処できません。 P2Cはこの特定のパスに関して解決できないルーティングの輻輳に遭遇します。

4.8. スクリプトサポート

このマニュアルで説明されている手順を実行して設定をTclスクリプトで行うことができます。コマンドプロンプトでプロシージャを実行することもできます。スクリプト・コマンド・オプションの詳細については、インテル^® Quartus^® PrimeコマンドラインおよびTcl API Helpブラウザーを参照してください。 Helpブラウザーを実行するには、コマンドプロンプトで次のコマンドを入力します。

quartus_sh --qhelp

このセクションで説明されているオプションの多くは、インスタンス内、グローバルレベル、またはその両方で指定できます。

グローバル割り当てを行うには、次のTclコマンドを使用します。

set_global_assignment -name <.qsf variable name> <value>

インスタンスを割り当てるには、次のTclコマンドを使用します。

set_instance_assignment -name <.qsf variable name> <value> -to <instance name>

注: <value>フィールドにスペースが含まれている場合（たとえば、「Standard Fit」）、値を二重引用符で囲む必要があります。

4.8.1. 初期コンパイルの設定

Tcl割り当てでインテル^® Quartus^® Prime　Settings File（.qsf）変数名を使用して、適切な値と共に設定を行います。 Typeカラムは、設定がグローバル設定、インスタンス設定、またはその両方としてサポートされているかどうかを示します。

上の表は、Design Optimization Overviewの章のInitial Compilation: Required Settingsのセクションに記載されている設定の.qsf変数名と適用可能な値をリストしたものです。下の表は、高度なコンパイル設定の一覧です。

表 15. 初期コンパイルの設定
設定名	.qsfファイルの変数名	値	タイプ
Optimize IOC Register Placement For Timing	`OPTIMIZE_IOC_REGISTER_ PLACEMENT_FOR_TIMING`	`ON`, `OFF`	グローバル
ホールド・タイミングの最適化	`OPTIMIZE_HOLD_TIMING`	`OFF`, `IO PATHS AND MINIMUM TPD PATHS`, `ALL PATHS`	グローバル

表 16. 高度なコンパイル設定
設定名	.qsfファイルの変数名	値	タイプ
Router Timing Optimization level	`ROUTER_TIMING_OPTIMIZATION_LEVEL`	`NORMAL`, `MINIMUM`, `MAXIMUM`	グローバル

4.8.2. I/Oタイミングの最適化技術

表は、.qsfファイルの変数名とI/Oタイミングの最適化設定に向けた適切な値を示しています。

表 17. I/Oタイミングの最適化手法
設定名	.qsfファイルの変数名	値	タイプ
Optimize IOC Register Placement For Timing	`OPTIMIZE_IOC_REGISTER_PLACEMENT_FOR_TIMING`	`ON`, `OFF`	グローバル
Fast Input Register	`FAST_INPUT_REGISTER`	`ON`, `OFF`	インスタンス
Fast Outout Register	`FAST_OUTPUT_REGISTER`	`ON`, `OFF`	インスタンス
Fast Output Enable Register	`FAST_OUTPUT_ENABLE_REGISTER`	`ON`, `OFF`	インスタンス
Fast OCT Register	`FAST_OCT_REGISTER`	`ON`, `OFF`	インスタンス

4.8.3. レジスター間のタイミング最適化手法

この表には、.qsfファイルの変数名と、レジスター間タイミング最適化手法で説明されている設定に適用できる値がリストされています。

表 18. レジスター間のタイミング最適化に向けた設定
設定名	.qsfファイルの変数名	値	タイプ
Perform WYSIWYG Primitive Resynthesis	`ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP`	`ON`, `OFF`	グローバル、インスタンス
Fitter Seed	`SEED`	`<integer>`	グローバル
Maximum Fan-Out	`MAX_FANOUT`	`<integer>`	インスタンス
Manual Logic Duplication	`DUPLICATE_ATOM`	`<node name>`	インスタンス
Optimize Power during Synthesis	`OPTIMIZE_POWER_DURING_SYNTHESIS`	`NORMAL, OFF  EXTRA_EFFORT`	グローバル
Optimize Power during Fitting	`OPTIMIZE_POWER_DURING_FITTING`	`NORMAL, OFF  EXTRA_EFFORT`	グローバル

4.9. タイミングクロージャーと最適化の改訂履歴

この章には、以下の改訂履歴が適用されます。

ドキュメント・バージョン	インテル^® Quartus^® Prime バージョン	変更内容
2018.09.24	18.1.0	重複したトピックのリソース使用率最適化技法を削除。このトピックはエリア最適化の章にある。「タイミング・ロジック・オプション用のICOレジスター配置の最適化」トピックから、サポートされていないCARRYおよびCASCADEバッファへの参照を削除。
2017.11.06	17.1.0	インテル^® Stratix^® 10 ハイパーリタイミング、早送りコンパイル、および早送りビューアのサポートを追加。追加トピック：クリティカル・チェイン、クリティカル・チェインの表示、Intel Stratix 10タイミングクロージャ推奨事項、リタイミング制限詳細レポート、リタイミング制限詳細レポートの使用、早送りタイミング・クロージャー推奨事項、早送りタイミング・クロージャー推奨事項の生成、早送り推奨事項の実装を追加。タイミングクロージャーを達成するためのパーティションの使用に関するトピックを追加。初期編集：オプションのフィッタ設定後のタイミングクロージャーのデザイン評価のトピックを移動。デザインの一部に物理合成最適化を適用することに関する記述を削除。選択したパスのホールドタイミングを最適化するための参照を削除。リソース使用率の最適化設定に関するロジックオプションを更新。
2017.05.08	17.0.0	Critical Paths トピックを追加。 Register-to-Register Timing を更新。 Timing Analysis with the Timing Analyzer を更新。 LUT-Based Devicesを削除。 Optimizing Timing (LUT-Based Devices) を更新。 Debugging Timing Failures in the Timing Analyzer を更新。 Improving Register-to-Register Timing Summary を更新。 Tips for Locating Multiple Paths to the Chip Planner, LogicLock Assignments およびHierarchy Assignments を削除。 Fitter Effort Logic Optionを削除。 Pin Advisor and Resource Optimization Advisor.を削除。 Clock Regionsを削除。
2016.10.31	16.1.0	Intelのブランド変更。
2016.05.02	16.0.0	非推奨の物理合成オプションに関する情報を削除。クラスタリングの困難さの監視に関する情報を追加。
2015.11.02	15.1.0	Periphery to Core Register Placement and Routing Optimization.トピックを追加。 Quartus II をQuartus Prime に更新。
2014.12.15	14.1.0	Fitter Settings, Analysis & Synthesis Settings, and Physical Synthesis Optimizations to Compiler Settingsの位置を更新。 DSE IIの内容.を更新。
2014年6月	14.0.0	Ditaの変換。 QII software v14.0: Arria GX, Arria II, Cyclone III, Stratix II, Stratix IIIでサポートされていないデバイスを削除。メガファンクションのコンテンツをIPコアのコンテンツに置き換え。
2013年11月	13.1.0	Design Evaluation for Timing Closure.セクションを追加。 Optimizing Timing (Macrocell-Based CPLDs)セクションを削除。 Optimize Multi-Corner Timing and Fitter Aggressive Routability Optimizationを更新。 Report All Summariesコマンドにアクセスする方法を示すためのTiming AnalyzerとTiming Analysisを更新を更新。 Ignored Assignment Report情報とともFitter Summary Reportsへのヘルプリンクを追加するためにIgnored Timing Constraintsを更新。
2013年5月	13.0.0	章のタイトルをArea and Timing OptimizationからTiming Closure and Optimizationに変更。デザインとエリア/リソースの最適化情報を削除。以下のセクションを追加。 Fitter Aggressive Routability Optimization. Tips for Analyzing Paths from/to the Source and Destination of Critical Path. Tips for Locating Multiple Paths to the Chip Planner. Tips for Creating a .tcl Script to Monitor Critical Paths Across Compiles.
2012年11月	12.1.0	“Initial Compilation: Optional Fitter Settings”、, “I/O Assignments”、“Initial Compilation: Optional Fitter Settings”、“Resource Utilization”、“Routing”、および“Resolving Resource Utilization Problems”を更新。
2012年6月	12.0.0	“Optimize Multi-Corner Timing”、 “Resource Utilization”、“Timing Analysis with the Timing Analyzer” 、“Using the Resource Optimization Advisor”、“Increase Placement Effort Multiplier”、 “Increase Router Effort Multiplier”、および“Debugging Timing Failures in the Timing Analyzer”を更新。章全体のテキストの編集。
2011年11月	11.1.0	表13–6を更新。 Spine Clock Limitationsのセクションを追加。 Change State Machine Encodingを削除。図13-5を削除。章全体のテキストの編集。
2011年5月	11.0.0	Resource Utilizationセクションを追加。 Duplicate Logic for Fan-Out Controlセクションを追加。 Helpリンクを追加。
2010年12月	10.1.0	Helpリンクを追加。デバイスサポートを更新。 Debugging Timing Failures in the Timing Analyzerセクションを追加。 Classic Timing Analyzerを削除。
2010年8月	10.0.1	リンクの修正。
2010年7月	10.0.0	Timing Closure Floorplanを削除。 Reducing Compilation Time を削除。 Other Optimization Resourcesセクションを追加。古い情報を削除。 Helpリンクを更新。 Removed Referenced Documentsを削除。

5. エリア最適化

この章では、 Intel^® デバイス用に設計するときにリソース使用量を減らすための手法について説明します。

5.1. リソース使用情報

デバイスの使用率を決定することは、デザインがうまく適合したかどうかにかかわらず、有用な情報を提供します。コンパイルの結果、不適合エラーが発生した場合、リソース使用率情報がデザインの適合問題の分析に役立ちます。フィッティングが成功した場合、この情報により、デザイン変更によりフィッティングが困難かどうかを判断できます。さらに、タイミング・パフォーマンスにおけるリソース使用率の影響を判断できます。

Compilation Reportは、リソース使用量に関する情報を提供します。

5.1.1. Flow Summaryレポート

コンパイルレポートのFlow Summaryセクションは、デザインが使用可能なデバイスリソースを超えているかどうかを示し、ピン、メモリービット、デジタル信号処理（DSP）ブロック、フェーズ・ロック・ループ（PLL）などのリソース使用率をレポートします。

図 35. Flow Summaryレポート

Fitterはデバイス全体にロジックを広げることができるため、全体的な利用率が高くなる可能性があります。

デバイスがいっぱいになると、Fitterは共通の入力を持つロジック機能を自動的に検索して、1つのALMに配置します。パックドレジスターの数も増加します。そのため、ロジックとレジスターをより密にまとめることができれば、全体的な使用率が高いデザインでも追加ロジック用のスペースが残っている可能性があります。そのような場合、詳細を記載したレポートが役立ちます。

5.1.2. Fitterレポート

コンパイルレポートのFitterセクションでは、Resource Sectionの下のレポートに詳細なリソース情報が表示されます。

Fitter Resource Usage Summaryレポートは、ロジック使用率情報を細分化し、各タイプのメモリーブロックのビット数を含む追加のリソース情報を提供します。このパネルには、グローバルクロック、PLL、DSPブロック、およびその他のデバイス固有のリソースの使用状況の概要も含まれています。

5.1.3. Analysis and Synthesisレポート

インテル^® Quartus^® Primeシンセシスエンジンで合成されたデザインについては、コンパイル中に発生した最適化を説明するレポートを見ることができます。

たとえば、Analysis & SynthesisセクションのOptimization Resultsフォルダーには、合成中に削除されたレジスターのリストがあります。このレポートを使用すると、部分デザインのリソース使用率を見積もることができるので、デザインの他の部分との接続が失われたためにレジスターが削除されていないことを確認できます。

5.1.4. コンパイルメッセージ

レポートにルーティング・リソースの使用率が100％未満であるがデザインが収まらない場合、ルーティング・リソースが不足しているか、デザインに無効な割り当てが含まれています。いずれの場合も、Compilerは、問題を説明するメッセージをMessagesウィンドウのProcessingタブに生成します。

Fitterが失敗し、同様のデザインよりもはるかに速く実行されると、リソースが過剰に使用されたり、違法な割り当てが行われたりする可能性があります。

インテル^® Quartus^® Primeソフトウェアが類似のデザインと比較して実行するのに時間がかかりすぎる場合、おそらくCompilerは有効な配置または経路を見つけることができない。 Compilation Reportで、この種の問題を示すエラーと警告を探します。

Chip Plannerを使用すると、特定の種類の配線リソースで配線が密集しているデバイスの領域を見つけることができます。非常に混雑の激しい地域を見つけた場合、混雑の原因を分析してください。グローバルリソースを使用していないファンアウトの多いネット、不適切に選択された最適化目標（速度対面積）、非常に制限的なフロアプラン割り当て、またはコーディング・スタイルなどの問題により、ルーティングが輻輳することがあります。原因を特定したら、ルーティングの輻輳を減らすために送信元または設定を変更します。

5.2. リソース使用率の最適化

以下に、デザイン解析後の段階を示します。

リソース使用率を最適化する—すでに基本的な制約が設定されていることを確認する
I/O力タイミングの最適化—リソース使用率を最適化し、デザインが目的のターゲットデバイスに収まるようになったら、I/Oタイミングを最適化する
レジスター間タイミング最適化

5.2.1. リソース使用率の問題の概要

リソース使用率の問題は、3つのカテゴリに分類できます。

PLLやLVDSトランシーバーなどの専用I/Oブロックを含むI/Oピンの使用または配置に関する問題。
レジスターやLUTを含むロジックセル、およびメモリーブロックやDSPブロックなどの専用ロジックを含むロジックの使用または配置に関する問題
ルーティング に関する問題

5.2.2. I/Oピン使用または配置

これらのガイドラインを使用して、I/Oリソースの問題を解決してください。

5.2.2.1. ガイドライン：ピン割り当ての変更、またはより大きなパッケージの選択

ピンの割り当てがあるデザインが収まらない場合、ピンの割り当てがないデザインをコンパイルして、指定したデバイスおよびパッケージ内のデザインにフィットするかどうかを判断します。インテル^® Quartus^® Primeエラーメッセージがピン割り当てによる問題を示している場合、この方法を使用できます。

すべてのピン割り当てが無視されるとき、または複数のピン割り当てが無視されるか移動されるときにデザインが収まる場合、デザインのピン割り当てを変更するか、より大きなパッケージを選択する必要があります。

使用可能なI/Oピンが不足しているためにデザインが収まらない場合、より多くの利用可能なI/Oピンを持つ、より大きなデバイスパッケージ（同じデバイス密度になる可能性がある）が問題なく収まります。

5.2.3. ロジック使用または配置

これらのガイドラインに従って、レジスターやLUTを含むロジックセル、メモリーブロックやDSPブロックなどの専用ロジックなど、ロジックリソースの問題を解決します。

5.2.3.1. ガイドライン：ソースコードを最適化する

ロジック使用率が原因でデザインが収まらない場合、ソースでデザインを評価して変更します。ソースコードにデザイン固有の変更を加えることで、ロジックを大幅に改善することができます。これは通常、結果の品質を向上させるための最も効果的な手法です。

デザインが使用可能なロジックエレメント（LE）またはALMに適合しないが未使用のメモリーまたはDSPブロックがある場合、推論されず専用ロジックに配置されていないメモリーまたはDSP機能を記述するコードブロックがデザインにあるかどうかを確認します。ソースコードを修正して、これらの機能をターゲットデバイスの専用メモリーまたはDSPリソースに配置できるようにすることができます。

ステートマシンがステート・マシン・ロジックとして認識され、合成ツールで適切に最適化されていることを確認してください。認識されるステートマシンは、一般に合成ツールがそれらを汎用ロジックとして扱う場合よりも最適化されています。インテル^® Quartus^® Primeソフトウェアでは、Compilation ReportのAnalysis & Synthesisの下のState Machineレポートを確認できます。このレポートには、コンパイル中に認識された各ステートマシンの状態エンコードなど、詳細が記載されています。ステートマシンが認識されていない場合、認識できるようにソースコードを変更する必要があります。

5.2.3.2. ガイドライン：スピードではなく、面積に対して合成を最適化する

ロジックリソースの制限のためにFitterがデザインを解決できない場合、デザインを再合成して面積使用率を向上させます。

まず、合成ツールでデバイスとタイミングの制約が正しく設定されていることを確認します。特にデザインの面積使用率が問題になる場合、デザインのタイミング要件を過度に制約しないようにしてください。合成ツールは指定された要件を満たそうとしますが、制約が厳しすぎるとデバイスリソースの使用量が増加する可能性があります。

リソース使用率が重要な関心事である場合は、速度ではなくエリアを最適化することができます。

. インテル^® Quartus^® Prime統合合成を使用している場合、Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis)をクリックしてOptimization TechniqueにBalancedまたはAreaを選択します。
デフォルトのOptimization Technique設定をBalancedのままにしながら、AreaまたはSpeed設定を使用してデザイン内の特定のモジュールの面積を縮小したい場合、Assignment Editorを使用します。
また、Speed Optimization Technique for Clock Domainsロジックオプションをオンにして、指定したクロックドメイン内またはクロックドメイン間のすべての組み合わせロジックの速度を最適化できます。
合成ツールによっては、fMAX要件を指定しないとリソース使用率が低下することがあります。

面積または速度を最適化すると、レジスター間のタイミング性能に影響を及ぼす可能性があります。

注: インテル^® Quartus^® Primeソフトウェアでは、Balanced設定は通常、Area設定によって得られるものと非常によく似た使用率の結果をもたらし、パフォーマンスは向上します。場合によっては、Area設定のほうが良い結果が得られることがあります。

インテル^® Quartus^® Primeソフトウェアには、合成結果の品質向上に役立つ追加の属性とオプションがあります。

5.2.3.3. ガイドライン：マルチプレクサーの再構築

マルチプレクーサは、多くのFPGAデザインでロジック使用率の大部分を占めています。多重化ロジックを最適化することで、Intelデバイスでより効率的な実装を実現できます。

5.2.3.4. ガイドライン：Balanced設定またはArea設定でWYSIWYGプリミティブ再合成を実行する

Perform WYSIWYG Primitive Resynthesisロジックオプションは、合成中にWYSIWYGプリミティブ再合成を実行するかどうかを指定します。このオプションは、Optimization Techniqueのロジックオプションで指定されている設定を使用します。Perform WYSIWYG Primitive Resynthesisロジックオプションは、デザイン内の一部またはすべてのWYSIWYGプリミティブを再合成して面積または性能を向上させるのに役立ちます。ただし、WYSIWYGプリミティブ再合成は、サードパーティの合成ツールを使用している場合にのみ実行できます。

注: Balanced設定は通常、Area設定と非常によく似た使用率の結果をもたらし、パフォーマンスは向上します。場合によっては、Area設定のほうが良い結果が得られることがあります。この方法でareaのWYSIWYG再合成を実行すると、通常はレジスタ間のタイミング性能が低下します。

5.2.3.5. ガイドライン：レジスターパッキングを使用する

Auto Packed Registersオプションは、レジスタのみが使用されている1つのセルのレジスタと、LUTのみが使用されている別のセルのLUTを組み合わせることによって、2つのセルの機能を1つのロジックセルに実装します。

5.2.3.7. ガイドライン：合成中に階層を平坦化する

合成ツールは通常、階層境界を保存するオプションを提供します。これは検証やその他の目的に役立ちます。ただし、インテル^® Quartus^® Primeソフトウェアは階層の境界を越えて最適化し、最も論理的な最小化を実行します。これにより、デザイン・パーティションのないデザインの面積を削減できます。

5.2.3.8. ガイドライン：メモリーブロックのターゲット変更

メモリーリソースの制限のためにFitterがデザインを解決できない場合、デザインにはデバイスにないタイプのメモリが必要になることがあります。

パラメーター・エディターで作成したメモリーブロックの場合、新しいメモリーブロックサイズをターゲットにするようにRAMブロックタイプを編集します。

CompilerはHDLコードからROMおよびRAMメモリブロックを推論することもでき、合成エンジンはShiftレジスター（RAMベース）IPコアを推論することによって大きなシフトレジスターをメモリーブロックに配置することもできます。合成ツールでこの推論をオフにすると、合成エンジンはメモリーまたはシフトレジスタをメモリーブロックではなくロジックに配置します。また、この推論をオフにすると、レジスターがRAMに移動されなくなり、タイミング性能が向上します。

合成ツールによっては、推論メモリブロックのRAMブロックタイプを設定することもできます。インテル^® Quartus^® Prime合成では、ramstyle属性を、推論されたRAMブロックの目的のメモリータイプに設定します。あるいは、メモリーブロックをメモリーブロックではなく標準ロジックでインプリメントするには、オプションをlogicに設定します。

レポートファイルのResource Utilization by Entityレポートを検討し、いずれかのモジュールで異常に高いレジスター数があるかどうかを確認します。ブロックのアーキテクチャ上の実装のために、インテル^® Quartus^® PrimeソフトウェアがソースコードからRAMブロックを推論することを妨げるコーディングスタイルがあり、ソフトウェアにロジックをフリップフロップで実装することを強います。たとえば、レジスターバンクで非同期リセットを実行すると、レジスターバンクがデバイスアーキテクチャのRAMブロックと互換性がなくなるため、Compilerはレジスターバンクをフリップフロップで実装します。多くの場合、関連するロジックを少し変更するだけで、大きなレジスターバンクをRAMに移動することができます。

5.2.3.9. ガイドライン：面積を削減するための物理合成オプションの使用

Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)で使用可能な物理合成オプションは、リソース使用量を減らすのに役立ちます。物理合成を有効にすると、インテル^® Quartus^® Primeソフトウェアはネットリストに配置固有の変更が加えられ、特定のIntelデバイスのリソース使用率が減少します。

注: 物理合成はコンパイル時間を長くします。コンパイル時間への影響を減らすために、物理合成オプションを特定のインスタンスに適用できます。

5.2.3.10. ガイドライン：DSPブロックのリターゲットまたはバランス

DSPブロックが多すぎるため、デザインが収まらない場合があります。すべてのDSPブロック機能をロジックセルで実装できるので、いくつかのDSPブロックをロジックにリターゲットしてフィットさせることができます。

DSPファンクションがパラメーター・エディターで作成された場合、パラメーター・エディターを開き、DSPブロックではなくロジックセルをターゲットとするようにファンクションを編集します。インテル^® Quartus^® Primeソフトウェアは、実装を制御するためにDEDICATED_MULTIPLIER_CIRCUITRYコア・パラメーターを使用します。

DSPブロックは、乗算器、乗算加算器、および乗算アキュムレーター用のHDLコードからも推論できます。合成ツールでこの推論をオフにすることができます。インテル^® Quartus^® Prime統合合成を使用している場合、プロジェクト全体に対してAuto DSP Block Replacementロジックオプションをオフにすることで推論を無効にできます。 Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis)をクリックします。Auto DSP Block Replacementをオフにします。または、Assignment Editorを使用して特定のブロックのオプションをディセーブルすることもできます。

このインテル^® Quartus^® Primeソフトウェアには、DSPブロック要素をロジックセルまたは異なるDSPブロックモードでインプリメントするDSP Block Balancingロジックオプションもあります。デフォルトのAuto設定では、面積を最小化し、デザインの速度を最大化するために、DSPブロックバランシングで必要に応じてDSPブロックスライスを自動的に変換できます。インテル^® Quartus^® PrimeソフトウェアがどのようにDSP機能をロジックセルおよびDSPブロックに変換するかを制御するために、特定のノードまたはエンティティーに対して、またはプロジェクト全体ベースで他の設定を使用することができます。 AutoまたはOff以外の値を使用すると、IPコアのバリエーションで使用されているDEDICATED_MULTIPLIER_CIRCUITRYパラメーターが上書きされます。

5.2.4. ルーティング

これらのガイドラインを使用して配線リソースの問題を解決します。

5.2.4.1. ガイドライン：自動パック化レジスターをSparseまたはSparse Autoに設定する

Auto Packed Registersオプションは、デザイン内のLEまたはALMの数を減らします。このオプションを設定するには、Assignment > Settings > Compiler Settings > Advanced Settings (Fitter)をクリックします。

5.2.4.2. ガイドライン：Fitter Aggressive Routability最適化をAlwaysに設定する

配線配線の使用率が高すぎてデザインが収まらない場合、Fitter Aggressive Routability Optimizationオプションが便利です。

配置と配線時間の間に大きな不均衡がある場合（最初の取り付け試行中）、それはワイヤ使用率が高いことが原因である可能性があります。Fitter Aggressive Routability Optimizationsオプションをオンにすると、コンパイル時間を短縮できます。

平均して、このオプションは最大6％のワイヤ使用率を節約できますが、デバイスによっては最大4％パフォーマンスを低下させることもあります。

5.2.4.3. ガイドライン：Router Effort Multiplierを増加する

Router Effort Multiplierは、ルーターが有効な解決策を見つけるまでの速さを制御します。デフォルト値は1.0で、有効値は0より大きくなければなりません。

1より大きい数値は、配線作業を増加することによって配線が困難なデザインに役立ちます。
0に近い数値（0.1など）は、ルーターの実行時間を短縮できますが、通常はルーティング品質をわずかに低下させます。

実験的証拠は、3.0の乗数が全体のワイヤ使用量を約２％減少させることを示しています。デフォルト値よりも高いRouter Effort Multiplierを使用すると、5つを超えるレベルのロジックを持つ複雑なデータパスを持つデザインに有利になる可能性があります。ただし、デザイン内の輻輳は主に配置によるもので、Router Effort Multiplierを大きくしても必ずしも輻輳が軽減されるわけではありません。

注: 4より大きいRouter Effort Multiplier値は、1を追加するごとに10％だけ増加します。たとえば、10の値は実際には4.6です。

5.2.4.4. ガイドライン：Fitter Constraintsを削除する

矛盾する制約または満たすのが困難な制約を持つデザインは、ターゲットデバイスに適合しない可能性があります。 .たとえば、位置やLogic Lock割り当てが厳しすぎて、デバイス上で利用可能な配線リソースが不足していると、デザインが適合しないことがあります。

」位置の制約やLogic Lock領域の割り当てが制限されているために発生する配線の輻輳を解決するには、Chip PlannerのRouting Congestionタスクを使用してフロアプラン内の配線の問題を特定し、そのエリアの内部の配置またはLogic Lock領域の割り当てを削除します。それでもデザインが合わない場合、デザインが過度に制約されています。この問題を解決するには、すべての位置と割り当てを削除し、連続してコンパイルを実行して、各コンパイルの前に段階的にデザインを制約します。 Assignment EditorまたはChip Plannerで特定のLogic Lock領域の割り当てを削除できます。 Chip Planner、Logic Lock領域のウィンドウ、またはAssignmentsメニューで割り当てを削除するには、Remove Assignments.をクリックします。Available assignment categoriesリストで、デザインから削除する割り当てカテゴリをオンにします。

5.2.4.5. ガイドライン：スピードではなく、面積に対して合成を最適化する

場合によっては、デザインを再合成してエリア使用率を向上させると、デザインの配線性も向上します。まず、合成ツールでデバイスとタイミングの制約を正しく設定したことを確認してください。特にデザインの面積使用率が問題になる場合、デザインのタイミング要件を過度に制約しないようにしてください。合成ツールは通常、指定された要件を満たそうとしますが、制約が厳しすぎるとデバイスリソースの使用量が増加する可能性があります。

リソース使用率が重要な関心事である場合、速度ではなくエリアを最適化することができます。

インテル^® Quartus^® Prime統合合成を使用している場合、Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis)をクリックし、Optimization TechniqueとしてBalancedまたはAreaを選択します。
デフォルトのOptimization Technique設定をBalancedのままにして、AreaまたはSpeed設定を使用してデザイン内の特定のモジュールの面積を縮小したい場合、Assignment Editorを使用します。
Speed Optimization Technique for Clock Domainsロジックオプションを使用して、指定したクロックドメイン内またはクロックドメイン間のすべての組み合わせロジックの速度を最適化することを指定できます。
合成ツールによっては、f_MAX要件を指定しないとリソース使用率が低下することがあります。

面積または速度を最適化すると、レジスター間のタイミング性能に影響を及ぼす可能性があります。

注: インテル^® Quartus^® Primeソフトウェアでは、Balanced設定は、Area設定によって得られるものと非常によく似た使用率の結果をもたらし、パフォーマンスは向上します。場合によっては、Area設定のほうが良い結果が得られることがあります。

インテル^® Quartus^® Prime ソフトウェアは、合成結果の品質を向上させるのに役立つ追加の属性とオプションを提供します。

5.2.4.6. ガイドライン：ソースコードを最適化する

.配線の問題が原因でデザインが収まらず、前のセクションで説明した方法でもデザインの配線性が十分に改善されない場合、ソースでデザインを変更して目的の結果を得てください。多くの場合、ロジックの複製や大量の配線リソースを必要とするブロック間の接続の変更など、ソースコードにデザイン固有の変更を加えることで結果を大幅に改善できます。

5.2.4.7. ガイドライン：より大きなデバイスを使用する

配線リソースが足りないためにうまくフィットできない場合、より大きなデバイスが必要になる可能性があります。

5.3. スクリプトのサポート

この章で説明されている手順を実行して設定を割り当てることができます。コマンドプロンプトでプロシージャを実行することもできます。スクリプト・コマンド・オプションの詳細については、インテル^® Quartus^® PrimeコマンドラインおよびTcl API Helpブラウザーを参照してください。

Helpブラウザーを実行するには、コマンドプロンプトで次のコマンドを入力します。
```
quartus_sh --qhelp
```
このセクションで説明されているオプションの多くは、インスタンス内、グローバルレベル、またはその両方で指定できます。
グローバル割り当てを行うには、次のTclコマンドを使用します。
```
set_global_assignment -name <QSF variable name> <value>
```
インスタンスを割り当てるには、次のTclコマンドを使用します。
```
set_instance_assignment -name <QSF variable name> <value> \ -to <instance name>
```

注: <value>フィールドにスペースが含まれている場合（たとえば、「Standard Fit」）、値を二重引用符で囲む必要があります。

5.3.1. 初期コンパイル設定

Tcl割り当てでインテル^® Quartus^® Prime Settings File（.qsf）変数名を使用して、適切な値と共に設定を行います。 Typeカラムは、設定がグローバル設定、インスタンス設定、またはその両方としてサポートされているかどうかを示します。

表 19. 高度なコンパイル設定
設定名	.qsfファイル変数名	値	タイプ
Placement Effort Multiplier	`PLACEMENT_EFFORT_MULTIPLIER`	任意の正のゼロ以外の値	Global
Router Effort Multiplier	`ROUTER_EFFORT_MULTIPLIER`	任意の正のゼロ以外の値	Global
Router Timing Optimization level	`ROUTER_TIMING_OPTIMIZATION_LEVEL`	`NORMAL`, `MINIMUM`, `MAXIMUM`	Global
Final Placement Optimization	`FINAL_PLACEMENT_OPTIMIZATION`	`ALWAYS`, `AUTOMATICALLY`, `NEVER`	Global

5.3.2. Resource Utilization Optimizationの手法

この表は、QSF割り当てとResource Utilization Optimization設定に適用可能な値をリストしたものです。

表 20. Resource Utilization Optimization設定
設定名	.qsfファイル変数名	値	タイプ
Auto Packed Registers	`QII_AUTO_PACKED_REGISTERS`	`AUTO, OFF, NORMAL, MINIMIZE AREA, MINIMIZE AREA WITH CHAINS,SPARSE, SPARSE AUTO`	Global, Instance
Perform WYSIWYG Primitive Resynthesis	`ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP`	`ON, OFF`	Global, Instance
Optimization Technique	`OPTIMIZATION_TECHNIQUE`	`AREA, SPEED, BALANCED`	Global, Instance
Speed Optimization Technique for Clock Domains	`SYNTH_CRITICAL_CLOCK`	`ON, OFF`	Instance
State Machine Encoding	`STATE_MACHINE_PROCESSING`	`AUTO, ONE-HOT, GRAY, JOHNSON, MINIMAL BITS, ONE-HOT, SEQUENTIAL, USER-ENCODE`	Global, Instance
Auto RAM Replacement	`AUTO_RAM_RECOGNITION`	`ON, OFF`	Global, Instance
Auto ROM Replacement	`AUTO_ROM_RECOGNITION`	`ON, OFF`	Global, Instance
Auto Shift Register Replacement	`AUTO_SHIFT_REGISTER_RECOGNITION`	`ON, OFF`	Global, Instance
Auto Block Replacement	`AUTO_DSP_RECOGNITION`	`ON, OFF`	Global, Instance
Number of Processors for Parallel Compilation	`NUM_PARALLEL_PROCESSORS`	`1` から`16` 、または、、 `ALL`	Global

5.4. エリア最適化改訂履歴

この章には、以下の改訂履歴が適用されます。

ドキュメント・バージョン	インテル^® Quartus^® Prime バージョン	変更内容
2018.09.24	18.1.0	トピックを分割：リソース使用率をトピックに分割：リソース使用率情報、フロー概要レポート、フィッターレポート、分析および合成レポート、およびコンパイルメッセージ。
2018.07.03	18.0.0	タイプミスを修正し、トピック「ガイドライン：メモリブロックの再ターゲット」にリンクを追加。
2017.05.08	17.0.0	非推奨の統合合成に関する情報を削除
2016.10.31	16.1.0	Intelのブランド変更を実装しました。
2016.05.02	16.0.0	廃止された物理合成オプションに関する情報を削除。
2015.11.02	15.1.0	Quartus IIのインスタンスをIntel Quartus Primeに変更。
2014.12.15	14.1.0	Fitter Settings、Analysis＆Synthesis Settings、およびPhysical Synthesis Optimizationsの場所をCompiler Settingsに更新。
2014年6月	14.0.0	Cyclone IIIおよびStratix IIIデバイスのリファレンスを削除。マクロセルベースのCPLD関連情報を削除。テンプレートを更新。
2013年5月	13.0.0	初版。

6. デザイン・フロアプランの分析と最適化

FPGAデザインの集積度が大きくなるにつれて、パフォーマンス、配線の混雑、およびロジック配置についてデザインを解析する機能が、デザイン要件を満たすために重要になります。この章では、Chip PlannerとLogic Lock地域によって、デザイン・フロアプランを改善する方法について説明します。

デザイン・フロアプラン解析はタイミングを閉じるのに役立ち、非常に複雑なデザインで最適なパフォーマンスを保証します。解析機能を備えたインテル^® Quartus^® Prime Chip Plannerは、デザインのタイミングを迅速に閉じるのに役立ちます。 Chip PlannerをLogic LockX領域と一緒に使用してデザインを階層的にコンパイルし、フロアプランを支援できます。さらに、パーティションを使用して、個々のコンパイル実行による配置配線結果を保持します。

Chip Plannerを使用してデザイン解析を実行したり、デザイン・フロアプランを作成および最適化したりできます。 I/Oを割り当てるには、Pin Plannerを使用してください。

注: ベスト・プラクティスとして、反復的なデザインフローを使用してリソース配置を定義します。ハード・プレースメントの制約を設定する前に、Early Place Flowのような手法を使用してフロア・プランニングの決定を下します。

Early Place Flowについては、インテル^® Quartus^® Primeプロ・エディションCompilerユーザーガイドを参照してください。

Partial Reconfigurationデザインのフロアプランについては、インテル^® Quartus^® Primeプロ・エディションパーシャル・リコンフィグレーションユーザーガイドを参照してください。

6.1. Chip Plannerのデザイン・フロアプラン解析

Chip Plannerは、チップリソースを視覚的に表示することでフロアプラン分析を簡素化します。 Chip Plannerを使用すると、コンパイル後の配置、接続、および配線パスを表示できます。リソース割り当ての作成や削除など、割り当てを変更することもできます。

Chip Plannerは以下を紹介します。

Logic Lock 領域
相対リソース使用量
詳細なルーティング情報
ノード間のファンインおよびファンアウト接続

レジスター間のタイミングパス
パスの遅延見積もり
渋滞情報のルーティング

6.1.1. Chip Plannerの起動

Chip Plannerを起動するには、Tools > Chip Plannerを選択します。次の方法でもChip Plannerを起動できます。

インテル^® Quartus^® PrimeソフトウェアツールバーのChip Plannerアイコンをクリックします。
以下のツールで、任意のチップリソースを右クリックしてLocate > Locate in Chip Plannerを選択します。
- Compilation Report
- Logic Lock Regions Window
- Technology Map Viewer
- Project Navigator Window
- Node Finder
- Simulation Report
- Report Timing Panel of the Timing Analyzer

6.1.2. Chip Planner GUIのコンポーネント

6.1.2.1. Chip Plannerのツールバー

Chip Plannerツールバーは、ビジュアルデザイン分析のための強力なツールを提供します。 Chip Plannerのコマンドには、Viewメニューから、またはツールバーのアイコンをクリックしてアクセスできます。

6.1.2.2. Layers Settings

Chip Plannerを使用すると、リソースの表示を制御できます。

Layers Settingsペイン

Layers Settingsペインでは、Chip Plannerに表示されるグラフィック要素を管理できます。

View > Layers Settingsをクリックして、Layers Settingsペインを開きます。 Layers Settingsペインには、よく一緒に使用されるリソースをグループ化するレイヤープリセットがあります。 Basic、Detailed、およびFloorplan Editingのデフォルトプリセットは、一般的な割り当て関連の作業に役立ちます。ニーズに合わせてカスタムプリセットを作成することもできます。

6.1.2.3. Locate Historyのウィンドウ

デザインフロアプランを最適化するときに、Chip Plannerでパスまたはノードを複数回見つける必要があるかもしれません。 Locate Historyウィンドウには、Locate in Chip Plannerコマンドを使用して表示したすべてのノードとパスが一覧表示され、関心のあるノードとパスに簡単にアクセスできます。

Timing Analyzer Report Timingペインから必要なパスを見つけると、Locate Historyウィンドウに必要なクロックパスが表示されます。 Timing Analyzer Report Timingペインから到着パスを見つけると、Locate Historyウィンドウには到着クロックから到着データまでのパスが表示されます。 Locate Historyウィンドウでノードまたはパスをダブルクリックすると、Chip Plannerに選択したノードまたはパスが表示されます。

6.1.2.4. Chip Planner Floorplanのビュー

Chip Plannerは、ターゲットデバイスのさまざまな抽象化レベルを表示する階層ズームビューアを使用します。ズームインすると、抽象度が下がり、デザインの詳細が明らかになります。

Bird’s Eye View

Bird’s Eye Viewは、チップ全体のリソース使用状況の概要を表示し、Chip Plannerの関心領域間を素早く効率的に移動する方法を提供します。

Bird’s Eye Viewは、デザインの表示したい部分がチップの反対側にあり、参照の枠を失うことなくリソース要素間を素早く移動したい場合に特に便利です。

Propertiesのウィンドウ

Propertiesウィンドウには、Chip Plannerで現在選択されているオブジェクトの詳細なプロパティー（アトム、パス、領域、配線要素など）が表示されます。 Propertiesウィンドウを表示するには、オブジェクトを右クリックしてView > Propertiesを選択します。

6.1.3. アーキテクチャー固有のデザイン情報の表示

Chip Plannerを使用すると、デザインに関連するアーキテクチャー固有の情報を表示できます。 Layers Settingsペインのオプションをイネーブルすると、次の内容を表示できます。

Device routing resources used by your design—ブロックがどのように接続されているか、およびブロックを接続している信号配線を表示します。
LE configuration—デザインのロジックエレメント（LE）コンフィグレーションを表示します。たとえば、どのLE入力が使用されているか、LEがレジスター、ルック・アップ・テーブル（LUT）、またはその両方を使用しているかどうか（およびLEを通る信号のフロー）を確認できます。
ALM configuration—設計内のALM構成を表示します。たとえば、どのALM入力が使用されているか、ALMがレジスター、上位LUT、下位LUT、またはそれらすべてを使用しているかどうかを確認できます。 ALMを介して信号のフローを確認することもできます。
I/O configuration—デバイスのI/Oリソース使用量を表示します。たとえば、I/Oリソースのどのコンポーネントが使用されているか、遅延チェイン設定がイネーブルされるかどうか、どのI/O規格が設定されているか、I/Oを通る信号フローなどを確認できます。
PLL configuration—デザイン内のフェース・ロック・ループ（PLL）のコンフィグレーションを確認します。たとえば、PLLの設定で使用されているPLLの制御信号を確認できます。
Timing—FPGAエレメントの入力と出力間の遅延を確認します。たとえば、COMBOUT出力へのDATAB入力のタイミングを解析できます。

6.1.4. デバイスで使用可能なクロック・ネットワークの表示

Layers Settingsペインでクロック領域レイヤーをイネーブルすると、グローバルおよびリージョナル・クロック・ネットワークによってドライブされるチップの領域が表示されます。選択したデバイスに特定のクロック領域が含まれていない場合、そのカテゴリーのオプションはダイアログボックスで使用できません。

図 36. クロック領域

Layers Settingsペインでアクティブにしたクロックレイヤーに応じて、Chip Plannerはデバイスのリージョナルおよびグローバルクロック領域、およびクロック領域、ピン、PLL間の接続性を表示します。
クロック領域は、クロックタイプとインデックスを示すラベル付きの長方形のオーバーレイ・ボックスとして表示されます。クロック領域をクリックしてクロックネットワーク領域を選択します。左上隅のクロックの形をしたアイコンは、その地域がクロックネットワーク地域を表すことを示します。
背骨/セクタークロック領域は、中央に点線の縦線があります。この点線は、セクタークロック内で2カラムのロウクロックが交わる場所を示します。
Chip Plannerがクロック領域を表示する色を変更するには、Tools > Options > Colors > Clock Regionsを選択します。

6.1.5. クロックセクター使用率の表示

Chip Plannerは、デザインのクロックセクターの使用率を視覚的に表現します。

Chip Plannerでレポートを生成するには以下のステップを実行してください。

Tasksペインで、Report Clock Sector UtilizationをダブルクリックしてReport Clock Sector Utilizationダイアログボックスを開きます。
レポートにソースノードを含める場合、Report source nodesをオンにします。
同等のTCLコマンドがダイアログボックスの下部に表示されます。
OK をクリックします。
レポート出力には、最も使用されているクロックセクタが表示されます。

Reportペインには、使用率に応じた色で、クロックセクタのリストが表示されます。使用率が最も高いクロックセクターは赤で表示され、使用率が最も低いセクターは青で表示されます。

Reportペインからセクターをオンまたはオフすることができます。該当する場合、ノードを強調表示することもできます。

図 37. クロックセクターの使用率レポート

6.1.6. ルーティングの輻輳の表示

Report Routing Utilizationタスクを使用すると、コンパイル後に使用中のルーティング・リソースの割合を判断できます。この機能を使用すると、ルーティング・リソースが不足しているゾーンを識別でき、ルーティングの輻輳デザイン要件を満たすようにデザインを変更できます。

Chip Plannerで配線の輻輳を表示するには以下のステップを実行します。

Tasksペインで、Report Routing UtilizationコマンドをダブルクリックしてReport Routing Utilizationダイアログボックスを開きます。
Report Routing UtilizationダイアログボックスでPreviewをクリックして、デフォルトの輻輳表示をプレビューします。
特定のリソースの輻輳を表示するようにRouting Utilization Typeを変更します。
デフォルトの表示では、0％の輻輳に対して濃い青（青の使用率を示す）と100％の赤が使用されます。Threshold percentageのスライダーを調整して、輻輳しきい値レベルを変更できます。

輻輳マップは、フロアプランを変更できるのか、それともRTLを変更してルーティングの輻輳を軽減できるのかを判断するのに役立ちます。以下のことを検討してください。

ルーティング混雑マップでは、論理リソースの色と濃淡を使用して相対リソース使用率を示します。濃い色はルーティング・リソースの使用率が高いことを表します。ルーティング使用率がReport Routing Utilizationダイアログボックスで指定したしきい値を超える領域は赤で表示されます。
ルーティング・リソースの不足を特定するには、Routing Utilization Settingsダイアログボックスで各インターコネクト・タイプを順番に選択して、各ルーティング・インターコネクト・タイプを個別に調査する必要があります。
Compilerのメッセージには、インターコネクトの平均使用量とピーク使用量に関する情報が含まれています。 75％を超える相互接続使用率、または60％を超える平均相互接続使用率は、デザインに適していないことを示している可能性があります。同様に、ピーク相互接続使用率が90％を超える、または平均相互接続使用率が75％を超えると、有効な適合が得られない可能性が高くなります。

6.1.7. I/Oバンクの表示

Chip PlannerでデバイスのI/Oバンクマップを表示するには、TasksペインでReport All I/O Banksをダブルクリックします。

6.1.8. High-Speed Serial Interfaces (HSSI)の表示

Chip Plannerは、高速シリアル・インターフェイスのレシーバー・チャネルとトランスミッター・チャネルの詳細なブロック図を表示します。 HSSIブロックビューを表示するには、TasksペインでReport HSSI Block Connectivityをダブルクリックします。

図 38. インテル^® Arria^® 10 HSSIのチャネルブロック

6.1.9. 配置したノードの送信元と送信先の表示

Chip Plannerでは、Report Registered Connectionsタスクを使用して、コンパイル済みデザインのノードのレジスターされたファンインまたはファンアウトを表示できます。このレポートは、ソースノードと宛先ノードが接続線なしで表示されるという点でGenerate Fanin/Fanout connectionsレポートとは異なり、ビューが不明瞭になる可能性があります。

Chip Plannerで、1つ以上のノードを選択します。
Taskペインで、Report Registered Connectionsをダブルクリックします。
ダイアログボックスからオプションを選択し、OKをクリックします。

Reportsペインに、レジスターされているソースとデスティネーション・ノードが表示されます。グラフィック表示の表示を切り替えるには、オンまたはオフにします。

図 39. レジスターされた接続の報告

6.1.10. 配置済みリソースのファンインおよびファンアウト接続の表示

接続線を含め、リソースにファンインまたはファンアウトするアトムを表示します。

選択したリソースからのファンインまたはファンアウト接続を表示するには、

Chip Plannerツールバーで、Generate Fan-In Connections アイコンまたはGenerate Fan-Out Connections アイコンをクリックします。
Chip Plannerビューに表示されている他の接続を削除するには、Clear Unselected Connections アイコンをクリックします。

Chip Planner Viewメニューからこの操作を実行することもできます。

6.1.11. 即時ファンインおよびファンアウト接続の生成

選択したアトムの即時ファンインまたはファンアウト接続を表示します。

たとえば、ロジックリソースの即時ファンインを表示すると、ロジックリソースをドライブする配線リソースが表示されます。すべてのロジックリソースおよび配線リソースに対して即時ファンインおよびファンアウトを生成できます。

即時のファンインまたはファンアウト接続を表示するには、View > Generate Immediate Fan-In ConnectionsまたはView > Generate Immediate Fan-Out Connectionsをクリックします。
表示されている接続を削除するには、Chip PlannerツールバーのClear Unselected Connections アイコンを使用します。

6.1.12. Chip Plannerでのパス探索

Chip Plannerを使用してロジックエレメント間のパスを探索します。次の例では、Chip Plannerを使用してTiming Analysisレポートからパスをたどります。

6.1.12.1. パスの接続の分析

Chip Plannerで選択したパスまたは接続を構成する要素を確認するには、Chip PlannerツールバーのExpand Connections

アイコンをクリックします。

6.1.12.2. タイミング解析レポートからChip Plannerへのパスの特定

Timing AnalysisレポートからChip Plannerへのパスを見つけるには、次の手順を実行します。

タイミング解析レポートで見つけたいパスを選択します。
パスを右クリックしてLocate Path > Locate in Chip Plannerをポイントします。
パスはChip PlannerのLocate Historyウィンドウに表示されます。
図 40. Locate Historyウィンドウのパスリスト

6.1.12.3. Show Delays

Show Delays機能を使用すると、Timing Analyzerレポートに表示されるパスのタイミング遅延を確認できます。この機能にアクセスするには、メインメニューのView > Show Delaysをクリックします。または、Chip PlannerツールバーのShow Delaysアイコン

をクリックします。選択したパスの部分遅延を確認するには、Locate Historyウィンドウに表示されているパス遅延の横にある「+」記号をクリックします。

たとえば、2つのロジックリソース間、またはロジックリソースと配線リソース間の遅延を表示できます。

図 41. iming Analyzerパスに関連する遅延の表示

6.1.12.4. ルーティング・リソースの表示

Chip PlannerとLocate Historyウィンドウを使用すると、パスまたは接続が使用している配線リソースを表示できます。 Arrival DataパスとArrival Clockパスを選択して表示することもできます。

図 42. Show Physical Routing

Locate Historyウィンドウでパスを右クリックし、Show Physical Routingを選択して物理パスを表示します。表示を調整するには、右クリックしてZoom to Selectionを選択します。

図 43. Highlight Routing

Fitterがパスをルーティングした行と列を確認するには、パスを右クリックしてHighlight Routingを選択します。

6.1.13. Chip Plannerで割り当ての表示

適切なレイヤー、またはLayers Settingsペインにブロック使用率を表示するカスタムプリセットを選択すると、Chip Plannerでロケーションの割り当てを表示できます。

Chip Plannerは、割り当てられたリソースを事前定義された色（デフォルトでは灰色）で表示します。

図 44. Chip Plannerで割り当ての表示

割り当てを作成または移動する、あるいはノードとピンの位置を領域に割り当てるには、選択したリソースを新しい場所にドラッグします。 Fitterは、次の配置配線操作中に作成した割り当てを適用します。

6.1.14. Chip Plannerでの高速および低電力タイルの表示

一部のIntelデバイスには、高速モードまたは低電力モードのどちらでも動作できるALMがあります。パワーモードは、インテル^® Quartus^® Primeソフトウェアのフィッティング・プロセス中に設定されます。これらのALMはまとめて「タイル」と呼ばれる大きなブロックを形成します。

パワーマップを表示するには、Fitterを実行した後にTasks > Core Reports > Report High-Speed/Low-Power Tilesをダブルクリックします。 Chip Plannerは、対照的な色で低消費電力と高速のタイルを表示します。黄色いタイルは高速モードで動作し、青いタイルは低電力モードで動作します。

図 45. インテル^® Arria^® 10デバイスの高速および低電力タイル

6.2. Logic Lock の領域

Logic Lock 領域はフロアプランの位置の制約です。インスタンスまたはノードをLogic Lockの領域に割り当てるときは、それらのインスタンスまたはノードをリージョン内に配置するようにFitterに指示します。フロアプランには複数のLogic Lockの領域を含めることができます。

Logic Lockの領域には保存属性はなく、境界と論理リソースの予約だけがあります。インテル^® Quartus^® Primeプロ・エディションソフトウェアを使用して、完全に階層的なLogic Lockの領域割り当てを実装できます。

Logic Lock領域は2つの要素で構成されています。

Placement Region: デバイスの特定領域に対する制約ロジック。 Fitterは指定した領域にロジックを配置します。領域を予約済みとして指定した場合、フィッタはその領域に他のロジックを配置できません。
Routing Region: 特定のエリアへのルーティングを制限します。デフォルトでは、ルーティング領域は制約されていません。配線領域は配置領域を囲む必要があります。ルーティング領域は予約できません。詳しくは、Defining Routing Regionsを参照してください。

6.2.1. Logic Lockの領域の属性

次の表はLogic Lockの領域の属性の一覧です。インテル^® Quartus^® Primeソフトウェアでは、Logic Lockの領域ウィンドウにデザイン内のすべてのLogic Lockの領域の属性が表示されます。

表 21. Logic Lock の領域の属性
属性名	値	動作
Width	Number of columns	Logic Lockの領域の幅を指定します。 Size/StateがAuto/Floatingに設定されている場合、属性はUndeterminedに設定されます。
Height	Number of rows	Logic Lock の領域の高さを指定します。 If Size/State is set to Auto/Floating, the attribute is set to Undetermined.Size / StateがAuto / Floatingに設定されている場合、属性はUndeterminedに設定されます。
Origin	Any Floorplan Location	フロアプラン上のLogic Lockの領域の位置を指定します。原点はLogic Lockの領域の左下隅です。
Reserved	Off \| On	Fitterがその領域に他のロジックを配置するのを防ぎます。 YReserved割り当てをルーティング領域に適用することはできません。
Core-Only	Off \| On	地域から周辺資源を除外します。インテル^® Quartus^® Prime スタンダード・エディションソフトウェアとは異なり、インテル^® Quartus^® Primeプロ・エディションの領域の割り当てはデフォルトで周辺リソースに適用されます。領域がReservedおよびCore Onlyとして指定されている場合、周辺リソースはその領域から予約されません。
Size/State	Fixed/Locked \| Auto/Floating	FitterのどちらがLogic Lockの領域のサイズと配置を決定するかを指定します。デフォルト値のFixed/Lockedに設定すると、Fixed/Locked領域のサイズと配置を定義します。 Auto/Floatingに設定すると、FitterはLogic Lockの領域のサイズと配置を決定します。
Routing Region	Unconstrained \| Whole Chip \| Fixed with Expansion \| Custom	ルーティング領域の種類。詳しくは、Defining Routing Regionsを参照してください。

6.2.2. インテル Quartus Prime スタンダード・エディションとインテル Quartus Primeプロ・エディション間の割り当ての移行

インテル^® Quartus^® Primeプロ・エディションソフトウェアは、インテル^® Quartus^® Prime スタンダード・エディション Logic Lock（Standard）の割り当てをサポートしていません。したがって、デザインをインテル^® Quartus^® Prime スタンダード・エディションからインテル^® Quartus^® Primeプロ・エディションに移行する場合は、Logic Lock（Standard）の割り当てをLogic Lockの割り当てに変換する必要があります。

6.2.3. Logic Lock領域の作成

6.2.3.1. Chip PlannerによるLogic Lock領域の作成

View > Logic Lock Regions > Create Logic Lock Region をクリックします。
Chip Plannerフロアプランをクリックしてドラッグし、好みの位置とサイズの領域を作成します。

領域を作成したら、領域の形状を定義してから、その領域に単一のエンティティーを割り当てることができます。エンティティーを割り当てたり、形状を定義したりする順番は関係ありません。

6.2.3.2. Project Navigatorを使用したLogic Lock領域の作成

デザインに対して完全なコンパイルまたは分析と作成を実行します。
Project Navigatorがまだ開いていない場合、View > Utility Windows > Project Navigatorをクリックします。Project Navigatorにはデザインの階層が表示されます。
デザイン階層を完全に展開した状態で、任意のデザインエンティティーを右クリックし、Create New Logic Lock Regionをクリックします。
エンティティーを新しい地域に割り当てます。

新しい領域はエンティティーと同じ名前です。

6.2.3.3. Logic Lockの領域ウィンドウでLogic Lockの領域の作成

Assignments > Logic Lock Regions Window をクリックします。
Logic Lock Regions ウィンドウで、<<new>> をクリックします。

領域を作成したら、リージョンの形状を定義してから、その領域に単一のエンティティーを割り当てることができます。エンティティーを割り当てたり、形状を定義したりする順番は関係ありません。

6.2.3.4. ルーティング領域の定義

ルーティング領域は、ルーティング領域を指定する領域の要素です。ルーティング領域は既存のLogic Lock配置領域を含む必要があります。ルーティング領域を予約済みとして設定することはできません。ルーティング領域を定義するには、 Logic Lock RegionsウィンドウのRouting Regionセルをダブルクリックし、ドロップダウンメニューからオプションを選択します。

V有効なルーティング領域オプションは次のとおりです。

表 22. ルーティング領域のオプション
オプション	説明
Unconstrained (default)	フィッターがデバイスで使用可能な任意のルートを使用することを許可します。
Whole Chip	Unconstrainedと同じですが、インテル^® Quartus^® Prime設定ファイル（.qsf）に制約を書き込みます。
Fixed with Expansion	配置領域の輪郭に従います。配線領域は、配置領域よりも大きい行数/列数で拡大または縮小されます。
Custom	Logic Lock領域の周囲にカスタム・シェイプ・ルーティング領域を作成できます。 Customオプションを選択すると、Chip Planner内で配置領域と配線領域が個別に移動します。この場合、Shiftキーを使用して両方を選択して配置領域と配線領域を移動します。

図 46. ルーティング領域

6.2.3.6. 自動サイズ領域の使用に関する考慮事項

Auto/Floating Size/State領域を使用する場合、以下のことを考慮に入れてください。

Auto/Floating X領域は予約できません。
Logic Lock領域が空でないことを確認してください。インスタンスを領域に割り当てないと、Fitterはサイズを0×0に縮小し、その領域を無効にします。
領域はパーティションに関連付けられていてもいなくてもかまいません。パーティションを Auto/Floating Size/State Logic Lockリージョンと組み合わせると、特定の適切な課題を柔軟に解決できます。しかし、追加したすべての制約は使用可能な解を減らし、制約が多すぎるとFitterは解を見つけられない可能性があります。いくつかの場合があります：
- パーティションが合成時に保持されるか保持されない場合、Logic Lock領域はロジックを特定の領域に限定し、Fitterがパーティション内のロジックを最適化し、Logic Lock領域内の配置を最適化できるようにします。
- パーティションが配置時に維持される場合、配線される場合、または最終的な場合、パーティションのロジックの位置は固定されているため、Logic Lock領域は有効な配置境界ではありません。
- ただし、Logic Lock領域が予約されている場合、Fitterはその領域に他のロジックを配置することを避けます。これにより、リソースの混雑を減らすことができます。
Logic Lock領域の結果が仕様を満たすと、次のことができます。
- Logic Lock領域を Fixed/Locked Size/Stateに変換します。
- Logic Lock領域を Auto/Floating Size/State属性のままにして、その領域を「まとめて」機能のタイプとして使用します。
- Logic Lock領域がパーティションでもある場合は、そのパーティション内の配置配線を維持し、領域全体を削除できます。

6.2.4. Logic Lock領域の形状のカスタマイズ

カスタムシェイプのLogic Lock領域を作成するために、論理演算を実行できます。長方形ではないLogic Lock領域を使用すると、特定のリソースを除外したり、特定のデバイスリソースの周囲にデザインの一部を配置してパフォーマンスを向上させることができます。

重要: 17.1のLogic Lock形状には元に戻す機能はありません。

6.2.4.1. Logic Lock領域への新しい図形の追加

既存のLogic Lock領域に新しい形状を追加するには、Chip Plannerで次の手順を実行します。

SLogic Lock地域を選択してください。
Navigationツールバーで、Add Logic Lock Regionアイコンをクリックします。
クリックしてドラッグし、追加したい図形を生成します。新しい形状が選択したLogic Lock領域と自動的に結合します。

重要: 複数の領域を選択した場合、操作はすべての領域に新しい形状を追加します。

図 48. Add Logic Lock Region機能の使用

6.2.4.2. Logic Lock領域からの形状の減算

既存の領域から形状を減算するには、Chip Plannerで次の手順を実行します。

X領域を選択します。
Navigationツールバーで、Subtract Logic Lock Regionアイコンをクリックします。
減算したい図形をクリックしてドラッグします。変更された領域が自動的に表示されます。

操作は選択したすべての領域で実行されます。

図 49. 減算Logic Lock領域機能の使用

6.2.4.3. Logic Lock領域のマージ

複数の地域を結合するには、次の手順を実行します。

マージしようとしている領域のうちの1つだけにロジック割り当てがあることを確認してください。
結果の領域が必要な場所に領域を配置します。
Shiftキーを押しながら各領域をクリックして、結合する個々の領域をすべて選択します。.
選択したLogic Lock領域のいずれかのタイトルバーを右クリックして、 Logic Lock Regions > Merge Logic Lock Regionを選択します。選択した個々の地域を結合して、単一の新しい地域を作成します。
複数の名前付き領域を選択した場合、Merge Logic Lock Regionオプションは無効になります。

図 50. Logic Lock領域コマンドの使用

6.2.4.4. 隣接しないLogic Lock領域

Logic Lock領域操作ツールを使用して、分離した領域を作成できます。非連続領域は、すべての領域属性に対して単一のX領域として機能します。

図 51. 隣接しないLogic Lock領域

6.2.5. Logic Lock領域へのデバイスリソースの配置

デザイン内のエンティティは1つのLogic Lock領域にのみ割り当てることができますが、エンティティは階層によって領域を継承できます。この階層により、サブ領域内のリソースを予約せずに、予約領域にサブ領域を持たせることができます。

Logic Lock領域の境界にデバイスリソースの一部が含まれている場合、インテル^® Quartus^® Primeソフトウェアはリソース全体をその領域に割り当てます。

Logic Lock Regionウィンドウを使用してインスタンスを追加するには、領域を右クリックして Logic Lock Properties > Addを選択します。あるいは、インテル^® Quartus^® Primeソフトウェアでエンティティを階層ビューアからLogic Lock Regions WindowのLogic Lock領域の名前フィールドにドラッグすることもできます。

6.2.5.1. 空のLogic Lock領域

インテル^® Quartus^® Primeでは、メンバーのいない地域を持つことができます。空の領域は、将来のロジックのためにFPGA内のスペースを管理するためのツールです。この手法は、領域をReservedに設定した場合にのみ機能します。

空のLogic Lock領域を使用する理由はいくつかあります。

予備的なフロアプラン
複雑なインクリメンタル・ビルド
チームベースのデザインと相互接続論理
論理配置の制限

Logic Lock領域はルーティング・リソースを予約しないため、Fitterはルーティング目的でこの領域を使用できます。

空のLogic Lock領域にはCore Only属性を使用してください。空の領域に周辺リソースを含めると、ペリフェラル・コンポーネントの配置が制限され、デザインが合わなくなる可能性があります。空の領域に名前を付けた後は、移入されたLogic Lock Regionと同じ操作を実行できます。

図 52. 空の領域の外側に配置されたロジック

この図は、空のLogic Lock領域とその周囲のロジックを示しています。ただし、一部のIO、HSSIO、およびPLLが空き領域にあります。この配置は、出力ポートがIOに接続し、IOが常にroot_partition（最上位パーティション）の一部になっているために発生します。

6.2.5.2. ピン配置

Logic Lock領域は、メモリーとピンを含むすべてのデバイスリソースをその境界内に組み込んでいます。Core Only属性がオフになっていない限り、インテル^® Quartus^® Primeプロ・エディションソフトウェアは、エンティティをリージョンに割り当てるときにピンを自動的に含めません。

手動でピンをX領域に割り当てることができます。ただし、この配置は地域に場所の制約を課します。ソフトウェアは、デバイスの周辺を囲むロックされた領域へのピン割り当てにのみ従います。ロック領域には、リソースとしてI/Oピンを含める必要があります。

6.2.5.3. 予約済みLogic Lock領域

Reserved属性は、Logic Lock領域に明示的に割り当てたエンティティとノードのみをLogic Lock領域に配置するようにFitterに指示します。

インテル^® Quartus^® Primeソフトウェアは、すべてのエンティティとノードの割り当てをLogic Lock領域に割り当てます。場合によっては、エンティティやノードが地域全体を占めていないため、地域のリソースの一部が使用されていないことがあります。

領域のリソース使用率とパフォーマンスを向上させるために、インテル^® Quartus^® Primeソフトウェアはデフォルトで、他の地域に割り当てられていない他のノードおよびエンティティで未使用のリソースを満たします。この動作を防ぐには、 Logic Lock RegionsウィンドウでReservedをオンにします。

6.2.5.4. 仮想ピン

仮想ピンは、コンパイラーがコンパイル中にピンではなく一時的にロジック要素にマップするI/O要素です。ソフトウェアは、仮想ピンをLUTとして実装します。仮想ピンを割り当てるには、Assignment Editorを使用します。仮想ピンロジックオプションをI/Oエレメントに割り当てることにより、仮想ピンを作成できます。

Virtual Pinの割り当てを入力ピンに適用すると、ピンはFPGAピンとして表示されなくなります。コンパイラーは、デザインの仮想ピンをGNDに修正します。仮想ピンはフローティングノードではありません。

仮想ピンは、最上位デザインにエンティティをインポートした後にノードになる下位レベルデザインエンティティのI/O要素にのみ使用します。たとえば、部分的なデザインをコンパイルするときに使用します。

注: Virtual Pinピンロジックオプションは、入力ピンまたは出力ピンに割り当てる必要があります。このオプションを双方向ピン、トライステートピン、または登録済みI/Oエレメントに割り当てると、Analysis＆Synthesisはその割り当てを無視します。このオプションをトライステートピンに割り当てると、フィッターはI/Oバッファーを挿入してトライステートロジックを考慮します。したがって、ピンを仮想ピンにすることはできません。割り当てられたピンを引き続き仮想ピンとして使用する場合は、トライステートピンの代わりにマルチプレクサーロジックを使用できます。デバイスI/Oピンに直接接続する信号を除き、トライステートロジックを使用しないでください。

最上位デザインでは、これらの仮想ピンを別のモジュールの内部ノードに接続します。仮想ピンに割り当てることにより、それらのピンを、最上位モジュールの対応する内部ノードと同じデバイス上の同じ場所または領域に配置できます。ターゲットデバイスが許可するよりも多くのピンでモジュールをコンパイルする場合、Virtual Pinピンオプションを使用できます。 Virtual Pinピンオプションを使用すると、最上位デザインに統合した後、モジュールのパフォーマンスにより密接に一致するデザインモジュールのタイミング解析が可能になります。

Node Finderを使用して、デザイン内の割り当てられたすべての仮想ピンを表示するには、Filter TypeをPins: Virtualに設定します。 Assignment EditorからNode Finderにアクセスするには、Toフィールドをダブルクリックします。フィールドの右側に矢印が表示されたら、クリックしてNode Finderを選択します。

6.2.5.5. 例：インテル Arria 10 FPGAの配置のベストプラクティス

Logic Lock リージョンでは、デバイストポロジを考慮する必要があります。

この例では、FPGAをターゲットとするデザインで、I/Oカラムが領域内の位置をどのように制約するかについて説明します。

図 53. インテル^® Arria^® 10 FPGAでのI/Oカラムインテル^® Arria^® 10 FPGAには、デバイスの中央にI/Oカラムがあります。信号は、デバイスの端に面する側からのみこれらの列に出入りできます。.

図 54. Signals Crossing I/O Columns in インテル^® Arria^® 10 FPGAのI/Oカラムの信号クロスI/Oカラムを通過するように信号をルーティングすると、ルーティング遅延が増加し、デザインのパフォーマンスが低下する可能性があります。

図 55. Strategic Placement for Logic Lock Regions in インテル^® Arria^® 10 FPGAs

領域にI/Oカラムとインターフェイスするレジスタが含まれる場合、列の外側に隣接するI/Oカラムへのアクセスを改善するため、領域がI/Oカラムとコアロジックをカバーするように領域を配置します。
高速信号の場合、I/Oカラムの外側に領域を配置すると最良の結果を得ることができます。これは、フィッターが列を横切って遅延が発生する可能性が低いためです。

6.2.6. 階層領域

Logic Lockリージョンは完全に階層的です。親領域には、すべての子領域が完全に含まれている必要があります。 ReservedおよびCore-Onlyの割り当ても階層的に適用されます。

Logic Lock割り当ては、他の制約および割り当てと同じ優先順位に従います。

デザイン内のエンティティは1つのLogic Lock領域にのみ割り当てることができますが、エンティティは階層ごとに領域を継承できます。この階層により、サブリージョンのリソースを予約せずに、予約済みリージョンにサブリージョンを設定できます。

6.2.7. 追加のインテル Quartus Prime Logic Lock のデザイン機能

Logic Lock Regions Windowリージョンウィンドウを補完するために、インテル^® Quartus^® PrimeソフトウェアにはLogic Lockリージョンを使用したデザインに役立つ追加機能があります。

6.2.7.1. インテル Quartus Prime の改訂機能

デザイン内のさまざまなLogic Lock領域を評価する場合、さまざまな構成を試して、目的の結果を得ることができます。インテル^® Quartus^® Prime改訂機能を使用すると、最適な構成が見つかるまで、同じプロジェクトを異なる設定で整理できます。

リビジョン機能を使用するには、Project > Revisionsを選択します。現在のデザインまたは以前に作成されたリビジョンからリビジョンを作成できます。各リビジョンには、関連する説明を含めることができます。リビジョンを使用して、リージョン用に作成された配置制約を整理できます。

6.2.8. Logic Lock 地域ウィンドウ

Logic Lock 地域ウィンドウには、デザインで定義されているすべてのリージョンの概要が表示されます。 Logic Lock地域ウィンドウを使用して、Logic Lock地域の作成、要素の割り当て、およびプロパティの変更を行います。

View > Logic Lock Windowをクリックし、インテル^® Quartus^® PrimeでAssignments > Logic Lock Windowをクリックして、Chip PlannerのLogic Lock地域ウィンドウを開きます。

図 56. Logic Lock 地域ウィンドウ

列をドラッグアンドドロップして順序を変更することで、Logic Lock地域ウィンドウをカスタマイズできます。列見出しを右クリックしてショートカットメニューで適切な列を選択することにより、オプションの列を表示または非表示にすることもできます。

Logic Lock 地域のプロパティー・ダイアログ・ボックス

Use the Logic Lock Regions Properties dialog box to view and modify detailed information about your Logic Lock region, such as which entities and nodes are assigned to your region, and which resources are required.

Logic Lock Regions Propertiesダイアログボックスを使用して、Logic Lock地域に割り当てられているエンティティやノード、必要なリソースなど、リージョンに関する詳細情報を表示および変更します。

Logic Lock Regions Propertiesダイアログボックスを開くには、地域を右クリックして Logic Lock Regions Properties...を選択します。

6.3. Design Partition PlannerおよびChip Plannerを使用したパーティションと地域の作成

デザイン・パーティションでLogic Lock地域を使用すると、フィッターがデザインの他の部分で機能している間、ブロックの位置を保持できます。 Design Partition PlannerをChip Plannerとともに使用すると、エンティティの接続性と物理的な場所の両方にメリットをもたらす方法でパーティションと領域を作成できます。

インテル^® Quartus^® Primeプロ・エディションデザインでこの手法を使用するには：

デザインをコンパイルします。
Chip PlannerおよびDesign Partition Plannerを開きます。
- Tools > Chip Planner をクリックします。
- Tools > Design Partition Planner をクリックします。
Chip Plannerウィンドウで、Tasksペインに移動し、Report Design Partitionsをダブルクリックします。
Report Partition Partitionタスクにより、Chip Plannerは、Design Partition Plannerに表示されるエンティティと同じ色を使用して、デザインエンティティの物理的な場所を表示します。
Chip Plannerで、View > Bird's Eye Viewをクリックします。
Bird's Eye ビューが開きます。
Design Partition Plannerで、すべての大きなエンティティを親からドラッグします。
または、エンティティを右クリックして、Extract from Parentをクリックします。

Chip Plannerは、Design Partition Plannerに表示されるエンティティの物理的な配置を、2つのツール間で一貫した色で表示します。 Chip Plannerの物理的な配置とDesign Partition Plannerの接続を表示できます。
Logic Lock地域に配置するのに適さないエンティティを特定します。
- Chip Plannerは、デバイスの不連続な領域に物理的に分散するエンティティを示します。
- Design Partition Plannerは、他のエンティティへの多数の接続を持つエンティティを示します。
親のエンティティにドラッグして、Logic Lock地域に配置するのに適さないエンティティを親に戻します。
または、エンティティを右クリックして、Collapse to Parentをクリックします。
エンティティを右クリックし、Create Design Partitionをクリックして、残りの各エンティティのパーティションを作成します。
パーティションを右クリックし、Create Logic Lock Regionをクリックして、各パーティションのLogic Lock地域を作成します。

6.3.1. デザインの接続性と階層の表示

デフォルトでは、コンパイル済みのデザインを開くと、Design Partition Plannerは、デザインを単一の最上位エンティティとして表示し、下位エンティティを含みます。 Design Partition Plannerが以前にデザインを開いている場合、デザインは最後の状態で表示されます。

図 57. Design Partition Plannerの最上位エンティティー

エンティティ間の接続を表示するには、トップレベルのエンティティからエンティティを抽出するには、それらを周囲の空白にドラッグするか、エンティティを右クリックしてショートカットメニューのExtract from Parentをクリックします。
エンティティを抽出すると、Design Partition Plannerはエンティティー間の接続バンドルを描画し、エンティティのペア間の接続数を表示します。

接続バンドルを使用したパーティション・デザイン
接続バンドルの外観をカスタマイズするか、接続カウントのしきい値を設定するには、View > Bundle ConfigurationをクリックしBundle Configurationダイアログボックスで必要なオプションを設定します。
失敗したパスを含むバンドルを表示するには、タイミング・アナライザーを開き、Design Partition PlannerでView > Show Timing Dataをクリックします。障害のあるパスを含むバンドルは赤で表示され、障害のあるパスに存在するノードを持つエンティティも同様です。
バンドル内の接続に関する詳細情報を表示するには、バンドルを右クリックし、Bundle PropertiesをクリックしてBundle Propertiesダイアログボックスを開きます。
接続表示モードと階層表示モードを切り替えるには、View > Hierarchy Displayをクリックします。または、エンティティの左上隅にある階層アイコンをクリックしてホールドすると、一時的に階層表示に切り替わります。

6.4. スクリプトのサポート

この章で説明する手順を実行し、Tclスクリプトで設定を指定できます。コマンドプロンプトでいくつかの手順を実行することもできます。

6.4.1. Tclコマンドを使用したLogic Lock割り当ての作成

インテル^® Quartus^® Primeソフトウェアは、Logic Lock割り当てを作成または変更するTclコマンドをサポートしています。

注: ノードへの完全な階層パスを使用して、ノード名を指定します。

配置領域の作成または変更

GUIからリージョンを作成するか、Logic Lock領域を直接QSFに追加できます。 QSFエントリには、頂点のX/Y座標と配置領域名が含まれています。

次の割り当てにより、境界ボックス座標X46 Y36 X65 Y49の新しい配置領域が作成されます。

set_instance_assignment -name PLACE_REGION "X46 Y36 X65 Y49" -to <node names>

同じコマンド形式を使用して、既存の割り当てを変更できます。
非長方形またはばらばらの領域を指定するには、セミコロン（;）を2つ以上の境界ボックス間の区切り文字として使用します。
複数のPLACE_REGIONインスタンスを割り当てて、同じリージョンに複数のインスタンスを割り当てます。

ルーティング領域の作成または変更

次の割り当てにより、バウンディングボックス座標X5 Y5 X30 Y30のルーティング領域が作成されます。

set_instance_assignment -name ROUTE_REGION -to <node names> "X5 Y5 X30 Y30"

同じコマンド形式を使用して、既存の割り当てを変更できます。
ルーティング領域が割り当てられているすべてのインスタンスには、それぞれの配置領域が必要です。ルーティング領域には配置領域が完全に含まれている必要があります。

領域を予約済みとして指定

次の割り当てにより、既存のリージョンが予約されます。

set_instance_assignment -name <instance name> RESERVE_PLACE_REGION -to <node names> ON

配置領域のみを予約できます。

リージョンをコアのみとして指定

デフォルトでは、インテル^® Quartus^® Primeプロ・エディションソフトウェアにはLogic Lock割り当てにピンが含まれています。領域をコアのみ（つまり、制約されていないインスタンスの周辺ロジック）として指定するには、次の割り当てを使用します。

set_instance_assignment -name <instance name> CORE_ONLY_PLACE_REGION -to <node names> ON

6.4.2. Tclコマンドを使用した仮想ピンの割り当て

次のTclコマンドを使用して、my_pinというピンの仮想ピン設定をオンにします。

set_instance_assignment -name VIRTUAL_PIN ON -to my_pin

6.4.3. Logic Lock領域割り当ての例

これらの例は、.qsfファイル内のLogic Lock領域の割り当ての構文を示しています。必要に応じて、Assignment Editor、Logic Lock Regions Window、またはChip Plannerでこれらの割り当てを入力します。

矩形Logic Lock領域の割り当て

矩形Logic Lock領域を右下隅の（10,10）および右上隅の（20,20）へそれぞれ割り当てます。

set_instance_assignment –name PLACE_REGION –to a|b|c "10 10 20 20"

非矩形Logic Lock領域の割り当て

インスタンスの「a|b|c」を非矩形L字型Logic Lock領域へ割り当てます。ソフトウェアは、それぞれ4個の数字を新しい矩形として処理します。

set_instance_assignment –name PLACE_REGION –to x|y|z "X10 Y10 X20 Y50; X20 Y10 X50 Y20"

従属Logic Lockインスタンスの割り当て

デフォルトでは、インテル^® Quartus^® Primeソフトウェアは、すべての子インスタンスをその親のLogic Lock領域に制約します。子インスタンスへの制約はすべて、その上位の制約とインタセクトします。たとえば以下の例では、「a|b|c|d」の下のすべてのロジックは、矩形(0,0)、(15,15)ではなく、(10,10)、(15,15)に制約されます。これは、子の制約が親の制約とインタセクトするために発生します。

set_instance_assignment –name PLACE_REGION –to a|b|c "10 10 20 20"
set_instance_assignment –name PLACE_REGION –to a|b|c|d "0 0 15 15"

複数のLogic Lockインスタンスの割り当て

デフォルトでは、Logic Lock領域の制約により、他のインスタンスのロジックが同じ領域を共有することができます。これらの割り当ては、インスタンスcとインスタンスgを同じ場所に配置します。この戦略は、インスタンスcとインスタンスgが大きく相互作用している場合に便利です。

set_instance_assignment –name PLACE_REGION –to a|b|c "10 10 20 20"
set_instance_assignment –name PLACE_REGION –to e|f|g "10 10 20 20"

予約Logic Lock領域の割り当て

1 つのインスタンスおよびその下位にある任意のインスタンスに対し、全Logic Lock領域を予約することが可能です。

set_instance_assignment –name PLACE_REGION –to a|b|c "10 10 20 20"
set_instance_assignment –name RESERVE_PLACE_REGION –to a|b|c ON

# The following assignment causes an error. The logic in e|f|g is not
# legally placeable anywhere:
# set_instance_assignment –name PLACE_REGION –to e|f|g "10 10 20 20"

# The following assignment does *not* cause an error, but is effectively
# constrained to the box (20,10),(30,20), since the (10,10),(20,20) box is reserved
# for a|b|c
set_instance_assignment –name PLACE_REGION –to e|f|g "10 10 30 20"

6.5. デザイン・フロアプランの分析と最適化の改訂履歴

この章には、次の改訂履歴が適用されます。

表 23. 改訂履歴
ドキュメント・バージョン	インテル^® Quartus^® Prime バージョン	変更内容
2018.09.24	18.1.0	トピック：クロックセクター使用率の表示を追加。トピック：配置されたノードのソースと宛先の表示を追加。トピック：配置されたリソースのファンインおよびファンアウト接続の表示へファンインおよびファンアウト接続の生成に変更。
2018.05.07	18.0.0	フロアプランに反復法を使用するための推奨事項を追加。
2017.11.06	17.1.0	LogicLock PlusのインスタンスをLogic Lockに変更。自動サイズのロジックロック領域のサポートを追加。空のロジックロック領域のサポートを追加。追加されたトピック：デザインパーティションプランナーおよびチッププランナーを使用した、自動サイズ設定領域の使用、パーティションおよびロジックロック領域の作成に関する考慮事項を追加。。
2017.05.08	17.0.0	章の再編成とコンテンツを更新。追加された図：クロック領域、 [履歴の検索]ウィンドウのパスリスト、物理ルーティングの表示、四角形の追加機能の使用、四角形の減算機能の使用、 LogicLock領域、不連続なLogicLock領域、ルーティング領域、空の領域の外側に配置されたロジックに穴の作成を追加。図：HSSIチャネルブロック、ハイライトルーティング、Arria 10デバイスの高速および低電力タイル、遅延のハイライトルーティングの表示、Chip Plannerでの割り当ての表示、LogicLock Plusリージョンウィンドウ、Merge LogicLock Plusリージョンコマンドの使用を更新。更た図：HSSIチャネルブロック、ハイライトルーティング、Arria 10デバイスの高速および低電力タイル、遅延のハイライトルーティングの表示、Chip Plannerでの割り当ての表示、LogicLock Plus期間ウィンドウ、Merge LogicLock Plus範囲コマンドの使用を作成。トピック：タイミングクロージャと最適化へのクリティカルパスの表示の章をクリティカルパスに名前変更を移動。
2016.10.31	16.1.0	Intelのブランド変更を実装。 LogicLock Plus領域に穴を作成する方法を説明するトピックを追加。
2016.05.02	16.0.0	LogicLock Plusリージョンの作成に関する情報を更新。
2015.11.02	15.1.0	Quartus IIのインスタンスをQuartus Primeに変更。
2015.05.04	15.0.0	LogicLock領域の色分けに関する情報を追加。
2014.12.15	14.1.0	仮想ピンの割り当ての説明を更新して、割り当てられた入力が利用できないことを明確にした。
2014年6月	14.0.0	形式を更新。
2013年11月	13.1.0	HardCopyデバイス情報を削除。
2013年5月	13.0.0	ルーティングの輻輳の表示のセクションを更新。Chip PlannerのQuartus UIコントロールへの参照を更新。
2012年6月	12.0.0	調査リンクを削除。
2011年11月	11.0.1	テンプレートを更新。
2011年5月	11.0.0	11.0リリース用に更新。
2010年12月	10.1.0	10.1リリース用に更新。
2010年7月	10.0.0	デバイスサポート情報を更新。タイミングクロージャーフロアプランへの参照を削除。「タイミングクロージャーフロアプランを使用した設計解析」セクションを削除。オンラインヘルプトピックへのリンクを追加。
2009年11月	9.1.0	サポートされているデバイス情報全体を更新古いデバイスファミリのタイミングクロージャーフロアプランに関連する非推奨セクションを削除。（タイミングクロージャーフロアプランを古いデバイスファミリで使用する方法については、ドキュメントアーカイブで入手可能な以前のバージョンのQuartus Primeハンドブックを参照してください。）
2008年5月	8.0.0	以下のセクションを更新。 “Chip Planner Tasks and Layers” “LogicLock Regions” “Back-Annotating LogicLock Regions” “LogicLock Regions in the Timing Closure Floorplan” 次のセクションを追加。 “Reserve LogicLock Region” “Creating Nonrectangular LogicLock Regions” “Viewing Available Clock Networks in the Device” 表10–1を更新。次のセクションを削除。 Reserve LogicLock Region Design Analysis Using the Timing Closure Floorplan

A. インテル Quartus Primeプロ・エディション・ユーザーガイド

インテル^® Quartus^® Primeプロ・エディション FPGAデザインフローのすべての段階の包括的な情報については、次のユーザーガイドを参照してください。