インテル Quartus Prime プロ・エディションのユーザーガイド: デザイン最適化

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UG-20133 | 2019.09.30

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更新対象:
インテル® Quartus® Prime デザインスイート 19.3
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきましては、必ず英語版の最新資料をご確認ください。

1. デザインフローの概要

典型的なデザインフローでは、開発の初期段階はタイミング、面積、消費電力の目標達成に集中します。デザインがその目標を達成すると、その努力はパフォーマンスの向上に焦点を合わせます。この章では、最高のデザイン・パフォーマンスを達成するために使用できるインテル^® Quartus^® Primeソフトウェアのテクニックとツールについて説明します。

FPGAデザインを最適化するには、面積、クリティカル・パス遅延、消費電力、および実行時間を削減しながら、デザイン目標を達成する多次元アプローチが必要です。インテル^® Quartus^® Primeソフトウェアには、これらの問題のそれぞれに対処するためのアドバイザーが含まれています。アドバイザーの提案を実装することで、デザイン反復に要する時間を短縮できます。

1.1. デバイスに関する考慮事項

すべての Intel^® FPGAには、組み合わせ適応ロジックモジュール、メモリーブロック、インターコネクト、およびレジスターなどのデバイス内のすべての物理要素の遅延情報を含む独自のタイミングモデルがあります。遅延は、ターゲットFPGAのすべての有効な動作条件の組み合わせを含みます。さらに、デバイスのサイズとパッケージによって、ピン配置とリソースの可用性が決まります。

1.1.1. デバイス選択の検討事項

デザインサイクルの後半でターゲットデバイスが変更されることが予想される場合、サイクルの始めから移行をプランニングします。この戦略は、後の段階でデザインの変更を最小限に抑えるのに役立ちます。

インテル^® Quartus^® Primeソフトウェアでデザインのターゲットデバイスを選択すると、DeviceダイアログボックスのMigration Devicesボタンをクリックすると、互換性のあるデバイスのリストが表示されます。

1.2. 初期コンパイルに必要な設定

編集結果は、選択した割り当てや設定によって大きく異なる場合があります。インテル^® Quartus^® Primeソフトウェアでは、設定とオプションのデフォルト値が、コンパイル時間、リソース使用率、およびタイミング・パフォーマンスの間で最良のトレードオフを提供します。インテル^® Quartus^® Primeソフトウェアでデザインをコンパイルする前に、次のガイドラインを考慮してください。

1.2.1. I/O割り当てのガイドライン

FPGAデザインでは、I/O規格とドライブ強度がI/Oタイミングに影響します。

I/O割り当てを指定するときは、タイミング解析とフィッターの最適化にインテル^® Quartus^® Primeソフトウェアが正確なI/Oタイミング遅延を使用していることを確認してください。

1.2.2. 時間制約のガイドライン

最良の結果を得るには、リアルタイム要件を使用してください。デザインニーズよりも厳しいタイミング要件を適用すると、リソース使用量、電力使用率、またはコンパイル時間を増やすことによってCompilerがトレードオフする可能性があります。

1.3. トレードオフと制限

多くの最適化目標は互いに衝突する可能性があるため、矛盾する目標を解決する必要があります。

表 1. デザイン最適化におけるトレードオフの例
トレードオフ	注記
リソースの使用とクリティカル・パスのタイミング	論理重複などの特定の手法では、領域の増加を犠牲にしてタイミング性能を向上させることができます。
電力要件によって、エリアとタイミングのトレードオフが発生する可能性があります。	例えば、使用可能な高速タイルの数を減らすか、クリティカル・パス・ネットを犠牲にしてハイ・パワー・ネットを短くしようとすることです。
システムコストと市場投入までの考慮事項は、デバイスの選択に影響する可能性があります。	例えば、高速グレード以上のクロック・ネットワークを持つデバイスは、より高い消費電力とシステム・コストを犠牲にしてタイミング・クロージャーを容易にすることができます。

最後に、過酷な制約は、選択されたデバイスにとって可能な解決策ではない限りデザインの実現可能性を制限します。 Fitterがリソースの制限、タイミング制約、または電源制約のためにデザインを解決できない場合、HDLコードの一部を書き換えることを検討してください。

1.3.1. エリアの削減

デフォルトでは、インテル^® Quartus^® Prime Fitterは設定されたタイミング制約を満たすためにデバイス全体にデザインを物理的に広げる場合があります。最小の領域を使用するようにデザインを最適化する場合、この動作を変更することができます。面積の縮小が必要な場合、特定のフィジカル・シンセシス・オプションをイネーブルしてネットリストを変更して面積効率の高い実装を作成できますが、実行時間が長くなりパフォーマンスが低下します。

1.3.2. クリティカル・パス遅延の削減

複数のクロック、配線リソース、および領域制約を含む複雑なタイミング要件を満たすために、インテル^® Quartus^® Primeソフトウェアは合成、フロアプラン編集、配置配線およびタイミング解析プロセス間の緊密な相互作用を提供します。

デフォルトでは、インテル^® Quartus^® Prime Fiiterはタイミング要件を満たすように機能し、要件が満たされると停止します。したがって、現実的な制約はタイミング・クロージャーにとって重要です。

1.3.3. 消費電力の削減

インテル^® Quartus^® Primeソフトウェアには、設計消費電力を削減する機能があります。電力最適化オプションは、SynthesisおよびFitterの電力駆動コンパイル設定を制御します。

1.3.4. ランタイムの短縮

多くのFitter設定がコンパイル時間に影響します。インテル^® Quartus^® Primeソフトウェアのデフォルト設定のほとんどはコンパイル時間を短縮するように設定されています。これらの設定は、プロジェクト要件に基づいて変更できます。

インテル^® Quartus^® Primeソフトウェアは、複数のプロセッサーを搭載したコンピューターで並列コンパイルをサポートしています。これにより、コンパイル時間を最大15％短縮できます。

1.4. 新しいツールにより容易にデザインを最適化

インテル^® Quartus^® Primeソフトウェアには、デザインを最適化するためのツールが用意されています。

1.4.1. デザイン・ビジュアライゼーション・ツール

インテル^® Quartus^® Primeソフトウェアは、デザインのグラフィカル表現を表示するツールを提供します。

表 2. ビジュアライゼーション・ツール
ツール	説明
RTL Viewer	デザインの完全なリコンパイルは合成と配置配線から成ります。
Technology Map Viewer	合成および配置配線後の選択されたデバイス・アーキテクチャーにおけるデザイン実装の略図を提供します。必要に応じて、タイミング情報を含めることができます。
Design Partition Planner	パーティションとエンティティー・レベルでデザインを表示し、エンティティー間の接続性を表示できます。
Design Partition Planner and Chip Planner	パーティションとエンティティー・レベルでデザインを表示し、エンティティー間の接続性を表示できます。
Chip Planner	フロアプランの割り当てを行い、電力解析を実行し、クリティカル・パスとルーティング輻輳を視覚化することができます。

1.4.2. アドバイザー

インテル^® Quartus^® Primeソフトウェアには、デザインの最適化とコンパイル時間の短縮に役立つ複数のアドバイザーが含まれています。

アドバイザーは、プロジェクト設定およびデザイン制約に基づいて推奨事項を提供します。これらの推奨事項は、プロジェクトに合ったり、タイミングや電力要件を満たしたり、デザイン・パフォーマンスを向上させるのに役立ちます。

アドバイザーは、一般的なものから特定のものへの推奨事項を整理します。該当する場合、カテゴリは複雑さによって提示される段階に分割されています。

顧問は次のとおりです。

Timing Optimization Advisor
Power Optimization Advisor
Compilation Time Advisor

1.4.3. Design Exploration

Design Space Explorer IIツール（DSE II）を使用すると、デザイン設定で実験を簡単かつ効率的に実行できます。単一のコンパイルをローカルでPC上で実行することも、コンピューティング・ファーム・リソースを使用してリモートで実行することもできます。

1.5. Design Space Explorer II

Design Space Explorer IIツール（Tools > Launch Design Space Explorer II）を使用すると、リソース、パフォーマンス、または電力最適化の目標に最a 適なプロジェクト設定を見つけることができます。 Design Space Explorer II（DSE II）は、設定と制約の組み合わせを使用してデザインを処理し、デザインに最適な設定をレポートします。 DSE IIの並列化機能を利用して、複数のコンピューターでコンパイルできます。

デザインがタイミングまたはエリア要件を満たしている場合は、DSE IIを使用してさまざまなシードを試し、タイミングまたはエリア要件を満たすシードを1つ見つけることができます。

図 1. Design Space Explorer II

DSE IIは、デザインプロセスのどの段階でも実行できます。ただし、デザインに大きな変更を加えると、設定を最適化することで得られる利益を無力化できるため、 Intel^® FPGAでは、デザインサイクルの後半でDSE IIを実行することを推奨します。

1.5.1. DSE IIの仕組み

DSE IIでは、exploration pointはAnalysis＆Synthesis、Fitter、および配置設定の集まりであり、探索ポイントのグループはdesign explorationです。デザインの探索には、異なる種の種を含めることもできます。

DSE IIは、各探査ポイントに対応する設定を使用してデザインをコンパイルします。コンパイルが完了すると、DSE IIは指定した最適化目標と比較してパフォーマンス・データを評価します。タイミング、エリア、またはパワーを最適化するようにDSE IIに指示できます。

1.5.1.1. コンピューティング・リソースの使用

コンピューティング・リソースを使用してデザイン調査を実行するようにDSE IIを構成できます。 DSE II GUIのSetupページにはジョブの起動オプションが含まれており、 Statusページではジョブを監視および制御できます。

DSE IIは、LSF、SSH、またはトルクを介して、ローカル・コンピューターまたはリモートホストでのコンパイルの実行をサポートします。 SSHの場合、リモートホストのカンマ区切りリストを定義することもできます。

ラップトップまたは標準のコンピューターを使用している場合、単一のコンパイル機能を使用して、より高いコンピューティング・パフォーマンスとメモリー容量を備えたワークステーションでデザインをコンパイルできます。

コンピューティング・ファームで実行している場合、コンパイルが完了するまで実行を続けながら、すべてのジョブを送信した後、DSE IIを安全に終了するように指示できます。オプションで、コンパイルが完了したときに電子メールを受信できます。

SSHを使用してジョブを起動する場合、リモートホストは公開鍵認証と秘密鍵認証を有効にする必要があります。パスフレーズで暗号化された秘密鍵の場合、 quartus_dse実行可能ファイルが鍵にアクセスできるように、リモートホストはssh鍵エージェントを実行して秘密鍵を復号化する必要があります。

注: Windowsリモートホストには、CygwinのsshdサーバーとPuTTYが必要です。

1.5.1.2. 最適化パラメーター

DSE IIは、最適化したい焦点を絞った一連の定義済み探査スペースを提供します。さらに、一連のコンパイルシードを定義できます。探索点数は、シードの数に探索モードの数を掛けたものです。

注: 定義済みスペースの使用可能性は、デザインがターゲットとするデバイスファミリーによって異なります。

DSE GUIでは、Explorationページでこれらの設定を指定します。

1.5.1.3. 結果管理　

DSE IIはコンパイル結果を比較して、デザインに最適なインテル^® Quartus^® Primeソフトウェア設定を決定します。Reportページに結果の概要が表示されます。

探索では、DSE IIはすべての探索ポイントのすべてのタイミングコーナーの中から、最悪のスラック値を選択します。ワーストケースのセットアップスラックまたはホールドスラックを最適化する場合は、インテル^® Quartus^® Primeソフトウェアでタイミング制約を指定します。

ディスクスペース

デフォルトでは、DSE IIはすべてのコンパイルデータを保存します。コンパイルの完了後に保存するファイルのタイプを制限することにより、ディスク容量を節約できます。これらの設定は、ExplorationページのResultsセクションにあります。

レポート

DSE IIには、すべての探索ポイントにわたって、最悪の場合のスラックなどの重要な設計指標をすばやく決定するのに役立つレポートツールがあります。　

DSE IIは、探索したすべてのポイントのパフォーマンス・データ・レポートを提供し、プロジェク・トディレクトリーのproject-name.dse.rptファイルに情報を保存します。 DSE IIは、インテル^® Quartus^® Primeアーカイブファイル（.qar）での探索ポイントの設定をアーカイブします。

1.5.2. DSE IIユーティリティーを使用したデザイン探索の実行

注: DSE IIを実行する前に、デザインのタイミング制約を指定してください。

この説明では、デザイン探索を実行するときに定義する必要がある設定の種類について説明します。 GUIで使用可能なすべてのオプションの詳細については、インテル^® Quartus^® Primeのヘルプを参照してください。

DSE IIツールを使用してデザイン探索を実行するには、

DSE IIツールを起動します。
インテル^® Quartus^® Primeソフトウェアで開いているプロジェクトがあり、DSE IIを起動すると、インテル^® Quartus^® Primeソフトウェアを閉じるかどうかを尋ねるダイアログボックスが表示されます。Yesをクリックします。
Projectページで、探索したいプロジェクトとリビジョンを指定します。
Setupページで、ローカルまたはリモートのどちらの閲覧を実行するかを指定し、ジョブの起動を設定します。
Explorationページで、最適化設定と目標を指定します。
ファイルがインポートされたら、Nextをクリックします。

1.6. デザイン最適化の概要改訂履歴

この章には、次の改訂履歴が適用されます。

ドキュメント・バージョン	インテル^® Quartus^® Primeバージョン	変更内容
2018.05.07	18.0.0	一般的なトピックの再編成。　 DSE IIの動作方法、およびデザイン調査を実行するときに従う主な手順を追加。
2017.11.06	17.1.0	Design AnalysisトピックのDesign Partition Plannerへの言及を追加。
2016.10.31	16.1.0	Intelのブランド変更を実装。
2016.05.03	16.0.0	複数のプロセッサを使用する場合のシリアル等価に関するステートメントを削除。
2015.11.02	15.1.0	Quartus IIをQuartus Primeに変更。
2014.12.15	14.1.0	コンパイラの設定にFitter設定、Analysis & Synthesisの設定、およびPhysical Synthesis Optimizations to Compilerの設定の位置を更新。 DSE IIの内容を更新。
2014年6月	14.0.0	フォーマットを更新。
2013年11月	13.1.0	HardCopyのマイナー変更。
2013年5月	13.0.0	初期コンパイル要件に関する情報を追加。このセクションは、インテル^® Quartus^® Primeハンドブックの領域最適化の章から移動されました。タイミングとエリア最適化の章の区分を示すためのマイナーアップデート。
2012年6月	12.0.0	サーベイ・リンクを削除。
2011年11月	10.0.3	テンプレートを更新。
2010年12月	10.0.2	新しいドキュメント・テンプレートに変更。内容に変更は無い。
2010年8月	10.0.1	リンクを修正。
2010年7月	10.0.0	初回リリース。第2巻のセクションIIIのトピックとテキストに基づく章。

2. デザイン・ネットリストの最適化

この章では、インテル^® Quartus^® Prime Netlist Viewerを使用してデザインを解析およびデバッグする方法について説明します。

FPGAデザインのサイズと複雑さが増すにつれて、デザインを解析、デバッグ、最適化、制約する能力は非常に重要になります。今日の高度なデザインでは、何人かのデザイン・エンジニアがさまざまなデザイン・ブロックのコーディングと合成に関与しているため、デザインの分析とデバッグが困難になっています。インテル^® Quartus^® Prime RTL ViewerおよびTechnology Map Viewerは、デバッグ、最適化、制約入力の各プロセス中に、初期および完全にマッピングされた合成結果を表示するための強力な方法を提供します。

2.1. デザイン問題の分析のためにNetlist Viewersを使用する場合

Netlist Viewersを使用して、デザインを解析およびデバッグすることができます。次の簡単な例は、RTL ViewerとTechnology Map Viewerを使用してデザインプロセスで発生した問題を分析する方法を示しています。

RTL Viewerを使用すると、最初の合成結果を表示して、必要なロジックが作成されているかどうか、およびロジックと接続がソフトウェアによって正しく解釈されているかどうかを判断できます。RTL Viewerを使用して、シミュレーションやその他の検証プロセスの前にデザインを視覚的に確認することができます。デザインプロセスのこの初期段階でデザインエラーを捉えると、貴重な時間を節約できます。

検証中に予期しない動作が発生した場合、RTL Viewerを使用してネットリストをトレースし、デザイン内の接続とロジックが予想通りであることを確認してください。デザインを表示すると、デザインの問題の原因を見つけて分析するのに役立ちます。 RTLビューアでデザインが正しいと思われる場合、デザインプロセスの後半の段階に分析を集中させ、検証フロー自体の潜在的なタイミング違反や問題を調査することを推奨します。

Technology Map Viewerを使用して、Analysis and Synthesisの最後に結果を確認できます。 Fitterステージでデザインをコンパイルした場合、マッピング後ネットリストをTechnology Map Viewer（Post-Mapping）に表示し、フィット後ネットリストをTechnology Map Viewerに表示できます。解析と合成のみを実行した場合、両方のNetlist Viewersに同じマッピング後ネットリストが表示されます。

さらに、RTL ViewerまたはTechnology Map Viewerを使用して特定の信号の発生源を見つけることができるため、デザインのデバッグに役立ちます。この章で説明されているナビゲーション手法を使用して、デザインを簡単に検索できます。関心のある地点からさかのぼって信号の発信元を見つけ、接続が予想どおりであることを確認できます。

Technology Map Viewerを使用すると、ネットリストで合成後のノードを見つけ、デザインを最適化するときに割り当てを行うことができます。この機能は、デザイン内の2つのレジスター間でマルチサイクル・クロック・タイミングを割り当てるときに便利です。 I/Oポートから開始し、デザインおよび階層レベルを順方向または逆方向にトレースして目的のノードを見つけるか、または回路図を視覚的に調べて特定のレジスターを見つけます。

FPGAのデザイン、デバッグ、および最適化の各段階で、さまざまな方法ですべてのネットリスト・ビューアを使用して、デザインを分析しながら生産性を高めることができます。

2.2. Netlist Viewersによるインテル Quartus Primeデザインフロー

デザインのコンパイル後に最初にNetlist Viewersの1つを開くと、Netlist Viewersが開く前にプリプロセッサー・ステージが自動的に実行されます。

プリプロセッサーのプロセスボックスのリンクをクリックしてSettings > Compilation Process Settingsページに移動し、Run Netlist Viewers preprocessing during compilationオプションをオンにすることができます。このオプションをオンにすると、前処理はプロジェクト全体のコンパイルフローの一部になり、前処理ダイアログボックスを表示せずにNetlist Viewerがすぐに開きます。

図 2. インテル^® Quartus^® PrimeRTL ViewerとTechnology Map Viewerを含むデザインフロー

この図は、Netlist Viewersが基本的なインテル^® Quartus^® Primeデザインフローにどのように適合するかを示しています。

Netlist Viewerでプリプロセッサステージを実行する前に、デザインをコンパイルする必要があります。

RTL Viewerを開くには、まず分析とエラボレーションを実行します。
Technology Map Viewer（フィッティング後）またはTechnology Map Viewer（マッピング後）を開くには、まず解析と合成を実行します。

ネットリストビューアには、最後に成功したコンパイルの結果が表示されます。

そのため、解析およびエラボレーション中にエラーを引き起こすデザイン変更を行った場合、新しいデザインファイルのネットリストは表示できませんが、最後に正常にコンパイルされたデザインファイルの結果は表示できます。
コンパイル中にエラーが発生し、プロジェクトに適切なコンパイルステージをまだ正常に実行していない場合、Netlist Viewerは表示できません。この場合、インテル^® Quartus^® Primeソフトウェアは、ネットリストビューアを開こうとするとエラーメッセージを発行します。

注: 新しいコンパイルを開始するときにNetlist Viewerが開いている場合、Netlist Viewerは自動的に閉じます。コンパイルが正常に完了した後、新しいデザインネットリストを表示するには、ネットリストビューアーを再度開く必要があります。

2.3. RTL Viewerの概要

RTL Viewerを使用すると、インテルQuartus Primeプロ・エディションの合成結果またはインテル^® Quartus^® Primeソフトウェアのサードパーティーのネットリスト・ファイルのレジスター・トランスファー・レベル（RTL）のグラフィカル表示を表示できます。

Verilog HDL Design Files (.v)、SystemVerilog Design Files (.sv)、VHDL Design Files (.vhd)、AHDL Text Design Files (.tdf)、または回路図Block Design Files (.bdf)を含むサポートされているインテル^® Quartus^® Primeデザイン入力方法を使用するデザインの分析とエラボレーション後の結果を表示できます。

合成ツールを介してVerilog Quartus Mapping File（.vqm）またはElectronic Design Interchange Format（.edf）ファイルを生成するデザインのアトムプリミティブ（デバイス・ロジック・セルやI/Oポートなど）の階層を表示することもできます。

RTL Viewerは、Analysis and Elaborationの後、またはインテル^® Quartus^® Primeソフトウェアがネットリスト抽出を実行した後で、テクノロジー・マッピングと合成またはフィッター最適化の前に、デザインネットリストの概略図を表示します。このビューは予備的な最適化前のデザイン構造を示し、元のソースデザインを厳密に表しています。合成されたデザインの場合統合合成合成、このビューは、ソフトウェアがデザインファイルを解釈します。

インテル^® Quartus^® Prime プロ・エディション統合合成で合成されたデザインの場合、このビューには、インテル^® Quartus^® Primeのソフトウェアがデザインファイルを解釈する方法が表示されます。
サードパーティの合成ツールで合成されたデザインの場合、このビューには合成ツールで生成されたネットリストが表示されます。

RTL Viewerを実行するインテル^® Quartus^® Primeプロジェクトでは、最初にデザインを分析してRTLネットリストを生成します。デザインを解析してRTLネットリストを生成するには、Processing > Start > Start Analysis & Elaborationをクリックします。また、コンパイルフローの最初の分析と詳細化の段階を含む任意のプロセスで完全なコンパイルを実行できます。

RTL Viewerを開くには、Tools > Netlist Viewers > RTL Viewerをクリックします。

2.3.1. RTL Viewerでの可読性の最大化

RTL Viewerはデザインを表示している間、ネットリストを最適化して読みやすくします。　

ファンアウト（未接続の出力）またはファンイン（未接続の入力）がないロジックをディスプレイから削除します。　
V_CCやGNDなどのデフォルト接続を非表示にします。
ピン、ネット、ワイヤ、モジュールポート、および特定のロジックを、必要に応じてバスにグループ化します。　
一定のバス接続をグループ化します。　
値を16進形式で表示します。　
NOTゲートを回路図のバブル反転シンボルに変換します。　
同等の組み合わせゲートのチェーンを1つのゲートにマージします。たとえば、2入力ANDゲートに給電する2入力ANDゲートは、1つの3入力ANDゲートに変換されます。

2.3.2. RTL Viewerの実行

インテル^® Quartus^® Primeプロジェクトに対してRTL Viewerを実行するには:

Processing > Start > Start Analysis & Elaborationをクリックしてデザインを解析し、RTLネットリストを生成します。
インテル^® Quartus^® Primeのコンパイル・フローの最初のAnalysis & Elaborationステージを含む任意のプロセスを実行することもできます。
Tools > Netlist Viewers > RTL ViewerをクリックしてRTL Viewerを開きます。

2.4. Technology Map Viewerの概要

インテル^® Quartus^® Prime Technology Map Viewerは、Analysis & SynthesisまたはFitterでデザインをターゲット・デバイスにマップした後で、デザインのテクノロジ固有のグラフィカル表現を提供します。

Technology Map Viewerは、デザイン内のアトムプリミティブ（デバイス・ロジック・セルやI/Oポートなど）の階層を表示します。サポートされているデバイスファミリーの場合、ロジックセル（LCELL）内の内部レジスターとルック・アップ・テーブル（LUT）、およびI Oアトムプリミティブのレジスターも表示できます。

可能な場合、インテル^® Quartus^® Primeソフトウェアは、合成全体を通じて各階層のポート名を維持します。ただし、ソフトウェアによってポート名が変更またはデザインから削除される場合があります。たとえば、ソフトウェアは、合成中に未接続またはGNDまたはV_CCによって駆動されているポートを削除します。ポート名が変更されると、ソフトウェアはデザイン内の関連するユーザーロジック名、またはIN1やOUT1などの汎用ポート名を割り当てます。

合成、フィッティング、またはタイミング解析の後に、インテル^® Quartus^® Primeテクノロジーにマップされた結果を表示できます。Technology Map Viewerを実行するには Startのインテル^® Quartus^® Primeプロジェクト、Processingメニューで、ポイントとターゲット・テクノロジにデザインを合成し、マッピングするためにStart Analysis & Synthesisをクリックします。この段階で、Technology Map Viewerには、Technology Map Viewer（Post‑Mapping）と同じポスト・マッピング・ネットリストが表示されます。完全なコンパイル、またはコンパイルフローに合成段階を含むプロセスを実行することもできます。

Fitterステージを完了したデザインの場合、Technology Map ViewerはFitterが物理合成の最適化を通じてネットリストを変更した方法を示し、Technology Map Viewer（Post‑Mapping）はマッピング後のネットリストを示します。 Timing Analysisステージを完了すると、Technology Map ViewerのTiming Analyzerレポートからタイミングパスを見つけることができます。

Technology Map Viewerを開くには、Tools > Netlist Viewers > Technology Map Viewer (Post-Fitting)またはTechnology Map Viewer (Post Mapping)をクリックします。

2.5. Netlist Viewerのユーザー・インターフェイス

Netlist Viewerは、ネットリスト内のノードおよびネットを表示および操作するためのグラフィカルのユーザー・インターフェイスです。

RTL ViewerとTechnology Map Viewerは、それぞれ次の主要部分で構成されています。

Netlist Navigatorペイン—プロジェクト階層の表現を表示します。
Findペイン—回路図ビューで特定のデザイン要素を見つけて見つけることができます。
Propertiesペイン—ショートカット・メニューからPropertiesを選択すると、選択したブロックのプロパティーが表示されます。
概略図—デザインの内部構造をグラフィカルに表示します。

図 3. RTL Viewer

Netlist Viewersには、スケマティック・ビューで使用するツールを提供するツールバーも含まれています。

スケマティック・ビューを切り替えるには、BackボタンとForwardボタンを使用します。バックからビューに変更を加えていない場合にのみ先に進むことができます。これらのコマンドは、ノードの選択などの操作を元に戻すことはありません。 Netlist Viewerは、フィルタリング、階層ナビゲーション、ネットリスト・ナビゲーション、ズームアクションなど、最大10個のアクションをキャッシュします。
スケマティック・ビューを復元してレイアウトを最適化するには、Refreshボタンをクリックします。デザインを変更して再コンパイルしても、Refreshはデータベースをリロードしません。
Findボタンをクリックすると、Findパネルが開閉します。
Selection ToolとZoom Toolボタンをクリックして、選択モードとズームモードを切り替えます。
Fit in Pageボタンをクリックすると、回路図ビューがリセットされ、デザイン全体が表示されます。
遠近感を変えずにビューアの焦点を変えるには、Hand Toolを使用します。
Area Selection Toolをクリックして、エリア内のポート、ピン、およびノードの周囲に選択ボックスをドラッグします。
Netlist Navigatorボタンをクリックして、Netlist Navigatorペインを開閉します。
Color SettingsボタンをクリックしてColorsペインを開き、Netlist Viewerの配色をカスタマイズできます。
Display SettingsボタンをクリックしてDisplayペインを開くと、次の設定を指定できます。
- Show full nameまたはShow only <n> characters。Node name、Port name、Pin name、またはBus nameに対して個別に指定できます。
- Show timing infoをオンまたはオフにします。
- Show node typeをオンまたはオフにします。
- Show constant valueをオンまたはオフにします。
- Show flat netsをオンまたはオフにします。
図 4. ディスプレイの設定
Bird's Eye Viewボタンを押すと、Bird's Eye Viewウィンドウが開き、デザインの縮小版が表示されます。デザイン内を移動してスケマティック・ビューの倍率をすばやく調整できます。
Show/Hide Instance Pinsボタンをクリックすると、Netlist ViewerとTiming Analyzer間のクロス・プロービングなどの機能によって表示されないインスタンスピンの表示を切り替えることができます。ノードをフィルタ処理した結果、未接続または未使用のピンが多数発生した場合、このボタンを使用して未接続のインスタンスピンを非表示にすることもできます。 Netlist Viewerは、デフォルトでInstanceピンを非表示にします。
Netlist Viewerの表示に複数のページが含まれる場合、Show Netlist on One Pageボタンをクリックするとネットリスト・ビューが1ページにサイズ変更されます。この操作により、ネットリストのトレースが容易になります。

RTL Viewer、Technology Map Viewer (Post-Fitting)ウィンドウ、およびTechnology Map Viewer (Post-Mapping)ウィンドウは同時に1つだけ開くことができます。ただし、各ウィンドウには複数のページがあり、それぞれに複数のタブがあります。たとえば、2つのRTL Viewerウィンドウを同時に開くことはできません。

2.5.1. Netlist Navigatorペイン

Netlist Navigatorペインには、デザインの階層レベルに基づいてネットリスト全体がツリー形式で表示されます。各レベルは、類似の要素をサブカテゴリにグループ化します。

Netlist Navigatorペインでは、デザイン階層をたどって各レベルのロジック回路図を表示できます。Netlist Navigatorの要素を選択して回路図ビューで強調表示することもできます。

注: Netlist Navigatorペインは、アトム・プリミティブ内のノードをリストしません。

デザイン階層内の各モジュールについて、Netlist Navigatorペインに次の表に示す該当する要素が表示されます。「+」アイコンをクリックして要素を展開します。

表 3. Netlist Navigatorペイン要素
エレメント	説明
Instances	下位階層レベルに拡張できるデザイン内のモジュールまたはインスタンス。
Primitives	プリミティブは下位階層まで拡張できない下位レベル・ノードです。
Ports	現在の階層レベルのI/Oポート。最上位階層を表示する場合、ピンはデバイスのI/Oピンで、下位階層を表示する場合、ピンはデザインのI/Oポートです。ピンがバスまたはピンの配列を表す場合、リストビューのピンエントリを展開して、個々のピン名を表示します。

2.5.2. Propertiesペイン

Propertiesダイアログボックスでは、インスタンスやプリミティブのプロパティーを表示できます。

図 5. PropertiesペインインスタンスまたはプリミティブのプロパティーをRTL ViewerまたはTechnology Map Viewerに表示するには、ノードを右クリックし、Propertiesをクリックします。

Propertiesダイアログボックスには、選択したノードに関する以下の情報が表示されます。

Fan-inタブには、Input portとFan-in Nodeが表示されます。
Fan-outタブには、Output portとFan-out Nodeが表示されます。
Parametersタブには、インスタンスのParameter NameとValuesが表示されます。
Portsタブには、Port NameおよびConstant値（例えば、V_CCまたはGND）が表示されます。次の表に、ポートの可能な値を示します。

表 4. 可能なポート値
値	説明
V_CC	ポートは未接続で、GND値（GNDに接続）を持ちます。
GND	ポートは未接続で、GND値（GNDに接続）を持ちます。
--	ポートは接続されており、値（VCCまたはGND以外）を持ちます。
Unconnected	ポートは未接続で、値を持ちません（ハンギング）。

選択したノードがアトムプリミティブの場合、Propertiesペインには内部ロジックの回路図が表示されます。

2.5.3. Netlist ViewersのFindペイン

Find ペインで次のオプションを設定して、検索処理の範囲を絞り込むことができます。

2.6. 回路図

回路図は、RTL ViewerとTechnology Map Viewerの右側に表示されます。回路図ビューには、ネットリストのデザインロジックを表す回路図が含まれています。このビューは、RTL Viewerでゲートレベルのネットリストを表示し、Technology Map Viewerでテクノロジー・マップのネットリストを表示するためのメイン画面です。

RTL ViewerとTechnology Map Viewerは、デフォルトで回路図を単一ページに表示しようとします。回路図が複数のページにまたがっている場合、ネットを強調表示し、コネクタを使用して単一ページの信号をトレースできます。

2.6.1. 複数タブ表示での回路図の表示

RTL ViewerとTechnology Map Viewerは、複数のタブ付きビューをサポートしています。

New Tab Netlist Navigator

New Tabで空白のビューを作成する
フォーカスのあるタブのDuplicate Tabを作成する
Cascade Tabsを選択する
Tile Tabsを選択する
フォーカスのあるタブのClose Tabを作成する
フォーカスのあるタブ以外のすべてのタブを閉じるには、Close Other Tabsを選択する

2.6.2. 回路図シンボル

回路図内のノードの記号は、デザイン・ネットリストの要素を表します。これらの要素には、入力ポートと出力ポート、レジスター、ロジックゲート、Intelプリミティブ、高レベル・オペレーター、および階層インスタンスが含まれます。

注: ロジックゲートとオペレーター・プリミティブはRTL Viewerにのみ表示されます。 Technology Map Viewerのロジックは、レジスターやLCELLなどのアトム・プリミティブによって表されます。

表 5. スケマティック・ビューのシンボルこの表では、RTL ViewerとTechnology Map Viewerの回路図ビューに表示できるプリミティブと基本記号について説明します。
シンボル	説明
I/O Ports	現在の階層レベルの入力、出力、または双方向ポート。最上位階層を表示するときのデバイスの入力、出力、または双方向ピン。シンボルはバスを表すこともできます。双方向パスに接続されている1本のワイヤのみが示されています。入力シンボルは回路図の一番左側に表示されます。回路図の右端に、出力シンボルと双方向シンボルが表示されます。
I/O Connectors	同じ階層の別のページから来るネットを表す入力または出力コネクター。移動元または移動先を含むページに移動するには、コネクターをダブルクリックして適切なページに移動します。
OR, AND, XOR Gates	OR、AND、またはXORゲート・プリミティブ（ポート数はさまざま）。入力ポートまたは出力ポートの小さな丸（バブル記号）は、ポートが反転していることを示します。
MULTIPLEXER	ポート`0`とポート`1`の間で選択を行うセレクター・ポートを持つマルチプレクサー・プリミティブ。演算子として3つ以上の入力を持つマルチプレクサが表示されます。
BUFFER	バッファー・プリミティブである。この図は反転出力イネーブルポートを備えたトライステート・バッファーを示しています。イネーブルポートのない他のバッファーには、LCELL、SOFT、CARRY、およびGLOBALがあります。 NOTゲートおよびEXPエキスパンダー・バッファーは、イネーブルポートおよび反転出力ポートなしでこのシンボルを使用します。
LATCH	ラッチ/DFF（データ・フリップフロップ）プリミティブ。 DFFには、ラッチおよびクロックトリガと同じポートがあります。他のフリップフロップ・プリミティブも同様です。追加の`ALOAD`非同期ロードおよび`ADATA`データ信号を含むDFFEA（イネーブルおよび非同期ロードを含むデータ・フリップフロップ）プリミティブ。セカンダリー・データ・ポートとして`ASDATA`を持つDFFEAS（イネーブルおよび同期および非同期ロードを備えたデータ・フリップフロップ）。
Atom Primitive	アトム・プリミティブ。シンボルは、原子名、ポート名、および原子タイプを表示します。青い網掛けは、内部の詳細を表示できるアトム・プリミティブを示しています。
Other Primitive	前のカテゴリーに入らない任意のプリミティブ。プリミティブは低レベルのノードで、下位の階層には展開できません。記号は、ポート名、プリミティブ型または演算子型、およびその名前を表示します。
Instance	プリミティブまたは演算子（ユーザー定義の階層ブロック）に対応しないデザイン内のインスタンス。シンボルはポート名とインスタンス名を表示します。
Encrypted Instance	デザイン内のユーザー定義の暗号化されたインスタンス。シンボルはインスタンス名を表示します。ソースデザインは暗号化されているため、下位階層の回路図を開くことはできません。
RAM	レジスターされた入力とオプションで登録された出力を持つ同期メモリー・インスタンス。シンボルはデバイスファミリーとメモリーブロックの種類を示します。この図は、Stratix M-RAMブロック内の真のデュアル・ポート・メモリー・ブロックを示しています。
Constant	回路図全体を通して、デフォルトでは灰色でハイライト表示され、16進形式で表示される一定の信号値。

表 6. RTL Viewerスケマティック・ビューのオペレーター・シンボル RTL Viewer回路図ビューで使用する追加の上位レベル演算子記号を示し、それぞれについて説明します。
シンボル	説明
	加算演算子 `OUT = A + B`
	乗数演算子 `OUT = A ¥ B`
	除算演算子 `OUT = A / B`
	等しい
	左シフト演算子 `OUT = (A << COUNT)`
	右シフト演算子 `OUT = (A >> COUNT)`
	モジュロー演算子 `OUT = (A%B)`
	小なりコンパレーター `OUT = (A<:B:A>B)`
	マルチプレクサー `OUT = DATA [SEL]` データ範囲のサイズは2^{sel range size}です。
	セレクター 1ホット選択入力と2つ以上の入力信号を持つマルチプレクサー。
	2進数デコーダー

2.6.3. スケマティック・ビューで項目の選択

Selection Tool

Netlist Navigator

2.6.4. スケマティック・ビューのショートカット・メニュー・コマンド

スケマティック・ビューで選択したインスタンスまたはプリミティブを右クリックすると、Netlist Viewerにショートカット・メニューが表示されます。

選択したアイテムがノードの場合、次のオプションが表示されます。

Expand to Upper Hierarchyをクリックして、フォーカスのあるノードの親階層を表示します。
選択した項目名をクリップボードにコピーするには、Copy ToolTipをクリックします。このコマンドはネットでは機能しません。
選択した項目をスケマティック・ビューから削除するには、Hide Selectionをクリックします。このコマンドはデザインからアイテムを削除するのではなく、現在のビューでアイテムをマスクするだけです。
Filteringをクリックして、選択内容をフィルタリングするためのオプションを含むサブメニューを表示します。

2.6.5. スケマティック・ビューでのフィルタリング

フィルタリングを使用すると、ネットリスト内のノードおよびネットを除外して、関心のあるロジックエレメントのみを表示できます。

表示したいパスの一部である階層ボックス、ノード、またはノードのポートを選択して、ネットリストをフィルタリングできます。以下のフィルターコマンドが利用可能です。

Sources—選択のソースを表示します。
Destinations—選択先を表示します。
Sources & Destinations—選択のソースと宛先を表示します。
Selected Nodes—選択されたノードのみを表示します。
Between Selected Nodes—選択したノード間のパスにあるノードと接続を表示します。
Bus Index—出力または入力バスポートの1つ以上のインデックスの送信元または送信先を表示します。
Filtering Options—Filtering Optionsダイアログボックスを表示します。
- Stop filtering at register—このオプションをオンにすると、Netlist Viewerは最も近いレジスター境界を除外するように指示します。
- Filter across hierarchies—このオプションをオンにすると、Netlist Viewerは階層を越えてフィルタリングするようになります。
- Maximum number of hierarchy levels—スケマティック・ビューに表示できる階層レベルの最大数を設定します。

ネットリストをフィルタリングするには、階層ボックス、ノード、ポート、ネット、またはステートノードを選択し、ウィンドウ内を右クリックしてFilterをポイントし、適切なフィルターコマンドをクリックします。 Netlist Viewerは、フィルタリング後に残ったネットリストを表示する新しいページを生成します。

2.6.6. スケマティック・ビューでのノードの内容の表示

RTL ViewerとTechnology Map Viewerでは、ノードの内容を表示して、基になる実装の詳細を確認できます。

LUT、レジスター、ロジックゲートを見ることができます。 RTL ViewerまたはTechnology Map Viewerで特定のデバイスのRAMおよびDSPブロックの実装を表示することもできます。 Technology Map Viewerでは、プリミティブの内容を表示して、その基になっている実装の詳細を確認できます。

図 6. オブジェクトのラップとアンラップインスタンスの内容を展開できる場合は、スケマティック・ビューのオブジェクトの右上隅にプラス記号が表示されます。内容を折り返す（そしてコンパクト形式に戻す）には、折り返されていないインスタンスの右上隅にあるマイナス記号をクリックします。

注: スケマティック・ビューでは、アトム・インスタンスの内部詳細を個々のノードとして選択することはできません。内部の詳細に対するマウス操作は、アトム・インスタンスに対するマウス操作として扱われます。

図 7. 階層外の接続を持つノード場合によっては、選択したインスタンスがスケマティック・ビューの階層の表示レベル外の何かに接続します。この場合、ネットは点線で表示されます。点線をダブルクリックしてビューを展開すると、接続先が表示されます。

図 8. 階層を越えたネットの表示ネットが階層外のインスタンスに接続している場合、ネットを選択し、ノードをラップ解除して宛先ポートを確認できます。

図 9. 接続性の詳細の表示バスポートまたはバスピンを選択し、そのオブジェクトのコンテキストメニューでConnectivity Detailsをクリックします。

Connectivity Detailsウィンドウでオブジェクトをダブルクリックすると、すばやく移動できます。プラス記号が表示されている場合、ビュー内のオブジェクトをさらに展開することができます。これは、複雑なネットリスト内の信号をトレースするときに非常に便利です。

2.6.7. スケマティック・ビューでノードの移動

スケマティック・ビューで目的の場所にドラッグして、アイテムを並べ替えます。

ネットリストのある領域から別の領域にノードを移動するには、ノードを選択してShiftキーを押します。リーガル・プレースメントは、階層内の影付きの領域として表示されます。クリックして選択したノードを削除します。

図 10. ノード移動時の法的配置

スケマティック・ビューをデフォルトの配置に戻すには、右クリックしてRefreshをクリックします。

2.6.8. Technology Map ViewerでのLUT表現の表示

選択したLUTを右クリックしてPropertiesをクリックすると、LUTのさまざまな表現を表示できます。

LUT表現は、Propertiesダイアログボックスの次の3つのタブで表示できます。

Schematicタブ—LUTの等価ゲート表現。
Truth Tableタブ—真理値表の表現。

2.6.9. ズーム・コントロール

ツールバーのZoom Tool、またはマウスジェスチャを使用して、Viewメニューの回路図の拡大率を制御します。

デフォルトでは、Netlist Viewerはウィンドウに収まるサイズのほとんどのページを表示します。スケマティック・ページが非常に大きい場合、スケマティックは最小ズームレベルで表示され、ビューは最初のノードを中心に配置されます。Zoom Inをクリックすると画像が大きく表示され、Zoom Outをクリックすると画像が縮小されて表示されます（画像全体が表示されていない場合）。Zoomコマンドを使用すると、拡大率を指定できます（100％がスケマティック・シンボルの標準サイズと見なされる）。

Netlist ViewerツールバーのZoom Toolを使用して、スケマティック・ビューの拡大率を制御できます。ツールバーのZoom Toolを選択したときに、スケマティック内をクリックすると、クリックした場所にズームインしてビューが中央に配置されます。回路図を右クリックすると、ズームアウトしてクリックした位置にビューが集中します。 Zoom Toolを選択すると、マウスカーソルで長方形のボックス領域を選択して、回路図の特定の部分にズームインすることもできます。選択された領域を示すために回路図が拡大されます。

スケマティック・ビュー内で、次のマウス・ジェスチャーを使用して特定のセクションを拡大することもできます。

zoom in—左上から始まる領域の周囲でボックスをドラッグし、右下にドラッグするとその領域にズームインします。
zoom -0.5—線を左下から右上にドラッグすると、拡大率が0.5段階に縮小されます。
zoom 0.5—線を右下から左上にドラッグすると、0.5倍の倍率でズームされます。
zoom fit—右上から左下に線をドラッグすると、ページ内のスケマティック・ビューに収まります。

2.6.10. Bird's Eye Viewでナビゲートする

Bird’s Eye Viewを開くには、ViewメニューのBird’s Eye Viewをクリックするか、またはツールバーのBird’s Eye Viewアイコンをクリックします。

回路図全体を表示すると、大きなネットリストをデバッグしたりトレースしたりするときに便利です。インテル^® Quartus^® Primeソフトウェアを使用すると、RTL ViewerおよびTechnology Map Viewerで使用可能なBird's Eye View機能を使用して、回路図の特定のセクションに素早く移動できます。

Bird’s Eye Viewに現在の関心領域が表示されます。

インジケーターをクリックしてドラッグするか、右クリックして領域を囲む長方形のボックスを形成して、領域を選択します。
スケマティック内を移動するには、長方形のボックスをクリックしてドラッグします。
スケマティック・ビューで長方形ボックスのサイズを拡大または縮小します。

2.6.11. ページへのスケマティックの分割

デザイン階層が大きい場合、RTL ViewerとTechnology Map Viewerはネットリストをスケマティック・ビューの複数のページに分割します。

階層レベルが複数のページに分割されている場合、スケマティック・ウィンドウのタイトルバーは、どのページが表示されているか、およびこの階層レベルに存在する総ページ数を示します。スケマティック・ビューでは、これがPage <current page number> of <total number of pages>として表示されます。

2.6.12. スケマティック・ページでのネットのフォロー

入力および出力コネクター記号は、同じ階層の複数ページにまたがって接続するノードを示します。コネクターをダブルクリックして、ネットを階層の次のページにたどります。

注: ダブルクリックしてコネクター・ポートをたどると、Netlist Viewerは新しいページを開きます。このページでは、前のページと同じズーム率を使用して、特定のソースまたはデスティネーション・ネットにビューが集中します。 Intelは、特定のネットを階層の新しいページまでたどるには、ダブルクリックしてページ間を移動する前に、まず必要なネットを選択して赤で強調表示することを推奨します。

2.6.13. リソース・プロパティー・ビューアでの選択の維持

19.1より前のリリースでは、Resource Property Viewerのポートにマウスを合わせてノードのiterm-oterm依存関係パスを視覚化すると、依存関係パスが強調表示されています。ただし、マウスを別のポイントに移動すると、ハイライトは消えます。

19.1リリースから、ポート（回路図内）または信号名（Connectivityペイン内）をクリックすると、パスが選択されます。各ノードは依存関係パスのみを保持します。この依存関係パスは、再コンパイル、プロジェクトを閉じる、別のポートを選択する、新しい検索を実行する、または非ポートスペースを左クリックするとクリアされます。

注:

Chip PlannerのノードをダブルクリックしてResource Property Viewerを開くたびに、新しい場所と見なされます。
パストレースの目的で、Go To Destination NodeまたはGo To Source Nodeオプションを使用すると、ノード選択テーブルにノードが追加され、パス依存関係の選択はクリアされません（たとえば、すべての新しい場所ではなく、 Chip Plannerのノードをクリックする）。
依存関係パスの選択または強調表示は、Chip Plannerのノードプロパティーには適用されません。

複数選択のポートまたは信号名を選択すると、ポートが使用されている場合にのみ、依存関係パスが更新されます。ポートが使用されていない場合、依存パスの選択はクリアされます。ただし、Resource Property Viewerには、複数のノードを選択した場合の依存パスの選択は表示されません。これは、単一パストレースの目的に役立ちます（選択色は1つだけです）。

2.7. ソース・デザイン・ファイルと他のインテル Quartus Primeウィンドウのクロスプローブの実行

RTL ViewerおよびTechnology Map Viewerを使用すると、ソース・デザイン・ファイルおよびインテル^® Quartus^® Primeソフトウェアの他のさまざまなウィンドウをクロスプローブできます。

Netlist Viewerで、興味のある1つ以上の階層ボックス、ノード、状態ノード、または状態遷移アークを選択し、該当する別のインテル^® Quartus^® Primeソフトウェア・ウィンドウで対応する項目を見つけることができます。その後、適切なエディターまたはフロアプランで表示または変更や割り当てを行うことができます。

別のウィンドウでNetlist Viewerから項目を見つけるには、回路図または状態図で目的の項目を右クリックし、Locateをポイントして適切なコマンドをクリックします。以下のコマンドが利用可能です。

Locate in Assignment Editor
Locate in Pin Planner
Locate in Chip Planner
Resource Property Editor
Technology Map Viewer
Locate in RTL Viewer
Locate in Design File

アイテムを見つけるために使用できるオプションは、ノードの種類と、配置配線後に存在するかどうかによって異なります。メニューでコマンドがイネーブルされる場合、選択したノードで使用できます。すべてのノードに対してLocate in Assignment Editorコマンドを使用できますが、合成後に存在しないノードに割り当てが適用されると、配置および配線中に割り当てが無視される可能性があります。

Netlist Viewerは、適切なエディターまたはフロアプラン用に別のウィンドウを自動的に開き、新しく開かれたウィンドウで選択したノードまたはネットを強調表示します。Windowメニューで選択するか、新しいウィンドウを閉じる、最小化する、移動することで、Netlist Viewerに戻ることができます。

2.8. 他のインテル Quartus Primeウィンドウからのビューワのプロービング

インテル^® Quartus^® Primeソフトウェアの他のウィンドウからRTL ViewerとTechnology Map Viewerにクロスプローブできます。別のウィンドウで1つ以上のノードまたはネットを選択し、それらをいずれかのNetlist Viewersで見つけることができます。

ノードは、RTL Viewer、State Machine Viewer、およびTechnology Map Viewer間で検索でき、またRTL ViewerまたはTechnology Map Viewerでは、以下のインテル^® Quartus^® Primeソフトウェア・ウィンドウからも検索できます。

Project Navigator
Timing Closure Floorplan
Chip Planner
Resource Property Editor
Node Finder
Assignment Editor
Messages Window
Compilation Report
Timing Analyzer（Technology Map Viewerのみサポート）

別のウィンドウからNetlist Viewer内の要素を見つけるには、適切なインテル^® Quartus^® Primeウィンドウ内の1つまたは複数のノードを選択します。たとえば、Project NavigatorのHierarchyタブのEntityリストでエンティティーを選択するか、Timing Closure Floorplanでノードを選択するか、Assignment EditorのFromまたはToカラムでノード名を選択します。次に、選択したオブジェクトを右クリックしてLocateをポイントし、Locate in RTL ViewerまたはLocate in Technology Map Viewerをクリックします。このコマンドをクリックすると、Netlist Viewerが開くか、Netlist Viewerが開いている場合は前面に表示されます。

注: コンパイル後、初めてウィンドウが開く場合、プリプロセッサー・ステージが実行されてからビューワ・ウィンドウが開きます。

Netlist Viewerには、選択したノードと、該当する場合はノード間の接続が表示されます。表示は、オブジェクトを右クリックし、次にFilter across hierarchyを使用してFilter > Selected Nodesをクリックした場合に表示されるものと似ています。 Netlist Viewerでノードが見つからない場合は、メッセージボックスにCan’t find requested locationというメッセージが表示されます。

2.9. タイミング・パスの表示

タイミング・アナライザー・ステージを含む完全なデザインのコンパイルが完了したら、タイミングレポートからタイミング・パス・クロス・プローブの視覚的表現を確認できます。 .タイミングレポートの生成については、インテル^® Quartus^® Prime プロ・エディションユーザーガイドを参照してください。

Timing AnalyzerからTechnology Map Viewerへのタイミングパスを特定すると、各ノードに関連するインターコネクトとセル遅延が回路図シンボルの上に表示されます。選択したタイミングパスの合計スラックが、回路図のPage Titleのセクションに表示されます。

Compilation Report目次からレポートを開くには、Timing Analyzer GUI > Report Timingをクリックしてタイミングコーナーをダブルクリックします。
Timing Analyzerからレポートを開くには、ReportペインのReport Timingフォルダーを開き、タイミングコーナーをダブルクリックします。
Summary of Pathsタブで、テーブル内の行を右クリックしてLocate Path > Locate in Technology Map Viewerを選択します。 Technology Map Viewerの回路図ページには、タイミングパス上のノードと合計遅延の概要が表示されます。

2.10. Design Netlistの改訂履歴の最適化　

この章には、次の改訂履歴が適用されます。

ドキュメント・バージョン	インテル^® Quartus^® Primeバージョン	変更内容
2019.07.01	19.1	リソース・プロパティー・ビューアでの選択の維持トピックを追加し、回路図ビューでiterm-oterm依存関係を維持する方法を説明。
2018.09.24	18.1.0	タイミングパスの表示へのリンクを追加。サポートされていないCARRYバッファへの参照を「回路図シンボル」トピックから削除。
2016.10.31	16.1.0	Intelのブランド変更を実装。
2016.05.03	16.0.0	Schematic Viewerトピックを削除。
2015.11.02	15.1.0	ステージ・スナップショットを表示するためのSchematic Viewerトピックを追加。次の新機能と機能の更新に関する情報を追加。 Nets visible across hierarchies Connection Details Display Settings Hand Tool Area Selection Tool New default behavior for Show/Hide Instance Pins （デフォルトは現在オフにする）
2014.06.30	14.0.0	Show Netlist on One PageおよびShow/Hide Instance Pinsコマンドを追加。
2013年11月	13.1.0	レガシーHardCopyデバイスのサポートを削除。再編成し、新しいテンプレートに移行。新しいNetlistビューアのサポートを追加。
2012年11月	12.1.0	Global Net Routing機能をサポートするセクションを追加。
2012年6月	12.0.0	サーベイ・リンクを削除。
2011年11月	10.0.2	テンプレートを更新。
2010年12月	10.0.1	軽微な修正。ドキュメントのテンプレートを更新。
2010年7月	10.0.0	スクリーンショットを更新。インテル^® Quartus^® Primeソフトウェアバージョン10.0章（ユーザーインターフェイスの主要な変更を含む）をの更新。
2009年11月	9.1.0	デバイスを更新。編集上の軽微な変更。
2009年3月	9.0.0	バージョン8.1.0の12章を13章に変更。図13-2、図13-3、図13-4、図13-14、および図13-30 を更新。 13–15ページの「Enable or Disable the Auto Hierarchy Listる」を追加 13-44ページの「POR回路」を更新。
2008年11月	8.1.0	ページサイズを8.5インチ×11インチに変更。
2008年5月	8.0.0	Arria V GZのサポートを追加。更新されたNCOシンボルラジアルメニュー機能に関する情報を更新。ズーム機能を更新。回路図からSignal Tap Analyzerへのプローブに関する情報を更新。定数信号情報を更新。サポートされている画像ファイル形式のリストに.pngと.gifを追加。いくつかの図と表を更新。新しいセクション : 「Enabling and Disabling the Radial Menu」、「Changing the Time Interval」、「Changing the Constant Signal Value Formatting」、「Logic Clouds in the RTL Viewer」、「Logic Clouds in the Technology Map Viewer」、「Manually Group and Ungroup Logic Clouds」、「Customizing the Shortcut Commands」を追加。いくつかのセクションの名前を変更。「Customizing the Radial Menu」のセクションを削除。「Grouping Combinational Logic into Logic Clouds」のセクションを移動。インテル^® Quartus^® Primeソフトウェアバージョン8.0に基づいてドキュメントコンテンツを更新。

3. ネットリストの最適化と物理合成　

インテル^® Quartus^® Primeソフトウェアは、合成中のネットリスト最適化とフィッティング中の物理合成最適化を提供し、デザインのパフォーマンスを向上させることができます。合成ネットリストの最適化は、特定のプリミティブの観点からデザインを記述したデザインのアトムネットリストで動作します。この章では、合成および物理合成の最適化設定を適用するためのガイドラインと、バックアノテーションを通じてこれらのコンパイル結果を保持するためのガイドラインを示します。

Compiler Settingsページから、さまざまなグローバル合成および物理合成最適化設定にアクセスできます。

表 7. 合成ネットリストの最適化と物理合成オプション
オプション	位置/説明
Enable synthesis netlist optimization settings	Advanced Synthesis Settingsダイアログボックスで合成最適化オプション（たとえば、Synthesis Effort）を有効にします。これらのオプションにアクセスするには、Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis)をクリックします。
Enable physical synthesis options	Advanced Fitter Settingsダイアログボックスで物理合成オプション（たとえば、Advanced Physical Synthesis）を有効にします。これらの設定にアクセスするには、Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)をクリックします。

注: 物理合成の最適化を使用すると、デザイン内のプリミティブのノード名が変わる可能性があるため、デザインが固定ノード名に依存しているかどうかを評価する必要があります。Signal Tap Logic Analyzer、正式検証、またはLogic Lockベースの最適化フロー（レガシーデバイスの場合）など、固定ノード名が必要になる可能性がある検証フローを使用する場合は、物理合成オプションを無効にします。

3.1. フィジカル・シンセシスの最適化

インテル^® Quartus^® Prime Fitterは、論理セルを配置配線して、論理の重要な部分が互いに接近し、最速の配線リソースを使用するようにします。ただし、ルーティング遅延は多くの場合、一般的なクリティカルパス遅延の重要な部分です。物理合成の最適化では、配置情報、配線遅延、タイミング情報を考慮して最適な配置を決定します。次に、Fitterは、タイミング駆動型の最適化を設計の重要部分に集中します。合成プロセスとフィッティング・プロセスの緊密な統合は、物理合成として知られています。

以下の項では、インテル^® Quartus^® Primeソフトウェアで使用可能なフィジカル・シンセシス最適化と、性能結果を向上させるのに、それらをどのように役立てることができるかについて説明します。

3.1.1. 物理合成の最適化のイネーブル

物理合成最適化では、回路パフォーマンスの向上のために、組み合せ最適化、順次最適化、およびレジスター複製を実行します。

物理合成最適化オプションをイネーブルするには、次の手順に従います。

Assignments > Settings > Compiler Settingsをクリックします。
リタイミング、組み合わせ最適化、およびレジスターの複製をイネーブルするには、Advanced Settings (Fitter) をクリックします。次に、Physical Synthesisをイネーブルします。
物理合成結果をNetlist Optimizationsレポートで表示します。

3.1.2. フィジカル・シンセシスのオプション

インテル^® Quartus^® Primeソフトウェアはフィッティング結果を改善するために物理合成最適化オプションを提供します。これらのオプションにアクセスするには、Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)をクリックしてください。

注: デザインの特定の要素に対してグローバル・フィジカル・シンセシス最適化を無効にするには、特定のノードまたはエンティティーに対してNetlist OptimizationsロジックオプションをNever Allowに割り当てます。

表 8. フィジカル・シンセシスの最適化
オプション	説明
Physical Synthesis	新しいSpectra-Qフィジカル・シンセシスによる最適化—回路性能を改善する組合わせ最適化およびシーケンシャルな最適化を実行します
Netlist Optimizations	Assignment Editorを使用して、Netlist Optimizationsロジックオプションを適用できます。このオプションを使用して、デザインの一部に対して物理合成の最適化をディセーブルします。
Allow Register Duplication
Allow Register Duplication	デザイン内の他のレジスターと同一のレジスターをCompilerが削除できるようにします。このオプションを有効にすると、2つのレジスターが同じロジックを生成する場合、Compilerは1つのレジスターを削除し、残りのレジスターは削除されたレジスターのデスティネーションにファンアウトします。このオプションは、Compilerが重複レジスターの意図的な使用を排除しないようにする場合に便利です。レジスターマージをディセーブルすると、コンパイラはレジスターのタイミングを最適化する最適化をディセーブルされます。この設定は、Analysis＆SynthesisとFitterに影響します。

3.2. 合成ネットリスト最適化

ネットリスト最適化を使用した場合のパフォーマンスの向上は、設計に依存します。クリティカルパス遅延のバランスをとるためにデザインを再構築した場合、ネットリストの最適化によってパフォーマンスの向上は最小限に抑えられます。

Signal Tap

最良の結果を得るには、インテル^® Quartus^® Prime Design Space Explorer II（DSE）を使用して、さまざまなネットリスト最適化オプションを適用します。

3.2.1. WYSIWYGプリミティブ再合成

サード・パーティー・ツールで合成されたデザインの場合、Perform WYSIWYG primitive resynthesisオプションを使用すると、合成されたネットリストに最適化を適用できます。

Perform WYSIWYG primitive resynthesisオプションは、インテル^® Quartus^® Primeソフトウェアに、アトム・ネットリストのロジックエレメント（LE）をロジックゲートにマップ解除し、ゲートをIntel固有のプリミティブに再マップするように指示します。サードパーティの合成ツールは、Intel固有のプリミティブを使用して.edfまたは.vqmアトム・ネットリストファイルを生成します。Perform WYSIWYG primitive resynthesisオプションをオンにすると、インテル^® Quartus^® Primeソフトウェアは、再マッピングプロセス中にデバイス固有の手法を使用します。この機能は、プロジェクトに指定されたOptimization Technique を使用してデザインを再マップします（Speed、Area、またはBalanced）。

Perform WYSIWYG primitive resynthesisオプションは、LCELLまたはLEプリミティブとも呼ばれるロジックセルと、通常のI/Oプリミティブ（レジスターを含む可能性がある）のみをマップ解除および再マップします。ダブルデータレート（DDR）I/Oプリミティブ、メモリープリミティブ、デジタル信号処理（DSP）プリミティブ、およびキャリーチェーンのロジックセルは再マッピングされません。このプロセスは、サードパーティの知的財産（IP）など、暗号化された.vqmファイルまたは.edfファイルで指定されたロジックを処理しません。

Perform WYSIWYG primitive resynthesisオプションを使用すると、アトム・ネットリストのプリミティブが分解されてからインテル^® Quartus^® Primeソフトウェアで再マッピングされるため、サードパーティの合成ツールから.vqmファイルまたは.edfファイルのノード名を変更できます。再マッピングプロセスにより、重複するレジスターが削除されます。削除されなかったレジスターは、再マッピング後も同じ名前を保持します。

Netlist OptimizationsロジックオプションがNever Allowに２定されているノードまたはエンティティーは、WYSIWYGプリミティブの再合成中に影響を受けません。Assignment Editorを使用して、Netlist Optimizationsロジックオプションを適用できます。このオプションは、デザインの一部のWYSIWYG再合成を無効にします。

注: プリミティブノード名は合成中に指定されます。ネットリスト最適化が適用されると、プリミティブが作成および削除されるため、ノード名が変わる可能性があります。サードパーティの合成ツールでロジックを保持するために適用されたHDL属性は、インテル^® Quartus^® Primeソフトウェアが読み出すアトム・ネットリストに書き込まれないため、維持できません。

使用する場合インテル^® Quartus^® Primeソフトウェアを使用してデザインを合成する場合、Preserve Register (preserve)およびKeep Combinational Logic (keep)属性を使用して、デザイン内の特定のノードを保持できます。

図 11. インテル^® Quartus^® Prime WYSIWYGプリミティブ再合成のフロー

3.3. スクリプティング・サポート

この章で説明されている手順を実行し、設定をTclスクリプトで行うことができます。コマンドプロンプトでいくつかのプロシージャを実行することもできます。スクリプトコマンドオプションの詳細については、インテル^® Quartus^® PrimeコマンドラインおよびTcl APIヘルプブラウザーを参照してください。ヘルプブラウザーを実行するには、コマンドプロンプトで次のコマンドを入力します。

quartus_sh --qhelp

このセクションで説明するオプションの多くは、インスタンス・レベル、グローバル・レベル、あるいはその両方で指定することができます。

グローバル・アサインメントを削除するには、以下のTclコマンドを使用します。

set_global_assignment -name <.qsf variable name><value>

インスタンス・アサインメントを作成するには、以下のTclコマンドを使用します。

set_instance_assignment -name <QSF variable name> <value> \ -to <instance name>

3.3.1. 合成ネットリスト最適化

プロジェクトの.qsfファイルは、GUIで指定した設定を保持します。または、 .qsfを直接編集することもできます。.qsfファイルは、次の合成ネットリスト最適化コマンドをサポートしています。Typeカラムは、設定がグローバル設定、インスタンス設定、またはその両方としてサポートされているかどうかを示します。

表 9. 合成ネットリストの最適化と関連設定
設定名	インテル^® Quartus^® Prime設定ファイルの変数名	値	タイプ
Perform WYSIWYG Primitive Resynthesis	`ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP`	`ON`、`OFF`	Global, Instance
Optimization Mode	`OPTIMIZATION_MODE`	`BALANCED` `HIGH PERFORMANCE EFFOR` `AGGRESSIVE PERFORMANCE`	Global, Instance
PowerUp Dont Care	`ALLOW_POWER_UP_DONT_CARE`	`ON`、`OFF`	Global

3.3.2. フィジカル・シンセシスの最適化

プロジェクトの.qsfファイルには、GUIで指定した設定が保存されています。あるいは、.qsfを直接編集することもできます。.qsfファイルは、次の合成ネットリスト最適化コマンドをサポートしています。Typeカラムは、設定がグローバル設定、インスタンス設定、またはその両方としてサポートされているかどうかを示します。

表 10. 物理合成の最適化と関連設定
設定名	インテル^® Quartus^® Prime設定ファイルの変数名	値	タイプ
Advanced Physical Synthesis	`ADVANCED_PHYSICAL_SYNTHESIS`	`ON`、`OFF`	Global

3.4. ネットリストの最適化とフィジカル・シンセシスの改訂履歴

この章には、次の改訂履歴が適用されます。

ドキュメント・バージョン	インテル^® Quartus^® Primeバージョン	変更内容
2019.04.24	18.1.0	「ネットリスト最適化と物理合成」トピックの例を更新。
2019.04.18	18.1.0	「ネットリスト最適化とフィジカルシンセシス」トピックの表現を明確化。
2018.09.24	18.1.0	「タイミングロジックオプションのIOCレジスター配置の最適化」トピックからサポートされていないCASCADEバッファへの参照を削除。
2018.05.07	18.0.0	「パーティション・ネットリストの分離」トピックを削除。
2017.11.06	17.1.0	.vqmファイルへの参照を削除。「パーティション・ネットリストの分離」トピックを追加。
2016.10.31	16.1.0	Intelのブランド変更を実装。物理合成のオプションと手順を更新。
2016.05.02	16.0.0	非推奨の物理合成オプションに関する情報を削除。
2015.11.02	15.1.0	表記をQuartus II からインテル^® Quartus^® Prime へ変更。物理合成を追加。
2014.12.15	14.1.0	コンパイラーの設定にフィッター設定、分析と合成の設定、およびフィジカル・シンセシス最適化からコンパイラー設定の位置を更新。 DSE IIの内容を更新。
2014年6月	14.0.0	更新された形式。
2013年11月	13.1.0	レガシーHardCopyデバイスのサポートを削除。
2012年6月	12.0.0	サーベイ・リンクを削除。
2011年11月	10.0.2	テンプレートを更新。
2010年12月	10.0.1	テンプレートを更新。
2010年7月	10.0.0	いくつかのセクションでインテル^® Quartus^® Prime Helpへのリンクを追加。参考資料の項を削除。改訂履歴をリフォーマット。
2009年11月	9.1.0	「レジスターのフィジカル合成-レジスター・リタイミング」に情報を追加。「ネットリスト最適化オプションの適用」に情報を追加。編集のマイナー・チェンジ。
2009年3月	9.0.0	8.1.0リリースの第11章でした。　「Physical Synthesis for Registers—Register Retiming」および「Physical Synthesis Options for Fitting」を更新。フィジカル・シンセシス最適化を更新。ゲート・レベル・レジスターのリタイミング参照ドキュメントを更新。
2008年11月	8.1.0	ページサイズを8-1/2 x 11に変更。内容に変更なし。
2008年5月	8.0.0	11-9ページの「パフォーマンスのための物理合成の最適化」を更新。 11-16ページの「フィッティングのための物理合成オプション」を追加。

4. エリア最適化

この章では、 Intel^® デバイス用に設計するときにリソース使用量を減らすための手法について説明します。

4.1. リソース使用率

デバイスの使用率を決定することは、デザインがうまく適合したかどうかにかかわらず、有用な情報を提供します。コンパイルの結果、不適合エラーが発生した場合、リソース使用率情報がデザインの適合問題の分析に役立ちます。フィッティングが成功した場合、この情報により、デザイン変更によりフィッティングが困難かどうかを判断できます。さらに、タイミング・パフォーマンスにおけるリソース使用率の影響を判断できます。

Compilation Reportは、リソース使用量に関する情報を提供します。

4.1.1. Clocks Summary レポート

コンパイルレポートのFlow Summaryセクションは、デザインが使用可能なデバイスリソースを超えているかどうかを示し、ピン、メモリービット、デジタル信号処理（DSP）ブロック、フェーズ・ロック・ループ（PLL）などのリソース使用率をレポートします。

図 12. Clocks Summary レポート

Fitterはデバイス全体にロジックを広げることができるため、全体的な利用率が高くなる可能性があります。

デバイスがいっぱいになると、Fitterは共通の入力を持つロジック機能を自動的に検索して、1つのALMに配置します。パックドレジスターの数も増加します。そのため、ロジックとレジスターをより密にまとめることができれば、全体的な使用率が高いデザインでも追加ロジック用のスペースが残っている可能性があります。そのような場合、詳細を記載したレポートが役立ちます。

4.1.2. Fitterレポート

コンパイルレポートのFitterセクションのResource Sectionの下のレポートは、詳細なリソース情報を提供します。

Fitter Resource Usage Summaryレポートは、ロジック使用率情報を分析し、各タイプのメモリブロックのビット数など、追加のリソース情報を提供します。このパネルには、グローバルクロック、PLL、DSPブロック、およびその他のデバイス固有のリソースの使用状況の概要も含まれています。　

4.1.3. Analysis and Synthesis設定

インテル^® Quartus^® Prime合成エンジンで合成されたデザインの場合、コンパイル中に発生した最適化を説明するレポートを表示できます。

たとえば、Analysis＆SynthesisセクションのOptimization Resultsフォルダーには、合成中に削除されたレジスタのリストがあります。このレポートを使用すると、部分的なデザインのリソース使用率を推定できるため、デザインの他の部分との接続が失われたためにレジスタが削除されなかったことを確認できます。

4.1.4. コンパイル・メッセージ

レポートにルーティングリソースの使用率が100％未満であるが、デザインが適合しない場合、ルーティングリソースが不十分であるか、デザインに無効な割り当てが含まれています。どちらの場合も、CompilerはMessagesウィンドウのProcessingタブに問題を説明するメッセージを生成します。

Fitterが正常に終了せず、同様のリソースよりもはるかに高速で実行される場合、過剰に使用されているか、または不正な割り当てがある可能性があります。

インテル^® Quartus^® Primeソフトウェアは、類似のデザインと比較して実行に時間がかかりすぎる場合、Compilerが有効な配置または経路を見つけることができない可能性があります。Compilation Reportで、これらのタイプの問題を示すエラーと警告を探します。

Chip Plannerは、特定のタイプの配線リソースの配線が密集しているデバイスの領域を見つけるのに役立ちます。非常に混雑しているエリアを見つけたら、混雑の原因を分析します。グローバルリソースを使用しないファンアウトの多いネット、不適切に選択された最適化目標（速度と面積）、非常に制限のあるフロアプランの割り当て、コーディング・スタイルなどの問題は、配線の混雑を引き起こす可能性があります。原因を特定したら、ソースまたは設定を変更して、ルーティングの混雑を減らします。

4.2. HDMIリソース使用率

以下に、デザイン解析後の段階を示します。

リソース使用率を最適化する—すでに基本的な制約が設定されていることを確認する
I/O力タイミングの最適化—リソース使用率を最適化し、デザインが目的のターゲットデバイスに収まるようになったら、I/Oタイミングを最適化する
レジスター間のタイミング最適化に向けた設定

4.2.1. リソース使用率の問題の概要

リソース使用率の問題は、3つのカテゴリに分類できます。

I/Oピンの使用または配置
レジスターやLUTを含むロジックセル、およびメモリーブロックやDSPブロックなどの専用ロジックを含むロジックの使用または配置に関する問題
ルーティングに関する問題

4.2.2. I/Oピン使用または配置

これらのガイドラインを使用して、I/Oリソースの問題を解決してください。

4.2.2.1. ガイドライン：ピン割り当ての変更、またはより大きなパッケージの選択

ピンの割り当てがあるデザインが収まらない場合、ピンの割り当てがないデザインをコンパイルして、指定したデバイスおよびパッケージ内のデザインにフィットするかどうかを判断します。インテル^® Quartus^® Primeエラーメッセージがピン割り当てによる問題を示している場合、この方法を使用できます。

4.2.3. ロジック使用または配置

これらのガイドラインに従って、レジスターやLUTを含むロジックセル、メモリーブロックやDSPブロックなどの専用ロジックなど、ロジックリソースの問題を解決します。

4.2.3.1. ガイドライン：ソースコードを最適化する

ロジック使用率が原因でデザインが収まらない場合、ソースでデザインを評価して変更します。ソースコードにデザイン固有の変更を加えることで、ロジックを大幅に改善することができます。これは通常、結果の品質を向上させるための最も効果的な手法です。

インテル^® Quartus^® Prime 解析と合成

4.2.3.2. ガイドライン：スピードではなく、面積に対して合成を最適化する

ロジックリソースの制限のためにFitterがデザインを解決できない場合、デザインを再合成して面積使用率を向上させます。

まず、合成ツールでデバイスとタイミングの制約が正しく設定されていることを確認します。特にデザインの面積使用率が問題になる場合、デザインのタイミング要件を過度に制約しないようにしてください。合成ツールは指定された要件を満たそうとしますが、制約が厳しすぎるとデバイスリソースの使用量が増加する可能性があります。

リソース使用率が重要な関心事である場合は、速度ではなくエリアを最適化することができます。

. インテル^® Quartus^® Prime統合合成を使用している場合、Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis)をクリックしてOptimization TechniqueにBalancedまたはAreaを選択します。
デフォルトのOptimization Technique設定をBalancedのままにしながら、AreaまたはSpeed設定を使用してデザイン内の特定のモジュールの面積を縮小したい場合、Assignment Editorを使用します。
また、Speed Optimization Technique for Clock Domainsロジックオプションをオンにして、指定したクロックドメイン内またはクロックドメイン間のすべての組み合わせロジックの速度を最適化できます。
合成ツールによっては、fMAX要件を指定しないとリソース使用率が低下することがあります。

面積または速度を最適化すると、レジスター間のタイミング性能に影響を及ぼす可能性があります。

注: インテル^® Quartus^® Primeソフトウェアでは、Balanced設定は通常、Area設定によって得られるものと非常によく似た使用率の結果をもたらし、パフォーマンスは向上します。場合によっては、Area設定のほうが良い結果が得られることがあります。

インテル^® Quartus^® Primeソフトウェアには、合成結果の品質向上に役立つ追加の属性とオプションがあります。

4.2.3.3. ガイドライン：マルチプレクサーの再構築

マルチプレクサーは、多くのFPGAデザインでロジック使用率の大部分を形成します。マルチプレクサー・ロジックを最適化することにより、最も効率的な実装を実現できます。

4.2.3.4. ガイドライン：Balanced設定またはArea設定でWYSIWYGプリミティブ再合成を実行する

Perform WYSIWYG Primitive Resynthesisロジックオプションは、合成中にWYSIWYGプリミティブ再合成を実行するかどうかを指定します。このオプションは、Optimization Techniqueのロジックオプションで指定されている設定を使用します。Perform WYSIWYG Primitive Resynthesisロジックオプションは、デザイン内の一部またはすべてのWYSIWYGプリミティブを再合成して面積または性能を向上させるのに役立ちます。ただし、WYSIWYGプリミティブ再合成は、サードパーティの合成ツールを使用している場合にのみ実行できます。

注: Balanced設定は通常、Area設定と非常によく似た使用率の結果をもたらし、パフォーマンスは向上します。場合によっては、Area設定のほうが良い結果が得られることがあります。この方法でareaのWYSIWYG再合成を実行すると、通常はレジスター間のタイミング性能が低下します。

4.2.3.5. ガイドライン：レジスターパッキングを使用する

Auto Packed Registersオプションは、レジスターのみが使用されている1つのセルのレジスターと、LUTのみが使用されている別のセルのLUTを組み合わせることによって、2つのセルの機能を1つのロジックセルに実装します。

4.2.3.6. ガイドライン：Fitter Constraintsを削除する

矛盾する制約または満たすのが困難な制約を持つデザインは、ターゲットデバイスに適合しない可能性があります。たとえば、位置やLogic Lock割り当てが厳しすぎて、デバイス上で利用可能な配線リソースが不足していると、デザインが適合しないことがあります。

」位置の制約やLogic Lock領域の割り当てが制限されているために発生する配線の輻輳を解決するには、Chip PlannerのRouting Congestionタスクを使用してフロアプラン内の配線の問題を特定し、そのエリアの内部の配置またはLogic Lock領域の割り当てを削除します。それでもデザインが合わない場合、デザインが過度に制約されています。この問題を解決するには、すべての位置と割り当てを削除し、連続してコンパイルを実行して、各コンパイルの前に段階的にデザインを制約します。 Assignment EditorまたはChip Plannerで特定のLogic Lock領域の割り当てを削除できます。 Chip Planner、Logic Lock領域のウィンドウ、またはAssignmentsメニューで割り当てを削除するには、Remove Assignments.をクリックします。Available assignment categoriesリストで、デザインから削除する割り当てカテゴリをオンにします。

4.2.3.7. 合成中の階層のフラット化

合成ツールは通常、階層境界を保存するオプションを提供します。これは検証やその他の目的に役立ちます。ただし、インテル^® Quartus^® Primeソフトウェアは階層の境界を越えて最適化し、最も論理的な最小化を実行します。これにより、デザイン・パーティションのないデザインの面積を削減できます。

4.2.3.8. ガイドライン：メモリーブロックのターゲット変更

メモリーリソースの制限のためにFitterがデザインを解決できない場合、デザインにはデバイスにないタイプのメモリーが必要になることがあります。

パラメーター・エディターで作成したメモリーブロックの場合、新しいメモリーブロックサイズをターゲットにするようにRAMブロックタイプを編集します。

CompilerはHDLコードからROMおよびRAMメモリーブロックを推論することもでき、合成エンジンはShiftレジスター（RAMベース）IPコアを推論することによって大きなシフトレジスターをメモリーブロックに配置することもできます。合成ツールでこの推論をオフにすると、合成エンジンはメモリーまたはシフトレジスターをメモリーブロックではなくロジックに配置します。また、この推論をオフにすると、レジスターがRAMに移動されなくなり、タイミング性能が向上します。

合成ツールによっては、推論メモリーブロックのRAMブロックタイプを設定することもできます。インテル^® Quartus^® Prime合成では、ramstyle属性を、推論されたRAMブロックの目的のメモリータイプに設定します。あるいは、メモリーブロックをメモリーブロックではなく標準ロジックでインプリメントするには、オプションをlogicに設定します。

レポートファイルのResource Utilization by Entityレポートを検討し、いずれかのモジュールで異常に高いレジスター数があるかどうかを確認します。ブロックのアーキテクチャー上の実装のために、インテル^® Quartus^® PrimeソフトウェアがソースコードからRAMブロックを推論することを妨げるコーディング・スタイルがあり、ソフトウェアにロジックをフリップフロップで実装することを強います。たとえば、レジスターバンクで非同期リセットを実行すると、レジスターバンクがデバイス・アーキテクチャーのRAMブロックと互換性がなくなるため、Compilerはレジスターバンクをフリップフロップで実装します。多くの場合、関連するロジックを少し変更するだけで、大きなレジスターバンクをRAMに移動することができます。

4.2.3.9. ガイドライン：面積を削減するための物理合成オプションの使用

Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)で使用可能な物理合成オプションは、リソース使用量を減らすのに役立ちます。物理合成を有効にすると、インテル^® Quartus^® Primeソフトウェアはネットリストに配置固有の変更が加えられ、特定のIntelデバイスのリソース使用率が減少します。

注: 物理合成はコンパイル時間を長くします。コンパイル時間への影響を減らすために、物理合成オプションを特定のインスタンスに適用できます。

4.2.3.10. ガイドライン：DSPブロックのリターゲットまたはバランス

DSPブロックが多すぎるため、デザインが収まらない場合があります。すべてのDSPブロック機能をロジックセルで実装できるので、いくつかのDSPブロックをロジックにリターゲットしてフィットさせることができます。

DSPファンクションがパラメーター・エディターで作成された場合、パラメーター・エディターを開き、DSPブロックではなくロジックセルをターゲットとするようにファンクションを編集します。インテル^® Quartus^® Primeソフトウェアは、実装を制御するためにDEDICATED_MULTIPLIER_CIRCUITRY IPコア・パラメーターを使用します。

DSPブロックは、乗算器、乗算加算器、および乗算アキュムレーター用のHDLコードからも推論できます。合成ツールでこの推論をオフにすることができます。インテル^® Quartus^® Prime統合合成を使用している場合、プロジェクト全体に対してAuto DSP Block Replacementロジックオプションをオフにすることで推論を無効にできます。 Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis)をクリックします。Auto DSP Block Replacementをオフにします。または、Assignment Editorを使用して特定のブロックのオプションをディセーブルすることもできます。

このインテル^® Quartus^® Primeソフトウェアには、DSPブロック要素をロジックセルまたは異なるDSPブロックモードでインプリメントするDSP Block Balancingロジックオプションもあります。デフォルトのAuto設定では、面積を最小化し、デザインの速度を最大化するために、DSPブロックバランシングで必要に応じてDSPブロックスライスを自動的に変換できます。インテル^® Quartus^® PrimeソフトウェアがどのようにDSP機能をロジックセルおよびDSPブロックに変換するかを制御するために、特定のノードまたはエンティティーに対して、またはプロジェクト全体ベースで他の設定を使用することができます。 AutoまたはOff以外の値を使用すると、IPコアのバリエーションで使用されているDEDICATED_MULTIPLIER_CIRCUITRYパラメーターが上書きされます。

4.2.3.11. ガイドライン：より大きなデバイスを使用する

HCell、配線リソース、メモリー、またはDSPブロックの不足のためにフィットを正常に完了できない場合は、より集積度の高いデバイスを使用する必要があります。

4.2.4. ルーティング

これらのガイドラインを使用して配線リソースの問題を解決します。

4.2.4.1. ガイドライン：自動パック化レジスターをSparseまたはSparse Autoに設定する

Auto Packed Registersオプションは、デザイン内のLEまたはALMの数を減らします。このオプションを設定するには、Assignment > Settings > Compiler Settings > Advanced Settings (Fitter)をクリックします。

4.2.4.2. ガイドライン：Fitter Aggressive Routability最適化をAlwaysに設定する

配線配線の使用率が高すぎてデザインが収まらない場合、Fitter Aggressive Routability Optimizationオプションが便利です。

（最初のフィッティングの試行中に）配置時間とルーティング時間の間に大きな不均衡がある場合、ワイヤー使用率が高いことが原因である可能性があります。Fitter Aggressive Routability Optimizationsオプションをオンにすると、コンパイル時間を短縮できます。

このオプションでは、デバイスに応じて、平均で最大6％のワイヤー使用率を節約できますが、パフォーマンスを最大4％削減することもできます。

4.2.4.3. ガイドライン：Router Effort Multiplierを増加する

Router Effort Multiplierは、ルーターが有効な解決策を見つけるまでの速さを制御します。デフォルト値は1.0で、有効値は0より大きくなければなりません。

1より大きい数値は、配線作業を増加することによって配線が困難なデザインに役立ちます。
0に近い数値（0.1など）は、ルーターの実行時間を短縮できますが、通常はルーティング品質をわずかに低下させます。

実験的証拠は、3.0の乗数が全体のワイヤ使用量を約２％減少させることを示しています。デフォルト値よりも高いRouter Effort Multiplierを使用すると、5つを超えるレベルのロジックを持つ複雑なデータパスを持つデザインに有利になる可能性があります。ただし、デザイン内の輻輳は主に配置によるもので、Router Effort Multiplierを大きくしても必ずしも輻輳が軽減されるわけではありません。

注: 4より大きいRouter Effort Multiplier値は、1を追加するごとに10％だけ増加します。たとえば、10の値は実際には4.6です。

4.2.4.4. ガイドライン：Fitter Constraintsを削除する

4.2.4.5. ガイドライン：スピードではなく、面積に対して合成を最適化する

場合によっては、デザインを再合成してエリア使用率を向上させると、デザインの配線性も向上します。まず、合成ツールでデバイスとタイミングの制約を正しく設定したことを確認してください。特にデザインの面積使用率が問題になる場合、デザインのタイミング要件を過度に制約しないようにしてください。合成ツールは通常、指定された要件を満たそうとしますが、制約が厳しすぎるとデバイスリソースの使用量が増加する可能性があります。

リソース使用率が重要な関心事である場合、速度ではなくエリアを最適化することができます。

インテル^® Quartus^® Prime統合合成を使用している場合、Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis)をクリックし、Optimization TechniqueとしてBalancedまたはAreaを選択します。
デフォルトのOptimization Technique設定をBalancedのままにして、AreaまたはSpeed設定を使用してデザイン内の特定のモジュールの面積を縮小したい場合、Assignment Editorを使用します。
この他にも、Assignment EditorのSpeed Optimization Technique for Clock Domainsオプションを使用して、クロックドメイン内またはクロックドメイン間のすべての組み合わせロジックがスピードに向けて最適化されていることを指定することができます。
合成ツールによっては、f_MAX要件を指定しないとリソース使用率が低下することがあります。

面積または速度を最適化すると、レジスター間のタイミング性能に影響を及ぼす可能性があります。

注: インテル^® Quartus^® Primeソフトウェアでは、Balanced設定は、Area設定によって得られるものと非常によく似た使用率の結果をもたらし、パフォーマンスは向上します。場合によっては、Area設定のほうが良い結果が得られることがあります。

インテル^® Quartus^® Primeソフトウェアは、合成結果の品質を向上させるのに役立つ追加の属性とオプションを提供します。

4.2.4.6. ソース・コードの最適化

.配線の問題が原因でデザインが収まらず、前のセクションで説明した方法でもデザインの配線性が十分に改善されない場合、ソースでデザインを変更して目的の結果を得てください。多くの場合、ロジックの複製や大量の配線リソースを必要とするブロック間の接続の変更など、ソースコードにデザイン固有の変更を加えることで結果を大幅に改善できます。

4.2.4.7. ガイドライン：より大きなデバイスを使用する

4.3. スクリプティング・サポート

この章で説明されている手順を実行して設定を割り当てることができます。コマンドプロンプトでプロシージャを実行することもできます。スクリプト・コマンド・オプションの詳細については、インテル^® Quartus^® PrimeコマンドラインおよびTcl API Helpブラウザーを参照してください。

このHelpブラウザを使用するには、コマンド・プロンプトで次のコマンドを入力します。
quartus_sh --qhelp
グローバル・アサインメントを削除するには、以下のTclコマンドを使用します。
```
set_global_assignment -name <QSF variable name> <value>
```
インスタンス・アサインメントを作成するには、以下のTclコマンドを使用します。
```
set_instance_assignment -name <QSF variable name> <value> \ -to <instance name>
```

注: <value>フィールドに（'Standard Fit' などの）スペースが含まれる場合、ストレート・ダブル・クォーテーション・マーク（"）で値を囲む必要があります。

4.3.1. 初期コンパイル設定

Tcl割り当てでインテル^® Quartus^® Prime Settings File（.qsf）変数名を使用して、適切な値と共に設定を行います。 Typeカラムは、設定がグローバル設定、インスタンス設定、またはその両方としてサポートされているかどうかを示します。

表 11. 高度なコンパイル設定
設定名	.qsfファイルの変数名	値	タイプ
Placement Effort Multiplier	`PLACEMENT_EFFORT_MULTIPLIER`	任意の正のゼロ以外の値	グローバル
Router Effort Multiplier	`ROUTER_EFFORT_MULTIPLIER`	任意の正のゼロ以外の値	グローバル
Router Timing Optimization level	`ROUTER_TIMING_OPTIMIZATION_LEVEL`	`NORMAL`、`MINIMUM`、`MAXIMUM`	グローバル
Final Placement Optimization	`FINAL_PLACEMENT_OPTIMIZATION`	`ALWAYS`, `AUTOMATICALLY`, `NEVER`	グローバル

4.3.2. Resource Utilization Optimizationの手法

この表は、QSF割り当てとResource Utilization Optimization設定に適用可能な値をリストしたものです。

表 12. リソース使用率最適化の設定
設定名	.qsfファイルの変数名		タイプ
Auto Packed Registers	`QII_AUTO_PACKED_REGISTERS`	`AUTO, OFF, NORMAL, MINIMIZE AREA, MINIMIZE AREA WITH CHAINS,SPARSE, SPARSE AUTO`	グローバル、インスタンス
Perform WYSIWYG Primitive Resynthesis	`ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP`	`ON、OFF`	グローバル、インスタンス
Optimization Technique Optimization Technique	`_OPTIMIZATION_TECHNIQUE`	`AREA, SPEED, BALANCED`	グローバル、インスタンス
Speed Optimization Technique for Clock Domains	`SYNTH_CRITICAL_CLOCK`	`ON、OFF`	インスタンス
State Machine Encoding	`STATE_MACHINE_PROCESSING`	`AUTO, ONE-HOT, GRAY, JOHNSON, MINIMAL BITS, SEQUENTIAL, USER-ENCODE`	グローバル、インスタンス
Auto RAM Replacement	`AUTO_RAM_RECOGNITION`	`ON、OFF`	グローバル、インスタンス
Auto ROM Replacement	`AUTO_ROM_RECOGNITION`	`ON、OFF`	グローバル、インスタンス
Auto Shift Register Replacement	`AUTO_SHIFT_REGISTER_RECOGNITION`	`ON、OFF`	グローバル、インスタンス
Auto Block Replacement	`AUTO_DSP_RECOGNITION`	`ON、OFF`	グローバル、インスタンス
Number of Processors for Parallel Compilation	`NUM_PARALLEL_PROCESSORS`	`1`と`16`を含む整数、または`ALL`	グローバル

4.4. エリア最適化改訂履歴　

この章には、次の改訂履歴が適用されます。

ドキュメント・バージョン	インテル^® Quartus^® Primeバージョン	変更内容
2018.10.18	18.1.0	最適化モードのヘルプトピックへのリンク切れを修正。
2018.09.24	18.1.0	トピック:Resource Utilization、Resource Utilization Information、Flow Summary Report、Fitter Reports, Analysis and Synthesis Reports、およびCompilation Messages分割
2018.07.03	18.0.0	誤植を修正し、トピック：Guideline: Retarget Memory Blocksにリンクを追加。
2017.05.08	17.0.0	統合合成に関する情報を削除。トピック：Resolving Resource Utilization Issues 、 Guideline: Optimize Synthesis for Area, Not Speedを改訂。
2016.10.31	16.1.0	Intelのブランド変更を実装。
2016.05.02	16.0.0	非推奨の物理合成オプションに関する情報を削除。
2015.11.02	15.1.0	Quartus II をQuartus Prime に変更
2014.12.15	14.1.0	コンパイラの設定にフィッター設定、Analysis & Synthesisの設定、およびフィジカル・シンセシス最適化からコンパイラ設定の位置を更新
2014年6月	14.0.0	Cyclone IIIおよびStratix IIIデバイスのリファレンスを削除。　マクロセルベースのCPLD関連情報を削除。　テンプレートを更新。
2013年5月	13.0.0	初版。

5. タイミング収束と最適化

この章では、Intelデバイス用にデザインする際のタイミング性能を向上させるための手法について説明します。塗布技術はデザインによって異なります。各手法を適用しても、必ずしも結果が向上するわけではありません。

インテル^® Quartus^® Primeソフトウェアのデフォルト設定とオプションは、コンパイル時間、リソース使用率、タイミング性能の間で最良のトレードオフを提供します。これらの設定を調整して、他の設定がデザインにより良い結果をもたらすかどうかを判断できます。

注: いくつかのテクニックは家族特有のものです。

5.1. マルチコーナー・タイミングの最適化

プロセスの変動や動作条件の変化により、スローコーナーのタイミングモデルよりもパス遅延が大幅に小さくなる可能性があります。その結果、これらのパスでホールドタイム違反が発生し、まれにセットアップタイム違反が発生することがあります。

さらに、より新しいデバイスファミリーをターゲットとしたデザイン（より小さなプロセス・ジオメトリー）は、最高動作温度で最低の回路性能を常に示すわけではありません。回路が最も遅い温度は、選択したデバイス、デザイン、およびコンパイル結果によって異なります。インテル^® Quartus^® Primeソフトウェアは、新しいデバイスファミリーに3つの異なるタイミングコーナー（Slow 85°Cコーナー、Slow 0°Cコーナー、およびFast 0°Cコーナー）を提供することによって、この新しい依存関係を管理します。他のデバイスファミリーでは、Fast 0°CとSlow 85°Cの2つのタイミングコーナーがあります。

Optimize multi-corner timingオプションは、すべてのプロセスコーナーおよび動作条件でタイミング要件を満たすようにFitterに指示します。結果として得られるデザイン実装は、プロセス、温度、および電圧の変動に対してより堅牢です。このオプションはデフォルトでオンになっており、コンパイル時間を約10％長くします。

このオプションをオフにすると、フィッターは、（低電圧条件下で動作する、所定のスピード・グレード向けに最も遅い速度で製造されたデバイス）低速コーナー・タイミング・モデルからの低速コーナー遅延のみを考慮し、設計を最適化します。

5.2. クリティカル・パス

クリティカルパスとは、デザインの中でネガティブ・スラックのあるタイミングパスです。これらのタイミングパスは、デバイスのI/Oから内部のレジスター、レジスターからレジスターに、またはレジスターからデバイスのI/Oに及ぶことがあります。

パスのスラックはその重要性を決定します。タイミング解析レポートにスラックが表示されます。これは、Timing Analyzerを使用して生成できます。

タイミング・クロージャのデザイン解析は、非常に複雑なデザインで最適な性能を得るための基本的な要件です。 Chip Plannerの分析機能は、複雑なデザインのタイミングを調整するのに役立ちます。

5.2.1. クリティカル・パスの表示

Chip Plannerでクリティカル・パスを表示すると、特定のパスに問題がある理由がわかります。配置を変更してマイナスのたるみを減らすことができるかどうかがわかります。フロアプラン内のパスを表示するには、タイミング解析を実行して結果をTiming Analyzerに表示します。

5.3. クリティカル・チェーン

インテル^® Stratix^® 10デバイスファミリーは、Hyper-Awareデザインフローを使用してデザインサイクルを短縮し、パフォーマンスを最適化します。

Hyper-Awareデザインフローは、自動化されたレジスター・リタイミングとターゲット・タイミング・クロージャー推奨事項（Fast Forwardコンパイル）の実装を組み合わせることで、Hyper-Registersの使用を最大化します。このような技術の合計が、デザインにおいて最高の性能をもたらします。

クリティカル・チェインは、さらにレジスター・リタイミングの最適化を制限するデザインパスをレポートします。インテル^® Quartus^® Prime プロ・エディションソフトウェアには、Hyper-Retimerのクリティカル・チェインレポートが用意されており、デザインパフォーマンスを向上させることができます。 Hyper-RetimerはHyper-Registersを使用してクリティカル・チェイン内のすべてのレジスターのスラックを均等にバランスさせるため、より高いレベルの最適化に集中できます。

Hyper-Retimerのクリティカル・チェイン・レポートを使用してデザイン・パフォーマンスを向上させる方法の詳細については、インテル^® Stratix^® 10高性能デザインハンドブックのクリティカル・チェーンレポートの解釈トピックを参照してください。

5.3.1. 複雑なクリティカル・チェーン

クリティカル・チェーンを見ると、デザインのリタイミング操作を制限する正確なロジックがわかります。たとえば、リタイミングがRTLコード、またはデザインに適用した制約によって制限されているかどうかを確認できます。インテル^® Quartus^® Prime プロ・エディションは、クロックドメインおよびクロック・ドメイン・クロッシングごとに1つのクリティカル・チェーンをレポートします。

クリティカル・チェーンは、Hyper Aware Design Flowの2つの異なる段階で使用できます。

Retiming Limit Details Reportでは:
このレポートは、Hyper Awareデザインフローのリタイミング段階に関連付けられており、デフォルトでイネーブルされます。
Fast Forward Compilation Reportでは:
Fast Forward Compilationステージはオプションであり、デフォルトでディセーブルされます。このステージはCompilation Dashboardからイネーブルされます。あるいは、CompilationsタスクのFast Forward Timing Closure Recommendationsをクリックしてタスクを直接開始します。
.また、Technology Map Viewerでクリティカル・チェーンをグラフィカルに視覚化することもできます。詳細は、インテル^® Stratix^® 10 High-Performance Design HandbookでのLocate Critical Chainsを参照してください。

5.4. タイミング・クロージャのデザイン評価

デザインでタイミングエラーが発生した場合、このセクションのガイドラインに従ってください。ガイドラインは、デザインのコンパイル結果を評価する方法と問題に対処する方法を示します。このガイドラインでは、デザインスピードを向上させるためのRTLの再構成の具体例については説明していませんが、解析手法を使用するとRTLの変更を評価してタイミングを閉じることができます。

5.4.1. コンパイル結果の確認

5.4.1.1. メッセージの確認

デザインのコンパイル後、コンパイル・レポートの各セクション内のメッセージを確認します。

タイミングが合わないデザインのほとんどは、コンパイル中にFitterが警告メッセージとして報告する他の問題から始まります。警告メッセージの原因と、警告を修正するか無視するかを決定します。

警告メッセージを確認してから、情報メッセージを確認してください。接続されていないポート、無視された制約、ファイルの欠落、ソフトウェアによる仮定や最適化など、予期しないことに注意してください。

5.4.1.2. フィッター・ネットリスト最適化の評価

Fitterはデザイン・ネットリストの最適化も実行できます。主な変更には、レジスターのパッキング、論理セルの複製または削除、信号の反転、またはある論理セルから別の論理セルへの入力の移動などの一般的な方法でのノードの変更があります。FitterセクションのNetlist Optimizationsの結果でこれらのレポートを見つけて確認します。

5.4.1.3. 最適化結果の評価

最適化によって何が変更されたか、そしてパフォーマンスがどう改善されたかを確認した後、向上したパフォーマンスを得るために費やしたランタイムを評価します。コンパイル時間を短縮するために、いくつかのコンパイルのフィジカル・シンセシスとネットリスト最適化を見直し、フィジカル・シンセシスが実行した変更点を反映するようにRTLを編集します。特定のレジスタ・セットが一貫してリタイミングされる場合は、同様にレジスタをリタイムするようRTLを編集します。変更点がフィジカル・シンセシス・アルゴリズムが行った内容にマッチするよう作成されると、フィジカル・シンセシス・オプションは、同じタイプのパフォーマンスの改善を行っている間、コンパイル時間を節約するためにオフにすることができます。

5.4.1.4. リソース使用率の評価

グローバルおよび非グローバル信号の使用、ルーティングの利用、およびクラスタリングの複雑さ、などのデザインに使用される様々なリソースを評価します。

5.4.1.4.1. グローバルおよび非グローバル信号の使用

多くのクロックを含むデザインの場合は、グローバル信号と非グローバル信号を評価して、グローバルリソースが効果的に使用されているかどうかを判断し、そうでない場合は変更を検討してください。これらのレポートは、Compilation ReportパネルのFitterのResourceセクションにあります。

この図は、グローバルクロックの非効率的な使用例を示しています。強調表示された行には、グローバルクロックからのファンアウトが1つあります。

図 13. グローバル・クロックの非効率的な使用

これらのリソースをリージョナルクロックに割り当てると、グローバルクロックは別の信号で使用できるようになります。信号はクロックバッファーではなく専用ルーティングを使用するため、Global Line Nameカラムの値が空の信号は無視できます。

Non-Global High Fan-Out Signalsレポートは、グローバル信号に配線されていない最も高いファンアウト・ノードを表します。

リセット信号とイネーブル信号は、リストの上部に表示されます。

デザインに配線の輻輳が存在し、輻輳する領域に高ファンアウトの非グローバル・ノードがある場合は、ノードのファンアウトにグローバル信号またはリージョナル信号を使用することを検討するか、あるいは高ファンアウトのレジスターを複製することで低ファンアウトにします。

Chip Plannerを使用し、高ファンアウト・ノードの検索、配線の輻輳のレポートを行い、別の選択肢が実行可能であるかを判断します。

5.4.1.4.2. 配線の使用

Fitter Resource Usage Summaryレポートで報告された配線の使用状況を確認します。

図 14. Fitter Resource Usage Summaryレポート

Average interconnect usageは、デバイスで使用可能な相互接続のうち、使用されている相互接続の平均量を報告します。 Peak interconnect usage量は、最も混雑しているエリアで使用されている相互接続の最大量を報告します。

平均値が50％未満の設計では、通常、配線に問題はありません。平均50〜65％のデザインでは、配線が困難になる可能性があります。平均で65％を超えるデザインでは、RTLが高度に利用されるチップを許容しない限り、タイミングを満たすことが困難になります。 90％以上のピーク値は、タイミングクロージャーに問題がある可能性があります。 100％のピーク値は、デバイスのエリア内のすべてのルーティングが使用されたことを示しているため、タイミングパフォーマンスが低下する可能性が高くなります。　

以下は、 Report Routing Utilizationのスクリーンショットです。

図 15. Routing Usage Summary Report

5.4.1.4.3. ホールドに向けた配線の追加

ルーティング中、Fitterはレジスターパス間に配線を追加して、ホールドタイム要件を満たすために遅延を増やします。 Fitterは、Estimated Delay Added for Hold Timingレポートに追加されたルーティング遅延の量を報告します。過剰なワイヤーを追加すると、制約のエラーを示す可能性があります。このようなエラーの原因は、通常、マルチレートクロック間、および異なるクロックネットワーク間の不正なマルチサイクル転送です。

Estimated Delay Added for Hold Timingレポートで特定のレジスターパスを確認して、フィッターがホールドタイミングを満たすために過剰な配線を追加するかどうかを判断します。

図 16. Estimated Delay Added for Hold Timingレポート

ホールド要件を満たすためにルータが配線を追加する不正確な制約の一例は、1Xクロックから2Xクロックへのデータ転送がある場合です。例えば、転送ごとに2サイクルが可能であることがデザインの意図であるとすると、データは、以下の例で示すようにマルチサイクル・セットアップ制約を追加することで、データは2つのデスティネーション・クロックで随時到達することが可能です。

set_multicycle_path -from 1x -to 2x -setup -end 2

タイミング要件は波形図の黒の破線で示すように、一つの2Xクロック・サイクル分緩和されます。

図 17. 緩和されたタイミング要件の波形図

青い破線で示されているデフォルトのホールド要件により、ルータに強制的にワイヤを追加して、データが1サイクル遅れることを保証できます。ホールド要件を修正するには、ホールドオプションを使用してマルチサイクル制約を追加します。

set_multicycle_path -from 1x -to 2x -setup -end 2
set_multicycle_path -from 1x -to 2x -hold -end 1

図中のオレンジ色の破線はホールド関係を表し、データを遅らせるには余分な配線は必要ではありません。

また、ルーターは、同じクロックドメイン内でデータを転送するときに、異なるバッファリングを使用するクロックブランチ間でホールドタイミング要件のワイヤーを追加することもできます。クロック・ネットワーク・タイプ間の転送は、ペリフェラルとコアの間でより頻繁に発生します。次の図は、データがデバイスに着信し、周辺クロックがソースレジスターを駆動し、グローバルクロックが宛先レジスターを駆動することを示しています。グローバル・クロック・バッファーは、ペリフェラル・クロック・バッファーよりも挿入遅延が大きくなります。デスティネーション・レジスターまでのクロック遅延はソースレジスターりもはるかに大きいため、ホールド要件を確実に満たすには、データパスに追加の遅延が必要です。

図 18. クロック遅延

パスのクロック・ネットワーク・タイプが異なるケースを特定するには、Timing Analyzerでパスを確認し、ソースおよびデスティネーション・クロック・パス上のノードを確認します。また、ソースとデスティネーション・クロック周波数をチェックして、それらが同じであるか、複数であるか、およびパスにマルチサイクル例外があるかどうかを確認します。最後に、意図的にfalseであるすべてのクロスドメインパスに関連するfalseパス例外があることを確認します。

実際のホールドの問題を修正するためにルーティングが追加されていると思われる場合、Optimize hold timingの詳細なFitter設定（Assignments > Settings > Compiler Settings > Advanced Settings (Fitter) > Optimize hold timing）を無効にできます。Optimize hold timingを無効にしてデザインを再コンパイルし、タイミング解析を再実行して、ホールドタイム要件を満たさないパスを特定して修正します。

図 19. Optimize Hold Timingオプション

注: デザインのデバッグ時にのみ、Optimize hold timingオプションを無効にします。通常のコンパイル時にオプション（デフォルトの状態）を必ず有効にしてください。ホールド用に追加されたワイヤは、ルーティング中のタイミング最適化の通常の部分であり、常に問題があるわけではありません。

5.4.1.5. その他のレポートの評価と設定の調整

Difficulty Packing Designレポート

Fitter Resource SectionのResource Usage Summaryで、Difficulty Packing Design レポートを確認します。 Difficulty Packing Designレポートには、デザインをデバイス、パーティション、およびLogic Lock領域に収めるためのフィッターの作業レベル（低、中、または高）が詳細に表示されます。

Difficulty Packing Designのエフォートレベルが上がると、タイミング・クロージャーは難しくなります。中から高に進むと、パフォーマンスが大幅に低下したり、コンパイル時間が長くなったりする可能性があります。パッキングの難しさを減らすためにロジックを減らすことを検討してください。

無視されたアサインメントの確認

Compilation Reportには、フィッタによって無視された全アサインメントの詳細が含まれます。アサインメントは通常、デザイン名の変更後にアサインメントが更新されない場合に無視されます。意図して割り当てているアサインメントが無視されていないことを確認してください。

デフォルト以外の設定の確認

合成およびフィッタからのレポートには、コンパイルで使用されるデフォルト以外の設定も表示します。デフォルト以外の設定をチェックし、それらの変更がデザインを向上しているかを確認します。

フロアプランの確認

配置を確認するには、Chip Plannerを使用します。 Chip Plannerを使用して、フロアプラン内の検索された各エンティティーの色を使用して、階層エンティティーを検索できます。予想される場所に基づいて、不適切と思われるロジックを探します。

例えば、I/OとインターフェイスするロジックであればI/O のに近くに配置されており、IPやメモリーとインターフェイスするロジックであればIP とメモリー付近に配置されているはずです。

図 20. エンティティが色分けされたフロアプラン

次の注記では、色分けされたエンティティーを使用してフロアプランで視覚化を使用してタイミングパスを確認する方法について説明します。

このフロアプランでは、緑のブロックが離れて広がっていますが、これらのパスがタイミングに問題があるかどうかを確認します。問題があれば、配置に影響しているかもしれないモジュールへ何が接続されているかをチェックします。
青と水色のブロックを広げて混ぜ合わせます。 2つのモジュール間の接続が原因であるかどうかを確認します。　
下部のピンクのロジックは、下端のI/Oとインターフェイスする必要があります。タスクバーのボタンを使用して、強調表示されたモジュールのファンインとファンアウトを確認します。
チップ内の長い信号を探し、このような信号がタイミング・エラーの原因であるかを調べます。
ロジックの配置に影響を与える信号がないか、グローバル信号の使用状況を確認し、Fitterが配置したロジックがグローバルバッファーをバッファーの近くに供給し、関連ロジックから離れているかどうかを確認します。非グローバルリソースのファンアウトが大きいなどの設定を使用して、ロジックをまとめます。　
ルーティングの混雑を確認します。 Fitterは、非常に混雑した領域にロジックを分散させ、デザインの配線を困難にします。

配置と配線の評価

フィッタ・メッセージでコンパイル時間の各部分の長さを確認します。ルーティングが配置よりもはるかに時間がかかる場合は、タイミングを満たすことが予測よりも困難である可能性があります。

配置エフォートの調整

Assignments > Settings > Compiler Settings > Advanced Settings (Fitter) > Placement Effort Multiplier値を増やして、 Fitterのインプレースステージで追加のコンパイル時間とエフォートを費やすことができます。

他の設定とRTLを確認して最適化した後、乗数を調整します。値を4まで増やしてみてください。パフォーマンスまたはコンパイル時間が改善されない場合は、デフォルトにリセットしてください。

図 21. 配置エフォート・マルチプライヤ

フィッタ・エフォートの調整

FitterのOptimization mode設定を使用すると、Compilerがパフォーマンス、リソース使用率、消費電力、またはコンパイル時間の最適化作業に焦点を合わせるかどうかを指定できます。

デフォルトでは、Fitter Optimization modeはBalanced (Normal flow)モードに設定されており、タイミング要件が満たされるとすぐにFitterの労力とコンパイル時間が削減されます。オプションで、別のOptimization modeを選択して、パフォーマンス、面積、配線可能性、消費電力、またはコンパイル時間をターゲットにすることができます。

Fitterの労力をさらに増やすには、 Assignments > Settings > Compiler Settings > Advanced Settings（Fitter） > Fitter Effortオプションを有効にすることもできます。デフォルトのAuto Fit設定では、タイミング要件が満たされると、Fitterの労力が削減されます。 Standard Fit (highest effort)設定では、デザインの要件に関係なく最大エフォートを使用するため、コンパイル時間が長くなり、タイミングマージンが増えます。

図 22. フィッター・エフォート

タイミング制約を確認する

クロックが正しい周波数要件で制約されていることを確認してください。derive_pll_clocks割り当てを使用すると、生成されたクロック設定が更新されたままになります。 Timing AnalyzerはSDC制約を確認するのに役立ちます。たとえば、TaskパネルのDiagnosticの下にあるReport Ignored Constraintsレポートには、デザイン内の誤った名前が表示されますが、これは最も一般的にはデザイン階層の変更が原因です。 Report Unconstrained Paths レポートを使用して、制約のないパスを見つけます。デザインを最適化できるように、必要に応じて制約を追加してください。

5.4.1.6. クラスタリングの難易度の評価

タイミング・クロージャーを達成するために、クラスタリングの難しさを評価できます。

ロジックを追加して再コンパイルするたびに、クラスタリングの難しさを監視できます。クラスタリング情報を使用して、タイミング・クロージャーの困難さがデザインに内在している程度を判断します。

デザインがいっぱいでクラスタリングの難易度が低いか中程度の場合、クラスタリングではなくデザイン自体が輻輳の主な原因である可能性があります。
逆に、デザインに少量のロジックを追加した後に発生する輻輳は、クラスタ化が原因である可能性があります。クラスタリングの難しさが高い場合、これはデザインサイズに関係なく輻輳の一因となります。

5.4.2. タイミング・パスの詳細情報の確認

5.4.2.1. タイミング・パスの配線の表示

パスへの配線を表示すると、異常な配線遅延を明らかにすることができます。

Timing AnalyzerのReport Timingダイアログボックスで、Report panel nameとShow routingオプションをイネーブルしてReport Timingをクリックします。

図 23. Report PaneおよびShow Routingのオプション

Extra Fitter Informationタブには、パスが強調表示されたミニチュア・フロアプランが表示されます。Extra Fitter Informationタブはインテル^® Stratix^® 10デバイスには使用できません。

配線の輻輳を確認にはChip Plannerでパスを検索することも可能です。またパス内のノードが互いに近接しているか離れて配置されているかを表示することができます。

5.4.2.2. グローバル・ネットワーク・バッファ

ルーティング・パスを使用すると、タイミングに失敗したグローバル・ネットワーク・バッファーを識別できます。バッファー・ロケーションは、それらが駆動するネットワークに従って命名されます。

CLK_CTRL_Gn—グローバル・ドライバー用
CLk_CTRL_Rn—リージョナル・ドライバー用

グローバル・ネットワークにアクセスするためのバッファーは、デバイスの両側の中央にあります。グローバル信号ネットワークでコアロジック信号をルーティングするためのバッファリングは、挿入遅延を引き起こします。グローバル配線と非グローバル配線について考慮する必要があるトレードオフは、信号源の位置、挿入遅延、ファンアウト、信号の移動距離、および信号がローカル配線に降格された場合に起こり得る輻輳です。

5.4.2.2.1. ソースの位置

グローバル・バッファーを供給するレジスタを近づけることができない場合、デザインのロジックまたは配線の種類のいずれかを変更することを検討します。

5.4.2.2.2. 挿入遅延

グローバル信号が必要な場合、信号を生成し（上の図）、マルチサイクル・セットアップ制約（下の図）を使用するネガティブ・エッジにトリガされるレジスターを使用して、タイミングに半分のサイクルを追加することを検討します。

図 24. ネガティブ・エッジにトリガされるレジスター

図 25. マルチサイクル・セットアップ制約

set_multicycle_path -from 1x -to 2x -setup -end 2

5.4.2.2.3. ファンアウト

ローカル・ルーティングを使用する非常に高いファンアウトを持つノードは、ソース・ノードの近くでドライブするロジックをプルする傾向があります。これにより、他のパスがタイミング・エラーとなることがあります。レジスターを複製することで、高ファンアウ・トパスの影響を軽減することができます。このようなレジスターを手動で複製し、保存することを検討します。 MAX_FANOUTアサインメントはファンアウト・ノードを任意のグループに分けますが、設計者は、これよりも合理的なファンアウト・グループを作成することができます。

5.4.2.2.4. グローバル・ネットワーク

Global Signalの割り当てを使用して、信号ごとにグローバル信号の使用を制御できます。たとえば、信号にローカル配線が必要な場合、Global Signalの割り当てをOFFに設定します。

図 26. Global Signalの割り当て

5.4.2.3. リセットとグローバル・ネットワーク

リセット信号は多くの場合、グローバル・ネットワーク上に配線されますが、グローバル・ネットワークの使用はリカバリ・エラーの原因となることがあります。その場合は、リセットと信号の配線パスを生成するレジスターの配置を再検討します。

5.4.2.4. 設定が疑わしい場合

設定が疑わしい場合のエラーには、要件が非常に小さい、あるいは非常に大きいパスが含まれています。

1つの典型的な原因は数学の精度エラーです。たとえば、1周期あたり10 MHz/3 = 33.33 nsです。 3サイクルでは、時間は99.999 ns対100.000 nsです。最大遅延を設定すると、適切な設定関係が得られます。

失敗のもう1つの原因は、次のようなデザイン意図によって誤っている必要があるパスです。

FIFOを介して処理される非同期パス
複数のマルチプル・クロックサイクルで利用可能であるデータへのハンドシェイクに依存する低速の非同期パス

フィッタが制限のあるタイミング要件を不必要に満たすことを防止するには、フォルス・パス・ステートメントもしくはマルチサイクル・パス・ステートメントを追加することを検討します。

5.4.2.5. ロジックの深度

Timing AnalyzerパスレポートのStatisticsタブには、パス内のロジックのレベルが表示されます。パスのタイミングが合わず論理レベル数が多い場合、デザインのその部分にパイプライン処理を追加することを検討してください。

5.4.2.6. オートシフト・レジスターの交換

Synthesis中、CompilerはシフトレジスターまたはレジスターチェーンをRAMに変換して面積を節約できます。ただし、RAMに変換すると速度が低下することがよくあります。変換されたレジスターの名前は "altshift_taps"を含みます。

タイミング・エラーがシフトレジスターで開始、または完了する場合、 Auto Shift Register Replacementオプションをディスエーブルにします。
チェーンに変換するシフトレジスターに対して、RAMまたはロジック・セルに実装する場合のエリアとスピードのトレードオフを評価します。
デザインがフルに近い場合、レジスター変換をRAMにシフトすることで面積を節約でき、重要ではないクロックドメインが得られます。設定をデフォルトのAUTOからOFFにグローバルに、またはレジスターごとまたは階層ごとに変更できます。

5.4.2.7. クロッキング・アーキテクチャ

より良いタイミング結果を得るために、チップの1つの象限に地域クロックで駆動されるレジスターを配置してください。 Chip Plannerを使用してクロック領域の境界を確認できます。

デバイス上部のI/Oインターフェイスがリージョナル・クロックによって駆動されるロジックに接続すると、タイミング・エラーが発生する可能性があります。リージョナル・クロックはデバイスの1 つのエリアに存在し、配置の制約は強制的に、一部のI/Oからロジックへのパスがエリアを交差する長いパスにします。

ロジックを駆動するには、デバイス全体をカバーするグローバル、またはデバイスの半分をカバーするデュアル・リージョナルのクロックソースを使用します。あるいは、長いパス遅延に対応するために、I/Oインターフェイスの頻度を減らすことができます。指定したすべてのI/Oをリージョナル・クロック象限に隣接するようにデバイスのピン配置を再デザインすることもできます。この問題は、Logic Lock領域、クロッキング・リソース、ハードブロック（メモリー」、DSP、IP）など、レジスターの場所が制限されている場合に発生する可能性があります。

Timing AnalyzerのタイミングレポートのExtra Fitter Informationタブには、パス内のノードの配置が制限されている場合に通知されます。Extra Fitter Informationタブはインテル^® Stratix^® 10デバイスには使用できません。

5.4.2.8. タイミング収束に関する推奨事項

TimeQuestアナライザのReport Timing Closure Recommendationsタスクはパスを分析し、パスの特性に基づいた具体的な推奨事項を提供します。

5.4.3. 調整と再コンパイル

最小限の労力で修正できる明らかに問題のある部分を探します。コンパイラがタイミングを満たすことに問題のあった箇所を特定するには、約5つのコンパイルにシード・スィープを実行します。シード・スィープの実行により、一貫して障害のあるパスが明らかになります。デザインのこの箇所を再コーディング、あるいは再設計することを検討してください。

タイミング収束を成功に導くには、よく検討されたRTLの方がコンパイルの設定を変更するよりも効果的である場合があります。深刻なタイミング・エラーが存在せず、デザインに性能の改善に向けての最適化が実行済みで、最終のリリースに近い場合、シード・スィープも有効です。シード・スィープは、コンパイル設定への変更点を評価するためにも使用することができます。フィッタ・アルゴリズムのランダム性により、コンパイル結果は異なります。コンパイル設定へ適用した変更が、平均して低いパフォーマンスとなるようであれば、その変更を元に戻します。

RTLやデザイン・アーキテクチャーに大幅な変更が行われた場合は、LogicLock領域を使用せずにデフォルト設定で定期的にコンパイルを行い、タイミング・エラーを起こすパスを再評価します。

多くの場合、パーティショニングはタイミングクロージャーの助けにはならずデザインプロセスの最初に行う必要があります。パーティションを追加すると、境界を越えた最適化が妨げられ、タイミングクロージャーが困難になり、コンパイル時間が長くなる場合、ロジックの使用率が増加します。

5.4.3.1. タイミング・クロージャーを達成するためのパーティションの使用

タイミング・クロージャーを達成するための１つの技術は、個々のデザイン区画内に障害経路を限定することであり、その結果、区画間を通過する障害経路は存在しません。その後、失敗したパスを修正し、影響を受けたパーティションのみを再コンパイルするために、必要に応じて増分の変更を行うことができます。

このモードを使用するには、

Design Partition Plannerで、View > Show Timing Dataをクリックしてタイミングデータを読み込みます。
障害のあるパス上のノードを含むエンティティーは、Design Partition Plannerに赤で表示されます。
最上位のエンティティー・ウィンドウの外側にドラッグして、障害のあるパスを含むエンティティーを抽出します。
- 抽出されたエンティティーと最上位エンティティーの間に障害のあるパスがない場合、抽出されたエンティティーを右クリックしてからCreate Design Partitionをクリックして、そのエンティティーを独自のパーティションに配置します。
障害パスがパーティション間で交差しないように、パーティション内に障害パスを保管してください。
最悪スラック値を持つパーティションを掘り当てます。他のすべてのパーティションについては、内容を保存してEmptyとして設定します。
パーティションの内容を保存する方法については、インテル^® Quartus^® Prime プロ・エディションユーザーガイドブロックベースのデザインの「インクリメンタルブロックベースのコンパイルフロー」インクリメンタル・ブロック・ベースのコンパイルフローを参照してください。
パーティション内のロジックを調整し、パーティションがタイミング要件を満たすまで必要に応じてFitterを再実行します。
障害のあるパスを持つ他のすべてのデザイン・パーティションに対してこのプロセスを繰り返します。

5.5. デザイン解析

最初のコンパイルでは、デザインが適切にフィットし、指定されたタイミング要件を満たしているかどうかを確認します。このセクションでは、インテル^® Quartus^® Primeソフトウェアでデザイン結果を解析する方法について説明します。

5.5.1. タイミング制約の無視

Quartus IIソフトウェアでは、違反した制約、古い制約、および競合する制約は無視されます。

無視された制約のリストを表示するには、TimeQuest GUIのReportメニューからReport Ignored Constraintsをクリックするか、以下のコマンドを入力して無視された制約のリストを生成します。

report_sdc -ignored -panel_name "Ignored Constraints"

インテル^® Quartus^® Primeソフトウェアによって無視される制約はすべて分析する必要があります。必要に応じて、デザインの最適化を進める前に制約を修正しデザインを再コンパイルします。

フィッターが生成するIgnored Assignment Reportで無視される制約のリストを表示することができます。

5.5.2. I/Oタイミング

Timing Analyzerは、デザインを制約するための Synopsys* フォーマットをサポートしています。タイミング解析にTiming Analyzerを使用する場合、set_input_delay制約を使用して、特定のクロックに関して入力ポートにデータが到着する時間を指定します。出力ポートの場合、set_output_delayコマンドを使用して、特定のクロックに関して出力ポートの受信機にデータが到着する時間を指定します。report_timing Tclコマンドを使用して、I/Oタイミングレポートを生成できます。

必要なタイミング・パフォーマンスを満たさないI/Oパスは、スラックが負であると報告され、Timing Analyzer Reportペインで赤で強調表示されます。 I/Oピンに明示的なI/Oタイミング制約を適用しない場合でも、インテル^® Quartus^® Primeタイミング解析ソフトウェアはActual番号をレポートします。デバイスがシステムで動作しているときは、そのタイミング・パラメーターのタイミング番号を満たす必要があります。

5.5.3. レジスター間のタイミング分析

どのクロックドメインでも、レジスター間パスにネガティブ・スラックがない場合、デザインはタイミング要件を満たしています。タイミング要件が満たされないとき、失敗したパスのレポートはより多くの詳細を明らかにすることができます。

5.5.3.1. Timing Analyzerによるパスレポートの表示

Timing Analyzerは、有効なすべてのレジスター間パスに関する情報を含むレポートを生成します。すべてのタイミングサマリーを表示するには、TasksペインでReport All Summariesをダブルクリックします。

いずれかのクロックドメインに障害のあるパス（Reportペインで赤で強調表示）がある場合、Clocks Summaryペインに表示されているクロック名を右クリックし、タイミングのレポートをクリックして詳細を表示します。

Summary of Pathsタブでパスを選択すると、パス詳細ペインにすべてのパス情報が表示されます。Extra Fitter Informationタブには、物理デバイス上のパスの場所が視覚的に表示されます。これにより、送信元ノードと宛先ノードが近すぎるか遠すぎるかに起因して、タイミング障害が距離に関連しているかどうかがわかります。 Extra Fitter Informationタブはインテル^® Stratix^® 10デバイスには使用できません。

Data Pathタブに、Data Arrival PathとData Required Pathが表示されます。増分情報を使用して、タイミング違反に最も寄与しているパスセグメントを特定できます。Waveformタブには、時間領域の信号が表示され、到着データと必要なデータ間のスラックがプロットされます。

Technology Map Viewerは、回路図でテクノロジー・マップされたデザイン・ネットリストの表現を提供し、デザイン内のどの領域がロジックレベルの数を減らすことによって利益を得られるかを評価するのに役立ちます。いずれかのビューアでタイミングパスを見つけるには、タイミングレポート内のパスを右クリックし、Locate PathをポイントしLocate in Technology Map Viewerを選択します。 Chip Plannerを使用して、パスの物理レイアウトを詳細に調査することもできます。

5.5.3.2. 障害が発生しているパスを解析する際のヒント

障害が発生しているパスを解析する際、正しい制約が適用されているか、そしてタイミング例外が適切であるかどうかをレポートと波形から調べます。マルチサイクル制約は、指定したクロック・サイクルの数でセットアップ関係あるいはホールド関係をを緩和します。フォルス・パス制約は、タイミング解析時に無視しても問題のないパスを指定します。マルチサイクル制約とフォルス・パス制約を使用すれば、フィッタが影響を受けているパスにより集中して動作させることができます。

最悪のスラックを示すパスの改善に焦点を当てます。 Fitterは、最悪のスラックを持つパスに対して最も効果があります。これらのパスを修正すると、Fitterはデザイン内の他のタイミングパスを改善できる可能性があります。
多くの障害パスに現れるノードを調べます。これらのノードはタイミング・レポート・パネルのリストの一番上にあり、それらの最小スラックもあります。共通のソースレジスター、デスティネーション・レジスター、または共通の中間組み合わせノードを持つパスを探します。場合によっては、レジスターは同一ではなく、同じバスの一部です。
タイミング解析レポートパネルで、FromまたはTo列見出しをクリックして、パスをソースレジスターまたはデスティネーション・レジスターでソートします。共通のノードがある場合、これらのノードは、ソースコードの変更またはインテル^® Quartus^® Primeの最適化設定によって改善される可能性があるデザインの領域を示します。パスの1つのみに配置を制約すると、共通ノードをデバイス内でさらに遠くに移動することによって、他のパスのタイミング性能が低下する可能性があります。

5.5.3.3. クロックドメインを交差している問題のあるクロックパスを解析する際のヒント

クロックパス障害を解析する場合

これらのパスが2つのクロックドメインをまたがるかどうかを確認してください。
2つのクロックドメインをまたがるパスでは、タイミング解析レポートのFrom ClockとTo Clockが異なります。
図 27. From Clockおよび To Clockフィールドでの異なる価値
また、ソース・レジスターとデスティネーション・レジスターのクロックが同じであっても、パスの中に異なるクロックを含むパスが存在することがあります。
このようなクロックドメイン間の問題のあるパスが同期的に解析可能であるかを確認します。
デザインに対してreport_timingを実行すると、レポートには各障害パスの起動クロックとラッチクロックが表示されます。起動クロックとラッチクロックの関係が現実的であるかどうか、およびデザインに関する知識から何が期待できるかを確認します。
たとえば、パスは立ち上がりエッジで開始し、立ち下がりエッジで完了しますが、これはセットアップ関係を半分のクロックサイクルに低減させます。
Timing Reportがレポートするクロック・スキューを確認します。
大きなスキューは、ゲーテッドクロックなどのデザイン上の問題、または物理レイアウト上の問題（たとえば、専用クロック配線ではなくローカル配線を使用するクロック）を示している可能性があります。パスが同期的に分析され、パスに大きな歪みがないこと、および制約が正しいことを確認したら、データパスを分析できます。これらの手順を実行すると、クロックドメイン間のパスに対する制約を微調整して、正確なタイミングレポートを確実に得ることができます。
PLL位相シフトがセットアップ要件を低減しているかを確認します。
セットアップ要件は、PLLパラメーターと設定で調整することができる場合があります。
クロックドメインを交差するパスは通常、2 つのクロックドメイン間での非同期的インタラクションを可能にするために、同期ロジック（例えば、FIFOまたはダブル・データ同期レジスター）で保護されています。
すべての不要なパスに誤ったパス制約を設定します。
必要のないパスの最適化を試みると、場合によってはデザインに不可欠なタイミング・パス上のタイミング要件をフィッターが満たさないことがあります。

5.5.3.4. クリティカルパスの送信元と送信先の間のパスを分析するためのヒント

デザインで失敗したパスを分析する場合、パスの周りの相互作用の全体像を把握すると役立つことがよくあります。

クリティカル・パス上で何か行われているかを調べるには、以下のreport_timingコマンドが役立ちます。

プロジェクト・ディレクトリーでreport_timingコマンドを実行して、クリティカル・パス内のノードを見つけます。

以下のコードを.tclファイルにコピーし、最初の2つの変数を最悪パスのFrom NodeカラムとTo Nodeカラムのノード名に置き換えます。スクリプトは、最悪のソースレジスターとデスティネーション・レジスターの間のパスを分析します。

set wrst_src <insert_source_of_worst_path_here>
set wrst_dst <insert_destination_of_worst_path_here>
report_timing -setup -npaths 50 -detail path_only -from $wrst_src \
-panel_name "Worst Path||wrst_src -> *"
report_timing -setup -npaths 50 -detail path_only -to $wrst_dst \
-panel_name "Worst Path||* -> wrst_dst"
report_timing -setup -npaths 50 -detail path_only -to $wrst_src \
-panel_name "Worst Path||* -> wrst_src"
report_timing -setup -npaths 50 -detail path_only -from $wrst_dst \
-panel_name "Worst Path||wrst_dst -> *"

Scriptメニューから、.tclファイルを読み込みます。
resulting timingパネルで、（赤色でハイライトされる）タイミングに問題のあるパスはChip Plannerで検索できるようになり、ノード間の距離や大きなファンアウトなどの情報が表示されます。
下の図は、これらのレポートが解析したものを略図化して示したものです。

図 28. Timing Report

デザインのクリティカルパスは赤です。.tclスクリプトとFigureの関係は次のとおりです。
- 最初の2ラインは、クリティカル・パスの2つの端点の内側にある、それらを異なる方向に引っ張っているものすべてを示します。
  - 最初のreport_timingコマンドは、ソースが駆動しているすべてのパスを分析します（緑色で表示）。
  - 2番目のreport_timingコマンドは、オレンジ色で表示されているクリティカル・パスを含む、宛先に向かうすべてのパスを分析します。
- 最後の2 つのreport_timingコマンドは、他の方向に進むエンドポイント外部のすべてを表示します。

これらのレポートのいずれでクリティカル・パスの近くにスラックがある場合、フィッターは最も望ましいスラックを達成しようとしてクリティカル・パスでこれらパスを調整します。

5.5.3.5. コンパイル間のクリティカル・パスをモニタする.tclスクリプト作成のヒント

多くのデザインでは、各コンパイル後に同じクリティカル・パスが表示されます。他のデザインでは、クリティカル・パスは異なる階層間を行き来し、コンパイルごとに変化します。

この動作は、多くのレジスター間パスのスラックがほとんどない高速デザインで発生します。配置が異なると、周辺パスでタイミングエラーが発生する可能性があります。

プロジェクト・ディレクトリーにTQ_critical_paths.tclという名前のスクリプトを作成します。
所定のコンパイルであれば、クリティカル・パスを表示し、このクリティカル・パスをキャプチャするために、一般的なreport_timingコマンドをライトします。
たとえば、低レベルの階層で複数のパスが失敗した場合、次のようなコマンドを追加します。
```
report_timing –setup –npaths 50 –detail path_only \
        –to “main_system: main_system_inst|app_cpu:cpu|*” \
        –panel_name “Critical Paths||s: * -> app_cpu”
```

他の*count_sync*レジスターへ進むステート・マシンのビットのような特別なパスには、以下のコマンドを追加します。

report_timing –setup –npaths 50 –detail path_only \
–from “main_system: main_system_inst|egress_count_sm:egress_inst|update” \
–to “*count_sync*” –panel_name “Critical Paths||s: egress_sm|update -> count_sync”

コンパイルのたびにTiming Analyzerでこのスクリプトを実行し、新しいクリティカル・パスが表示されたら新しいreport_timingコマンドを追加します。

5.5.3.6. グローバル配線リソース

グローバル配線リソースは、通常の配線リソースを消費することなく、ファンアウトが大きくスキューの少ない信号（クロックなど）を分配するように設計されています。デバイスに応じて、これらのリソースはチップ全体、または象限などの小さな部分に及ぶことがあります。インテル^® Quartus^® Primeソフトウェアはグローバル・ルーティング・リソースに自動的に信号を割り当てようとしますが、手動でより適切な割り当てを行うことができるかもしれません。

使用可能なグローバル配線リソースの数や種類の詳細については、関連するハンドブックを参照してください。

デザインでのグローバル信号の使用量をチェックし、グローバル配線リソースで適切な信号が配置されていることを確認します。Compilation Reportで、Fitterレポートを開き、Resource Sectionをクリックします。Global & Other Fast SignalsレポートとNon-Global High Fan-out Signalsレポートを精査し、変更する必要かあるどうかを決定します。

高ファンアウト信号に対しては、これらの信号をグローバル配線リソース上に配置することでスキューを低減できることがあります。逆に、低ファンアウト信号の挿入遅延は、これらの信号をグローバル配線リソースから移動させることで低減することができます。これらの作業を実行することで、クロック・イネーブル・タイミングおよびコントロール信号リカバリ/リムーバルのタイミングを改善できますが、同時にクロック・スキューも増加します。Assignment EditorのGlobal Signal設定を使用してグローバル配線リソースを制御します。

5.6. タイミングの最適化

デザインがタイミング要件を満たさない場合は、次のガイドラインに従ってください。

5.6.1. 障害のあるパスに対するタイミング・クロージャー推奨事項の表示

Timing Closure Recommendationsレポートを使用して、デザイン内の不良パスに関する具体的な推奨事項、および不良パスを修正するために可能な変更を取得します。インテル^® Stratix^® 10デバイスの場合は、Fast Forward Timing Closure Recommendationsレポートを使用します。

Timing AnalyzerのTasksペインで、Report Timing Closure Recommendationsタスクを選択してReport Timing Closure Recommendationsダイアログボックスを開きます。
Report Timing Closure Recommendationsダイアログボックスからクロックドメインに基づいたパスの選択、パス上のノードによるフィルタ、分析するパスの数の選択が実行できます。
Timing AnalyzerでReport Timing Closure Recommendationsタスクを実行した後、Timing Analyzer GUIのReportペインのReport Timing Closure Recommendationsフォルダーにあるレポートを調べます。各推奨には、それに関連付けられた星印（*）があります。星の数が多いほど、デザインのタイミングを調整しやすくなります。

report_timing Extra Fitter Information Extra Fitter Information インテル^® Stratix^® 10

5.6.2. Timing Optimization Advisor

Timing AnalyzerのReport Timing Closure Recommendationsタスクは、失敗したパスを修正するための具体的な推奨事項を提供しますがTiming Optimization Advisorは、デザインのタイミングパフォーマンスを改善するためのより一般的な推奨事項を提供します。

タイミング最適化アドバイザーは、タイミング要件を満たすようにデザインを最適化する設定をガイドします。 Timing Optimization Advisorを実行するには、 Tools > Advisors > Timing Optimization Advisorをクリックします。このアドバイザーは、このセクションで行った提案の多くについて説明します。

コンパイル後にTiming Optimization Advisorを開くと、デザインのタイミングパフォーマンスを改善するための推奨事項を見つけることができます。これらのアドバイザの提案が互いに矛盾する場合、これらのオプションを評価し、所定の要件に最適な設定を選択してください。　

以下の例は、デザインをコンパイルした後のTiming Optimization Advisorですが、これは周波数の要件は満たしていますが、タイミングの改善にいくつかの変更が必要であることを示しています。

図 29. Timing Optimization Advisor

Timing Optimization AdvisorのMaximum Frequency (fmax)あるいはI/O Timing (tsu、tco、tpd)を展開すると、ステージごとの推奨事項が表示されます。

第1ステージには、最も容易に変更できるオプション、つまりデザインの最適化およびコンパイル時間が大きく影響されないオプションを含まれます。

アイコンは、各推奨設定が現在のプロジェクトで行われたかどうかを示します。この図では、ステージ1の推奨事項のリストにあるチェック・マーク・アイコンは、既に実装されている推奨事項を示しています。警告アイコンは、このコンパイルでは従わない推奨事項を示します。情報アイコンは一般的な提案を示します。これらのエントリーの場合、アドバイザーはこれらの推奨事項が実行されたかどうかを報告せず、代わりにパフォーマンスを向上させる方法を説明します。各アイコンの詳細を説明する凡例については、タイミング最適化アドバイザーの「使い方」ページを参照してください。

各推奨事項には、設定を変更できるインテル^® Quartus^® PrimeGUIで、たとえば、 SettingsダイアログボックスのSynthesis Netlist Optimizations ページ、または割り当てエディターの[ グローバル信号]カテゴリについて考えてみます。このアプローチは、行われる設定を最も制御し、ソフトウェアの設定について学習するのに役立ちます。使用可能な場合、Correct the Settingsボタンを使用して、推奨されるグローバル設定の変更を自動的に行うこともできます。

タイミング最適化アドバイザーの一部のエントリーでは、ボタンを使用してデザインをさらに分析し、詳細を確認できます。 advisorは、デザイン内のクロックを含むテーブルを提供し、それらにタイミング制約が割り当てられているかどうかを示します。

5.6.3. Fitter設定

このセクションでは、オプションのタイミング最適化Fitter設定（Optimize Hold Timing、Optimize Multi-Corner TimingおよびFitter Aggressive Routability Optimization）についてのみ説明します。

注意:

さまざまなデザインを最適化するための設定はさまざまです。あるデザインに最適な設定のグループが、別のデザインに最適な結果をもたらすとは限りません。

5.6.3.1. ホールド・タイミングの最適化

Optimize Hold Timingオプションは、最小遅延タイミング制約を最適化するようインテル^® Quartus^® Primeソフトウェアに指示します。

Advanced Fitter SettingsダイアログボックスでOptimize Hold Timingをオンにすると、ソフトウェアがパスに遅延を追加して、デザインが最小遅延要件を満たしていることを確認します。I/O Paths and Minimum TPD Pathsを選択すると、Fitterは次の基準を満たすように機能します。

デバイス入力ピンからレジスタまでのホールド時間（t_H）
I/OピンからI/Oレジスタ、あるいはI/OレジスタからI/Oピンへの最小遅延
レジスタから出力ピンまでの最小clock-to-out時間（t _CO）

All Pathsを選択した場合、フィッタは図で青色でハイライトされるレジスタ間のホールド要件を満たすよう動作します。この図では、ロジックで生成された派生クロックにより、別のレジスタでホールド・タイム問題が発生しています。

図 30. 内部ホールド時間違反を修正するホールド・タイミング・オプションの最適化

ただし、デザインのレジスター間に内部ホールドタイム違反がある場合、LCELLプリミティブをインスタンス化するか、派生クロックまたはゲートクロックの代わりにクロックイネーブル信号を使用するなど、デザインを変更することで、手動で遅延を追加できます。

5.6.3.2. フィッターの積極的なルーティングの最適化

Fitter Aggressive Routability Optimizationsロジック・オプションを使用すると、フィッタによる積極的なルーティングを最適化するかどうかを指定できます。 Aggressive Routability Optimizationsを実行すると、設計速度が減少するだけではなく、同時に配線ワイヤの使用量と配線時間も減少させることができます。

このオプションは、配線リソースの結果がno-fitエラーでかつ、配線ワイヤの使用量を抑えたい場合に有効です。

以下の表には、 Fitter Aggressive Routability Optimizationsロジック・オプションの設定方法を示しています。

表 13. Fitter Aggressive Routability Optimizationsロジック・オプションの設定
設定	説明
Always	Fitter Aggressive Routability Optimizationsロジック・オプションをAlwaysに設定した場合、ワイヤ使用量が低減されるので、デザインのパフォーマンスに影響する場合があります。
Never	ワイヤ使用量の低減よりもタイミングの改善が重要な場合は、このオプションをAutomaticallyまたはNeverに設定します。
Automatically	Fitterは、デザインのルーティング可能性およびタイミング要件に基づいて、積極的なルーティング可能性の最適化を自動的に実行します。ワイヤの使用量を減らすよりもタイミングを改善することが重要な場合、このオプションをAutomaticallyまたはNeverに設定します。

5.6.4. I/Oタイミングの最適化手法

このセクションで紹介するオプションは、セットアップ遅延（t_SU）、ホールド時間（t_H）およびclock-to-output遅延（t_CO）パラメーターを含むI/Oタイミングを改善する方法を解説します。

I/Oタイミングの最適化に進む前に、次のことを確認してください。デザインの割り当ては、「Design Optimization Overview」の章のInitial Compilation: Required Settingsセクションの提案に従います。
リソースの使用は問題ありません。

注: レジスター間のタイミング最適化ステージに進む前に、このステージを完了してください。 I/Oパスへの変更は、内部レジスター間のタイミングに影響します。

セットアップ時間とClock-to-Output時間の改善に関するまとめ

次の表は、t_SUおよびt_CO時間を削減するための手法の推奨順序を示しています。t_SU時間を短縮すると、ホールド（t_H）時間が増加します。

注: 各デバイスファミリで使用可能なオプションを確認する　

表 14. セットアップ時間とClock-to-Output時間の改善
オーダー	手法	t_SUへの影響	t_COへの影響
1	失敗したI/Oに適切な制約が設定されていることを確認します（初期コンパイル：必要な設定を参照）	あり	あり
2	I/Oにタイミングドリブンコンパイルを使用します（高速入力、出力、および出力イネーブルレジスターを参照）	あり	あり
3	高速入力レジスターを使用します（プログラム可能な遅延を参照）	あり	なし
4	高速出力レジスター、高速出力イネーブル・レジスター、高速OCTレジスター使用します（プログラム可能な遅延を参照)	なし	あり
5	Input Delay from Pin to Input Registerの値を小さくするか、Decrease Input Delay to Input Register = ONに設定します。	あり	なし
6	Input Delay from Pin to Internal Cellsの値を小さくするか、Decrease Input Delay to Internal Cells = ONに設定します。	あり	なし
7	Delay from Output Register to Output Pinの値を小さくするか、Increase Delay to Output Pin = OFFに設定します（高速入力、出力、および出力イネーブルレジスターを参照）。	なし	あり
8	Input Delay from Dual-Purpose Clock Pin to Fan-Out Destinationsの値を大きくします（高速入力、出力、および出力イネーブルレジスターを参照）	あり	なし
9	PLLを使用するクロック・エッジのシフト方法	あり	なし
10	Delay to output enable pinの値を大きくするか、Increase delay to output enable pinを設定します（PLLを使用してクロックエッジをシフトするを参照）。	なし	あり

5.6.4.1. タイミング・ロジック・オプションのIOCレジスター配置の最適化

このオプションは、t_SUまたはt_COアサインメントを満たす必要があればレジスターをI/Oエレメントに移動し、（レジスターが複数の出力位置にファンアウトするような場合）必要に応じてレジスターを複製します。このオプションはデフォルトでオンになっており、グローバル設定です。

Optimize IOC Register Placement for Timingのロジックオプションは、_SUまたはt_CO要件を持つピンにのみ影響します。I/Oレジスターの使用は、レジスターが直接ピンに信号を供給するか、ピンから直接信号を供給する場合にのみ可能です。したがって、このロジックオプションは、次のいずれかの特性を持つレジスターには影響しません。

注: これらの特性を持つレジスターを最適化するには、他のインテル^® Quartus^® Primeフィッターの最適化

を使用してください。

レジスターピンの間に組み合わせロジックがある
キャリーチェーンの一部である
優先する場所の割り当てがある
非同期ロードポートを使用し、値が1ではない（ポートが使用可能なデバイスファミリー）

5.6.4.2. Fast Input Register、Fast Output Register、およびOutput Enable Register

Assignment Editorで高速I/O割り当てを行うことにより、個々のレジスターをI/Oセルに手動で配置できます。デフォルトでは、適切なタイミング割り当てにより、FitterはI/Oレジスターを正しいI/Oセルまたはコアに配置して、パフォーマンス要件を満たします。

高速I/O設定がオンの場合、レジスターは常にI/O要素に配置されます。高速I/O設定がオフの場合、レジスターI/O要素に配置されません。これは、Optimize IOC Register Placement for Timingオプションがオンになっている場合にも当てはまります。高速I/O割り当てがない場合、インテル^® Quartus^® Primeソフトウェアは、Optimize IOC Register Placement for Timingオプションがオンの場合、I/Oエレメントにレジスターを配置するかどうかを決定します。

また、4つの高速I/Oオプション（Fast Input Register、Fast Output Register 、Fast Output Enable Register 、 Fast OCT Register）を使用して、Logic Lock領域でのレジスターの位置をオーバーライドし、I/Oセルに強制します。この割り当てを複数のピンに信号を供給するレジスターに適用すると、Fitterはレジスターを複製して、関連するすべてのI/Oエレメントに配置します。

Fast Input Registerオプション、Fast Output Registerオプション、Fast Output Enable Registerオプション、およびFast OCT (on-chip termination) Registerオプションの詳細については、Quartus II Helpを参照してください。.

5.6.4.3. プログラマブル遅延

さまざまなプログラム可能な遅延オプションを使用して、t_SUおよびt_CO時間を最小限に抑えることができます。プログラマブル遅延は、プロジェクトをコンパイルし、I/Oタイミングをチェックして、タイミングが不十分であると判断した後にのみ使用する高度なオプションです。

インテル^® Quartus^® Primeソフトウェアは、タイミング要件を満たすために、適用可能なプログラム可能な遅延を自動的に調整します。これらのオプションの効果の詳細については、デバイスファミリのハンドブックまたはデータシートを参照してください。

プログラマブル遅延を作成し、デザインをコンパイルした後、Compilation ReportのDelay Chain Summaryセクションで各I/O ピンごとの遅延チェーンに対して実装された遅延の値を表示することができます。

Assignment Editorでサポートされるノードにプログラマブル遅延オプションを割り当てることができます。また、Chip PlannerとResource Property Editorを使用すれば、ターゲット・デバイスへの遅延チェイン設定を表示し、変更を加えることができます。フル・コンパイルを実行した後にResource Property Editorを使用して変更を加える場合、変更点はネットリストに直接保存されるので、全デザインを再コンパイルする必要はありません。このような変更はネットリストに直接作成されるため、デザインを再コンパイルする際、変更は自動的には作成されません。変更管理機能を使用すると、以降のコンパイルで同じ変更を再度適用することができます。

新しいデバイスのプログラム可能な遅延はユーザーが制御できますが、Intelは上級ユーザーのみに使用することを推奨します。しかしインテル^® Quartus^® Primeソフトウェアは、Fitterフェーズ中にプログラム可能な遅延を内部で使用することがあります。

使用可能なプログラマブル遅延ロジック・オプションの詳細については、以下のQuartus II Helpトピックを参照してください。

5.6.4.4. PLLを使用するクロック・エッジのシフト方法

PLLを使用すると、一般にI/Oタイミングが自動的に向上します。タイミング要件がまだ満たされていない場合、ほとんどのデバイスでPLL出力を位相シフトしてI/Oタイミングを変更することができます。クロックを後方にシフトすると、t_SUを犠牲にしてより良いt_Hが得られ、前方にシフトするとt_Hを犠牲にしてより良いt_SUが得られます。この手法は、位相シフトオプション付きのPLLを提供するデバイスでのみ使用できます。

図 31. クロック・エッジを前方にシフトし、t_Hを犠牲にしてt_SUを改善する

Input Delay from Dual Purpose Clock Pin to Fan-Out Destinationsと呼ばれるプログラマブル遅延を使用することで同様の効果が得られるデバイスもあります。

5.6.4.5. 高速リージョナル・クロック・ネットワークとリージョナル・クロック・ネットワークの使用方法

リージョナル・クロックは、単一象限に含まれるロジックに対して最小のクロック遅延とスキューを提供します。一般に、高速リージョナル・クロックは、リージョナルおよびグローバルクロックよりもI/Oエレメントに対する遅延が少なく、ファンアウトの大きい制御信号に使用されます。これらの低スキューおよび低遅延のクロックネットにクロックを配置すると、t_CO性能が向上します。

Intelデバイスはさまざまな階層型クロック構造を持っています。これらには、専用のグローバルクロックネットワーク、リージョナルクロックネットワーク、高速リージョナル・クロック・ネットワーク、およびペリフェラル・クロック・ネットワークが含まれます。使用可能なリソースはIntelデバイスファミリによって異なります。

ターゲット・デバイスで使用可能なクロッキング・リソースの個数については、該当するデバイス・ファミリーのハンドブックを参照してください。

5.6.4.6. スパイン・クロックの制限

クロック配線要求が高いプロジェクトでは、インテル^® Quartus^® Primeソフトウェアの制限によりスパイン・クロック・エラーが発生する可能性があります。これらのエラーは、複数のメモリー・インターフェイスと高速シリアル・インターフェイス（HSSI）チャネル、特にPMAダイレクトモードを使用するデザインでよく見られます。

グローバル・クロック・ネットワーク、リージョナル・クロック・ネットワーク、およびペリフェラル・クロック・ネットワークには、スパインクロックと呼ばれる追加レベルのクロック階層があります。スパインクロックは、最後の行と列のクロックをそれらのレジスターに駆動します。したがって、チップ内のすべてのレジスターへのクロックは、スパインクロックを介して到達します。スパインクロックは直接ユーザーが制御することはできません。

これらのスパイン・クロック・エラーを減らすには、地域のクロックリソースを使用するようにデザインを制約します。

デザインがLogicLock領域を使用しない場合、あるいはLogicLock領域がクロック領域の境界に揃っていない場合は、追加のLogicLock領域を作成することでさらにロジックを制約します。
グローバル・プロモーション・プロセスが正しく機能していないために、Periphery機能がLogic Lock領域の割り当てを無視する場合グローバル・プロモーション・プロセスが正しい場所を使用するようにするには、これらの周辺機能を使用して特定のピンをI/Oに割り当てます。
デフォルトでは、いくつかの Intel^® FPGA IP関数は、デュアル・リージョナル・クロックの値でグローバル信号割り当てを適用します。ロジックをリージョナル・クロック領域に制約し、グローバル信号割り当てをRegionalではなくDual-Regionalに設定すると、クロックリソースの競合を減らすことができます。

5.6.5. レジスター間のタイミング最適化に向けた設定

デザイン最適化の次の段階では、レジスター間（f_MAX）のタイミングを改善しようとしています。次のセクションでは、コンパイル後にデザインがタイミング要件を満たさない場合に使用できるオプションを示します。

コーディング・スタイルは、他の設定変更よりもデザインのパフォーマンスに大きな影響を与えます。常にコードを評価し、必ず同期設計手法を使用するようにしてください。

注: Timing Analyzerのコンテキストでは、レジスター間のタイミング最適化は、デザイン内のクロックドメインのスラックを最大化することと同じです。このセクションの手法は、デザイン内のさまざまなタイミングパスでスラックを改善できます。

デザインの最適化を実行する前に、デザインの構造と、さまざまな種類のロジックにおけるテクニックの効果を理解してください。ロジック構造に恩恵を与えない手法では、パフォーマンスが低下する可能性があります。

5.6.5.1. ソース・コードの最適化

多くの場合、デザインのソース・コードの最適化はデザインの性能に非常に大きな影響を与えます。実際、ソース・コードを最適化することが一般的にはデザイン結果の品質を向上させるための最も効果的な方法であり、LogicLockやロケーション・アサインメントを使用するよりも良い選択といえます。

コーディング中にロジックを実装するために必要なロジックレベルの数に注意してください。レジスター間のロジックのレベルが多すぎると、クリティカル・パスでタイミングが失われる可能性があります。パイプライン処理またはより効率的なコーディング手法を使用するようにデザインを再構築してみてください。また、ソースコードでファンアウトの大きい信号を制限してみてください。可能であれば、制御信号を複製してパイプライン処理します。合成中のマージを避けるために、重複するレジスターが保存された属性によって保護されていることを確認してください。

デザインのクリティカル・パスにメモリやDSP機能が存在する場合、推測されずに専用ロジック内に配置されているメモリーや機能を説明するコード・ブロックがデザインに含まれているかどうかを確認してください。場合によっては、これらの機能がターゲット・デバイスの高性能な専用メモリーもしくはリソースに配置されるようにソース・コードを変更することも可能です。 RAM/DSPブロックを使用するのであれば、オプションの入力レジスターと出力レジスターをイネーブルします。

ステートマシンがステート・マシン・ロジックとして認識され、合成ツールで適切に最適化されていることを確認してください。認識されるステートマシンは、一般に合成ツールがそれらを汎用ロジックとして扱う場合よりも最適化されています。インテル^® Quartus^® Primeソフトウェアでは、Compilation ReportのAnalysis & Synthesisの下にあるState Machineレポートを確認できます。このレポートには、コンパイル中に認識された各ステートマシンの状態エンコードなど、詳細が記載されています。ステートマシンが認識されない場合は、認識できるようにソースコードを変更する必要があります。

5.6.5.2. レジスター間のタイミング改善のまとめ

タイミングマージン（スラック）を改善するため、またはレジスター間のタイミングを改善するためのオプションと設定の選択は、デザイン内の障害のあるパスによって異なります。パフォーマンス要件に最も近い結果を得るためには、次のテクニックを適用して各ステップの後にデザインをコンパイルしてください。

タイミング割り当てが完全で正しいことを確認します。詳しくは、Design Optimization Overviewの章のInitial Compilation: Required Settingsのセクションを参照します。
最初のコンパイル後のすべての警告メッセージを確認し、無視されるタイミング・アサインメントをチェックしていることを確認してください。
ネットリストの合成最適化オプションを適用します。
スピードの最適化を図るには、以下の合成オプションを適用します。
- エリアではなくスピードへの合成の最適化
- 合成中の階層のフラット化
- シンセシス・エフォートをHighへ設定する
- シフトレジスターの推論の防止
- 合成ツール内で利用可能な他の合成オプションを使用する
パフォーマンスを最適化するには、Advanced Physical Optimizationをオンにします。
異なるフィッター・シードを試します。小さな負のスラックによる問題のあるパスがほとんどない場合、フィッター・シード・ノイズで制約を満たすフィットがあるかを確認するために異なるシードを試します。

注: 多くのクリティカル・パスに問題がある、あるいはパスに重篤な問題がある場合はこのステップを手順を省略します。
配置を制御するには、LogicLockアサインメントを作成します。
タイミング要件を満たすまでかなりの開きがあるデザインのエリアを修正するデザイン・ソース・コードの変更を行います。
ロケーション・アサインメントを作成するか、最後の手段としてデザインをバック･アノテーションして手動で配置を行います。
Design Space Explorer II（DSE）を使用して、異なる設定でいくつかのコンパイルを実行するプロセスを自動化することができます。

これらの手法を適用してもパフォーマンスの要件が達成できない場合、別にデザイン・ソース・コードの技術は、性能要件を達成しない場合、追加のデザイン・ソース・コードの修正が必要になるかもしれません。

5.6.5.3. フィジカル・シンセシスの最適化

インテル^® Quartus^® Primeソフトウェアは、合成ツールに関係なくデザインのパフォーマンスを向上させるのに役立つ物理合成最適化を提供します。合成中とフィット中の両方で、物理合成の最適化を適用できます。

インテル^® Quartus^® Primeコンパイルの合成段階では、物理合成の最適化は別のEDA合成ツールからの出力に対して、または合成の中間ステップとして行われます。これらの最適化により、選択した手法とエフォートレベルに応じて、合成ネットリストが変更され、面積またはスピードが向上します。

ネットリスト最適化のオプションを表示、変更するには、Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)をクリックします。

サードパーティーのEDA合成ツールを使用していて、インテル^® Quartus^® Primeソフトウェアが回路をリマップしてパフォーマンスを向上させることができるかどうかを判断したい場合、Perform WYSIWYG Primitive Resynthesisオプションを使用してください。このオプションは、アトミック・ネットリスト内のLEの論理ゲートへのマッピングを解除し、次にゲートをIntel固有のプリミティブにマッピングし直すようにインテル^® Quartus^® Primeソフトウェアに指示します。Intel固有のプリミティブにより、Fitterはアーキテクチャー固有の手法を使用して回路を再マッピングできます。

Quartus IIテクノロジ・マッパーは、Optimization Techniqueの設定に応じて、最大速度性能、最小面積使用を達成するか、もしくは高性能と最小ロジック使用の間で最良のバランスを取るようにデザインを最適化します。このオプションは、SpeedかBalancedに設定します。

フィジカル・シンセシスの最適化によって、ネットリストに対して配置固有の変更が行われ、特定のアルテラデバイスでスピード・パフォーマンスの結果が改善されます。

5.6.5.4. エクストラ・フォート消費電力最適化の設定をオフにする

消費電力最適化設定がExtra Effortに設定されていると、デザインのパフォーマンスが影響を受ける可能性があります。タイミング性能が電力よりも重要な場合、電力最適化設定をNormalに設定します。

5.6.5.5. エリアではなくスピードへの合成の最適化

デザインのパフォーマンスは、コーディング・スタイル、使用される合成ツール、および合成時に指定するオプションによって異なります。多数のパスに障害が発生している場合、または特定のパスが十分に失敗して多数のロジックレベルがある場合、合成オプションを変更します。

合成ツールのデフォルトの最適化ターゲットを特定し、それに応じてデバイスおよびタイミング制約を設定します。たとえば、ターゲット周波数を指定しないと、合成ツールによっては面積が最適化されます。

Assignment Editorを使用してデザインの特定のモジュールのロジックオプションを指定することができますが、デフォルトのOptimization Technique設定をBalanced（特定のデバイスファミリーの面積と速度の最適なトレードオフ）またはArea（面積が重要な場合）にします。 Assignment EditorのSpeed Optimization Technique for Clock Domainsオプションを使用して、指定したクロックドメイン内またはクロックドメイン間のすべての組み合わせロジックの速度を最適化することもできます。

プッシュ・ボタン・コンパイルで最高のパフォーマンスを達成するには、他の合成設定に関する次のセクションの推奨事項に従ってください。 DSE IIを使用して、さまざまなインテル^® Quartus^® Prime合成オプションを試して、最高のパフォーマンスが得られるようにデザインを最適化することができます。

5.6.5.6. 合成中の階層のフラット化

合成ツールでは通常、階層境界を保持できます。これは検証やその他の目的に役立ちます。ただし、合成ツールが最も論理的な最小化を実行してパフォーマンスを向上させることが多いため、合成ツールが階層の境界を越えて最適化すると、一般に最適な最適化結果が得られます。可能な限り、最良の結果を得るために設計階層を平坦化してください。

5.6.5.7. シンセシス・エフォートをHighへ設定する

合成ツールは、コンパイル時間と合成結果をトレードオフするために、さまざまな合成作業レベルを提供します。該当する場合は最良の結果が得られるように合成努力をhighに設定します。

5.6.5.8. ファンアウトを制御するためのロジックの複製

多くの場合、失敗した転送に直接関係しない信号の影響により、タイミング障害が発生する可能性があります。この状態は、ファンアウトの多いオフクリティカルなネットが長距離にまたがっており、その結果、それらの周りの他のパスの最適化がゆがんでいるときに発生する傾向があります。

これらのタイプのグローバルに影響する信号のソースを複製すると、それらを多くのホップに分散したり、さらには多数のクロックサイクルに分散したりするのに役立ち、ローカル転送にさらに集中できます。

たとえば、ファンアウトの多い信号をレジスターのツリーの形式で複製することにより、信号を複数のクロックサイクルに分散させることができます。信号がツリーを進むにつれて、元のレジスターのローカルコピーにより多くの信号が徐々に供給されるため、個々のレジスター宛先が適切にローカライズされ、レジスターーの最適化への影響が最小限に抑えられます。この最適化の鍵は、複製間で元の信号のファンアウトを割り当てる方法を決定することです。個々のレジスターが長い距離を走行する必要がある場合、ツリーの利点を取り除くことができます。

レジスターツリーを手動で作成し、RTLでエンドポイントをグループ化するには、デザイン全体に信号を分散させる最良の方法に関するシステムレベルの知識を活用しますが、時間がかかり、広範囲に影響を与える可能性があります。レジスターツリーの手動作成の詳細については、手動レジスターの複製を参照してください。

これは以下のいずれかの方法で行うことができます。

各方法には、作成する複製の数と、複製間のファンアウトを割り当てる方法を決定する独自の方法があります。　

5.6.5.8.1. 手動レジスターの複製

合成ツールは、レジスターの最大ファンアウトを指定するオプションまたは属性をサポートしています。使用する場合インテル^® Quartus^® Prime 合成では、割り当てエディターでMaximum Fan-Outロジックオプションを設定して、ノードの宛先数を制御し、ファンアウト数が指定した値を超えないようにすることができます。 HDLコードでmaxfan属性を使用することもできます。ソフトウェアは、指定された最大ファンアウトを実現するために必要に応じてノードを複製します。

Maximum Fan-Outアサインメントを使用してロジックを複製すると、通常はリソース使用量が増加します。選択したデバイスにおける配置やリソースの総使用量によってはコンパイル時間が増加することがあります。　

Maximum Fan-Outの割り当てによるタイミング・パフォーマンスの向上は、デザインによって異なります。これは、 Maximum Fan-Out割り当てを使用すると、Fitterがソースロジックを複製してファンアウトを制限しますが、複製された各ソースが駆動する宛先を制御しないためです。したがって、複製されたソースロジックがデバイス全体に配置されたロジックを駆動する可能性があります。この状況を回避するには、 Maximum Fan-Out論理オプションを使用できます。

Maximum Fan-Outアサインメントを使用する場合、このアサインメントを使用した場合と使用しない場合のデザインを比較して、期待するタイミング性能の改善が得られているかを検証することを推奨しています。

使用する合成ツールに関係なくインテル^® Quartus^® Primeソフトウェアでレジスターを手動で複製できます。レジスターを複製するには、Assignment EditorでレジスターにManual Logic Duplicationロジックオプションを適用します。

注: Fitterを使用する最適化方法のなかには、タイミングの改善を図る際Maximum Fan-Outアサインメントに深刻でない違反を生じさせるものもあります。

5.6.5.8.2. 自動レジスター製：推定物理的近接性

DUPLICATE_REGISTER割り当ては、推定された物理的な近接情報を活用して、複-製の作成とそのファンアウト割り当てをガイドするのに役立ちます。　

set_instance_assignment -name DUPLICATE_REGISTER -to <register_name> <num_duplicates>

ここで、

register_nameは複製するレジスターです。チェーンからレジスターツリーを作成するには、チェーン内の各レジスターに一意の割り当てを作成します。 DUPLICATE_REGISTER割り当ては、チェーン内で互いに駆動するレジスターに適用される場合、適切な順序で処理されます。
num_duplicatesは、作成するレジスターの複製の数です（オリジナルを含む）。元の信号にMのファンアウトがある場合、複製の平均ファンアウトはM/Nですが、アルゴリズムの裁量により、個々の複製の数は増減する可能性があります。

DUPLICATE_REGISTER割り当ては、Fitter段階で処理されます。複製後のデザインの最適化に費やす時間を最大化するには、物理的な近接性の早期推定に基づいて複製を作成し、複製間にファンアウトを割り当てる必要があります。ただし、これにより細かい割り当ての決定が不正確になります。DUPLICATE_REGISTER割り当ては、重複の数が少ない（100未満）場合に最適であり、作成されたグループは、重複が作成された後の最適化中に柔軟性を可能にするのに十分粗いです。

FitレポートのFitter Duplication Summaryパネルは、インテル^® Quartus^® Prime プロ・エディションによってピックアップされたDUPLICATE_REGISTER割り当ての詳細を示します。また、ファンアウト数が1000を超える登録済み信号についても要約します。これらは、将来のDUPLICATE_REGISTER割り当ての妥当な候補になる可能性があるためです。

重要:

PHYSICAL_SYNTHESISをOFFに設定すると、 DUPLICATE_REGISTERが無効になります。
他の物理合成の最適化とは異なり、DUPLICATE_REGISTER割り当てでは、非同期クリアにフィードするレジスターとロケーション割り当てを持つレジスターを複製できます。
DUPLICATE_REGISTER割り当ては、次のいずれかの条件を持つレジスターを処理しません。
- レジスターは、グローバル信号またはクロック信号を駆動します。
- レジスターは、タイミング割り当てまたは例外が適用されています。
- レジスターには、 保持属性またはPRESERVE_REGISTER割り当てがあります。
- レジスターはにdon't touchマークされています。
- レジスター、他のパーティションを駆動または駆動します。

5.6.5.8.3. 自動レジスター複製：階層的近接

複製の作成とそれらのファンアウト割り当てをガイドするための設計階層情報の活用は、 DUPLICATE_HIERARCHY_DEPTH割り当ｃてによって有効になります。

set_instance_assignment -name DUPLICATE_HIERARCHY_DEPTH -to <register_name> <num_levels>

ここで、

register_nameは、複数の階層にファンアウトするチェーンの最後のレジスターです。レジスターツリーを作成するには、ノードの背後に十分な単純なレジスターがあり、それらの単純なレジスターが自動的にツリーに取り込まれるようにします。
num_levelsは、階層を下に複製するために使用する、チェーンに存在するレジスター数の上限に対応します。

DUPLICATE_HIERARCHY_DEPTHX割り当ては、合成段階で処理されます。ファンアウトの大きい信号は、レジスターのパイプラインを通過してモジュールのサブ階層にドライブするのが一般的です。たとえば、システム全体のリセットを数クロックサイクルにわたって伝播させ、デザイン全体の多くのモジュールに駆動することができます。いくつかのシナリオでは、このサブ階層の構造を利用して、作成されるレジスターツリーの構造を推測すると、類似した階層内のエンドポイントに同じ信号のコピーが割り当てられ、デザイン内で分岐するようになります。階層は、レジスターツリーのどこに分岐を配置するかを決定します。

重要:

チェーン内のレジスターは、複製に含まれる次の条件をすべて満たしている必要があります。

レジスターは、別のレジスターによってのみ供給される必要があります。
レジスターは、組み合わせロジックによって供給されてはなりません。
レジスターはシンクロナイザー・チェーンの一部であってはなりません。
レジスターに2次信号があってはなりません。
レジスターには、preserve属性またはPRESERVE_REGISTER割り当てを含めることはできません。
最後のレジスターを除くチェーン内のすべてのレジスターは、ファンアウトを1つだけ持つ必要があります。

レジスターチェーンとそれが駆動するエンドポイントの階層構造を持つネットリストの次の例の図を考えてみます。 DUPLICATE_HIERARCHY_DEPTH割り当ては、図 35に示すように、階層全体でパイプラインレジスターを複製します。

図 32. 複数の階層に接続された4つのパイプラインレジスターを示す元の図　

この場合、regZは4つのレジスターのチェーンのエンドポイントであるため、適切な割り当てターゲットです。この例では最大3つの複製候補（regZ 、 regY、およびregX）があるため、割り当て値は1〜3のいずれかにすることができます。regAは、その前のパスのタイミングと最適化を維持するために階層に取り込まれません。DUPLICATE_HIERARCHY_DEPTH割り当ては、信号を100を超える複製に複製する必要があり、チェーンの下のサブ階層が深く、必要なツリーの構造をガイドするのに十分な意味がある場合に最適に使用されます。

図 33. regZを階層レベル1に複製した後のネットリスト set_instance_assignment -name DUPLICATE_HIERARCHY_DEPTH -to regZ 1

num_levelsが1に設定されている場合、唯一regZ、チェーンの引き出しとそのファンアウトツリー内の階層レベル押し下げられます。

図 34. regZを階層レベル2に複製した後のネットリスト set_instance_assignment -name MULTICYCLE -to B_reg 2

num_levelsを2に設定すると、 regYとregZの両方がチェーンから引き出されます。regZは最大の階層の深さ2で終わり、 regYは階層の深さ1で終わります。

図 35. 階層間で重複するレジスター set_instance_assignment -name DUPLICATE_HIERARCHY_DEPTH -to regZ 3

num_levelsが3に設定されている場合、3つすべてのレジスター（regZ regY、およびregZ）がチェーンから引き出され、それぞれ3、2 、および1レベルの最大階層深度にプッシュされます。

合成レポートのHierarchical Tree Duplication Summaryパネルには、DUPLICATE_HIERARCHY_DEPTH割り当てで指定されたレジスターに関する情報が表示されます。また、割り当てをさらに改善するための開始点として使用できるチェーンの長さの理由も含まれています。合成レポートには、Hierarchical Tree Duplication Detailsというパネルがあり、実装された複製の構造をよりよく理解するために使用できるチェーン内の個々のレジスターに関する情報を提供します。

5.6.5.9. シフト・レジスターの推論の防止

シフトレジスターの推論をオフにすると、パフォーマンスが向上する可能性があります。この設定により、ソフトウェアはALTSHIFT_TAPS IPコアを使用してメモリーブロックにレジスターをインプリメントする代わりに、ロジックセルを使用してシフトレジスターをインプリメントします。シフトレジスターをメモリーではなくロジックセルに実装すると、ロジック使用率が増加します。

5.6.5.10. 合成ツール内で使用可能な他の合成オプションを使用する

次のオプションが使用する合成ツールで利用可能であるか試してみてください。

レジスター・バランスまたはレジスタ・リタイミングをオンにする
レジスター・パイプラインをオンにする
リソースの共有をオフにする

これらのオプションはパフォーマンスを向上させますが、一般的にはデザインのリソース使用率も増大します。

5.6.5.11. Fitterシード

Fitterシードは、デザインの初期配置設定に影響します。初期条件を変更すると、Fitterの結果が変わります。したがって、各シード値は、多少異なる近似になります。より良いフィッティング結果とタイミング性能を得ることを試みるために異なる種を試すことができます。

デザインの変更はコンパイル間のパフォーマンスに影響します。このランダムなバリエーションは、配置および配線アルゴリズムに固有のものです。すべてのシードを試して絶対的に最良の結果を得ることは不可能です。

注: これには、ソース・ファイル、Compiler Settings、Timing Analyzer Settings内のすべての変更が含まれます。異なるシステムは浮動小数点数がフィッターで計算される方法を変更する可能性があるので、異なるコンピュータ・システムあるいは異なるオペレーティング・システムを使用しても同じ結果となります。

最適化設定の変更がレジスター間のタイミングや障害パスの数にわずかな影響を与える場合、その変更が改善または低下を引き起こしたこと、またはそれがFitterのランダム効果によるものであるかどうかを常に確信することはできません。デザインがまだ変更されている場合、シードスイープを実行して（デザインを複数のシードでコンパイルして）最適化変更後に平均結果が改善されるかどうか、およびコンパイル時間を増やす設定が物理合成の場合のように増加する価値があるかどうかの設定に依存します。掃引はまたデザインに期待するランダム変動の量を示しています。

デザインが完成したら、最適な結果を得るためにデザインをさまざまなシードでコンパイルできます。ただし、その後デザインに変更を加えた場合、再度シードスイープを実行する必要があります。

Assignments > Compiler Settingsをクリックして、シードの初期配置を制御します。 DSE IIを使用すると、シードスイープを簡単に実行できます。

Fitterシードを指定するには、次のTclコマンドを使用します。

set_global_assignment -name SEED <value>

5.6.5.12. 最大ルータタイミング最適化レベルを設定する

ルータが最適な配線を選択しなかった設計で配線性を向上させるには、Router Timing Optimization LevelをMaximumに設定します。この設定は、ルータがタイミング要件をどれだけ積極的に満たそうとするかを決定します。このオプションをMaximumに設定すると、コンパイル時間が増えますが、デザイン速度がわずかに向上します。このオプションをMinimumに設定すると、デザイン速度がわずかに低下しますが、コンパイル時間が短縮されます。デフォルト値はNormalです。

5.6.6. ロケーション・アサインメント

タイミング要件を満たすことに問題のあるパスが少数であれば、配置の最適化にはハード・ロケーション・アサインメントが使用可能です。

位置の割り当ては、Logic Lock割り当てよりもインテル^® Quartus^® Prime Fitterの方が柔軟性がありません。さらに、デザインに慣れている場合、より良い結果が得られるように場所の制約を入力できます。

注: 特に Arria^® シリーズや Stratix^® シリーズのデバイスなど、より大型のデバイスでフィッティング結果を改善するのは困難な場合があります。場所の割り当ては、必ずしもデザインのパフォーマンスを向上させるわけではありません。多くの場合、位置割り当てをしてもFitterの結果を改善することはできません。

5.6.7. 準安定性の解析と最適化手法

信号がセットアップおよびホールド時間の要件を満たすことを保証できないため、信号が無関係または非同期のクロックドメインの回路間で転送されると、準安定性の問題が発生する可能性があります。平均故障間隔（MTBF）は、メタスタビリティーがデザインの故障を引き起こす可能性がある場合のインスタンス間の平均間隔の見積もりです。

インテル^® Quartus^® Primeソフトウェアを使用すると、デザインが非同期信号を同期するときのメタスタビリティーによる平均MTBFを解析し、デザインを最適化してMTBFを向上させることができます。これらの準安定性機能は、Timing Analyzerで制約されているデザイン、および一部のデバイスファミリーでのみサポートされています。

デザインのMTBFが低い場合、Timing Optimization AdvisorのMetastability Optimizationセクションを参照してください。メタ安定性に関してデザインを最適化するのに役立つさまざまな設定が示されています。

この章では、メタステーブル解析を有効にしてデザイン内のレジスター同期チェインを特定する方法、メタスタビリティー・レポートの詳細、およびメタスタビリティーを管理するためのその他のガイドラインについて説明します。

5.6.8. インテル Stratix 10タイミングクロージャーの推奨事項

注: このセクションは、インテル^® Stratix^® 10デバイスファミリーをターゲットとするデザインにのみ適用されます。他のファミリには、このセクションで説明する機能がありません。

従来のFPGAタイミング・クロージャー・フローでは、ほとんどのデザイン解析の開始点はクリティカルパスです。インテル^® Stratix^® 10デバイス性質、そしてHyper Retimerのため、Retiming Limit Reportからタイミング・クロージャー・アクティビティーを開始することをお勧めします。より多くの時間を要し、場合によっては手動のタイミング・クロージャー・テクニックを調べる前に、ツールにできるだけ多くの最適化の機会を与える必要があります。

5.6.8.1. Retiming Limit Detailsのレポートのデータ

Retiming Limit Detailsレポートを使用して、Hyper Retimerがこれ以上最適化を実行できないようにしているものに関する具体的な情報を取得します。

Retiming Limit Detailsレポートは以下を指定します。

Clock Transfer: クリティカル・チェーンが適用されるクロックドメイン、またはクロックドメイン転送
Limiting Reason: それ以上の最適化が行われないようにするデザイン条件
Critical Chain Details: タイミング制限に関連するタイミングパス

5.6.8.1.1. Retiming Limit Detailsレポートを使用する

Retiming Limit Detailsレポートにアクセスするには：　

Reportsタブで、Fitter > Retime Stageの Retiming Limit Detailsをダブルクリックします。
Technology Map Viewerでクリティカル・チェーンを見つけるには、任意のパスを右クリックし、Locate Critical Chain in Technology Map Viewerをクリックします。

Technology Map Viewerは、配置、配線、レジスターのリタイミング後の重要なチェーン全体の概略図を表示します。

図 36. Technology Map Viewerのクリティカル・チェーン

5.6.8.2. Fast Forwardタイミング収束の推奨事項を確認します。

Fast Forwardコンパイルを実行すると、Compilerはレジスターから信号を削除して、その後のリタイミングのためにネットリスト内での移動を可能にします。Fast Forwardコンパイルでは、デザイン固有のタイミング・クロージャー推奨が生成され、すべてのタイミング制限が取り除かれて最大パフォーマンスが予測されます。

Fast Forwardの探索が完了したら、最も効果を発揮するためにどの推奨を実装するかを決定できます。 RTLに適切な推奨事項を実装し、Fast Forwardが報告するパフォーマンスレベルを達成するようにデザインを再コンパイルします。

Fast Forward Detailsレポートは以下の情報を提供します。

表 15. Fast Forward Detailsレポートの情報
名	説明
Step	最適化前の基本コンパイルから始めて、さまざまなFast Forward最適化手順を表示します。各ステップには、関連する重要な連鎖があります。各ステップは、前のステップに累積した新しい最適化に対応しています。
Fast Forward Optimization	各ステップを実装するために必要な最適化のAnalyzed Summary。
Estimated f_MAX	デザインにこのステップの推奨事項を実装した後の推定f_MAX性能。これは累積的で、ステップnは前のステップをすべて実行した後の潜在的なf_MAXを表します。
Optimization Analyzed	（累積）適用されたすべての連続最適化ステップのリスト。
Recommendation for Critical Chain	デザインに対する推奨される変更をリストします。これらの推奨事項は、リタイミングの制限を取り除き、レジスターの移動を許可することを目的としています。

5.6.8.2.1. Fast Forwardタイミング収束の推奨事項を確認します。

Fast Forwardタイミング収束の推奨事項を確認します。

Compilation Dashboardで、Fast Forward Timing Closure Recommendationsをクリックします。
Compilerは必要に応じて合成またはFitterステージを実行し、Compilation Reportでタイミング・クロージャー推奨を生成します。
Compilation Reportでタイミング収束の推奨事項を表示して、デザイン・パフォーマンスを評価し、重要なRTLパフォーマンスの改善を実装します。

インテル^® Quartus^® Prime プロ・エディションソフトウェアを使用すると、Fast Forward解析を自動化または改良することができます。

各フルコンパイル中にFast Forwardコンパイルを実行するには、Assignments > Settings > Compiler Settings > HyperFlexをクリックし、Run Fast Forward Timing Closure Recommendations during compilationをオンにします。
.Fast Forwardのコンパイルで特定のI/Oとブロックタイプを解釈する方法を変更するには、Assignments > Settings > Compiler Settings > HyperFlex Advanced Settingsをクリックします。

5.6.8.2.2. ステップ4：Fast Forward推奨を実装する

デザインRTLでFast Forwardタイミング収束の推奨事項を実装し、 Retimeステージを再実行して、予測パフォーマンスの向上を実現します。

希望するパフォーマンス目標に達するまで、パフォーマンスの調査とコードへのRTL変更の実装を続けることができます。必要な変更をすべて完了したら、このドキュメントで説明されている従来の手法を使用してタイミング・クロージャーの作業を続けます。

デザインにFast Forwardタイミング・クロージャーの推奨事項を実装する方法の詳細は、インテル^® Stratix^® 10 High-Performance Design Handbook のImplement Fast Forward Recommendationsセクションを参照してください。

5.7. Periphery to Core Register PlacementおよびRouting Optimization

Periphery to Core Register PlacementおよびRouting Optimization (P2C)オプションは、Fitterがペリフェラル・ロジックとFPGAコア内のレジスター間の直接接続に対してターゲット配置および配線最適化を実行するかどうかを指定します。 P2Cは、タイミング・クロージャーをより確実に達成できるようにする、ルーティング前の配置を考慮したオプションの最適化ステージです。

注: Periphery to Core Register Placement and Routing Optimizationオプションは、ペリフェラルからコアへ、そしてコアからペリフェラルへの両方向に適用されます。

外部インターフェイス（高速I/Oやシリアル・インターフェイスなど）とFPGA間の転送では、セットアップとホールドのタイミング要件を厳しくしながら、多くの接続を配線する必要があります。このオプションをオンにすると、Fitterはコアの配置配線の決定の前にP2Cの配置配線決定を行います。これにより、デザインがタイミング要件を確実に満たし、外部インターフェイスとの転送でのルーティングの輻輳を回避するために必要なリソースが確保されます。

このオプションは、グローバルな割り当てとして使用できます。またはデザイン内の特定のインスタンスに適用できます。

図 37. Periphery to Core Register PlacementおよびRouting Optimization (P2C)のフローP2Cはペリフェラル配置後に実行され、対応するP2C/C2Pパス上のコアレジスターの配置、およびこれらのコアレジスターとの間のコア・ルーティングを生成します。

5.7.1. Advanced Fitter SettingのダイアログボックスでPeripheryをCore Optimizationsに設定する

Periphery to Core Placement and Routing Optimization設定は、Fitterがペリフェラル・ロジックとFPGAコアのレジスター間の直接接続でターゲット配置と配線を最適化するかどうかを指定します。

Assignment Editorの設定を使用して、インスタンス別にコアからコアへの最適化を任意で実行できます。

インテル^® Quartus^® Primeソフトウェアで、Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)をクリックします。
Advanced Fitter SettingsダイアログボックスのPeriphery to Core Placement and Routing Optimizationオプションで、デザインでペリフェラルをコア最適化に向ける方法に応じて、次のいずれかのオプションを選択します。
1. Autoを選択すると、狭いタイミングウィンドウで転送を自動的に識別し、コアレジスターを配置し、すべての接続をペリフェラルとの間でルーティングするようにソフトウェアに指示します。
2. タイミング要件に関係なく、ペリフェラルとコアレジスター間のすべての転送をグローバルに最適化するようソフトウェアに指示するには、Onを選択します。
  
  注: Advanced Fitter SettingsでこのオプションをOnに設定することはお勧めできません。この設定の用途は、Assignment Editorで目的のノードまたはインスタンスのセットに対して最適化を強制することです。
3. デザインでペリフェラルからコアへのパスの最適化を無効にするには、Offを選択します。

5.7.2. Assignment EditorでCore OptimizationsをPeripheryに設定する

Assignment EditorでPeriphery to Core Placement and Routing Optimization（P2C/C2P）設定をオンにすると、インテル^® Quartus^® Primeソフトウェアはデザイン内の選択したインスタンスに対して、ペリフェラルからコアへ、またはコアからペリフェラルへの最適化を実行します。

オプションで、Advanced Fitter Settingsダイアログボックスの設定を使用して、インスタンス別にコアからコアへの最適化を実行できます。

インテル^® Quartus^® Primeソフトウェアで、Assignments > Assignment Editorをクリックします。
選択したパスのAssignment Nameカラムをダブルクリックし、ドロップ・ダウン・リストのPeriphery to core register placement and routing optimizationオプションをクリックします。
Toカラムで、最適化するP2C/C2Pパス上のペリフェラル・ノードまたはコア・レジスター・ノードを選択します。 Fromカラムを空のままにします。
Assignments Editorにパスを表示するには、まずデザインに対してAnalysis＆Synthesisを実行する必要があります。

5.7.3. Fitterレポートでペリフェラルからコアまでの最適化を表示する

インテル^® Quartus^® Primeソフトウェアは、コンパイル後にFitter (Place & Route)レポートにコアの配置と配線の最適化の概要を生成します。

インテル^® Quartus^® Primeプロジェクトをコンパイルします。
Tasksペインで、Compilationを選択します。
Fitter (Place & Route)の下のView Reportをダブルクリックします。
Fitterフォルダーで、Place Stageフォルダーを展開します。

Periphery to Core Transfer Optimization Summaryをダブルクリックします。

表 16. Fitterレポート - Periphery to Core Transfer Optimization (P2C)の概要
元のパース	パス	ステータス
Node 1	Node 2	Placed and Routed—コアレジスターがロックされています。ペリフェラルからコア/コアからペリフェラルへのルーティングがコミットされます。
Node 3	Node 4	Placed but not Routed—コアレジスターがロックされています。ルーティングはコミットされません。これは、P2Cが単一グループ内のすべてのターゲットパスを最適化できない場合、たとえば、同じ遅延/ワイヤ要件、または同じ制御信号などで発生します。部分的なP2Cルーティングの確約は、解決できないルーティングの輻輳を引き起こす可能性があります。
Node 5	Node 6	Not Optimized—これは、P2CがAutoに設定されていて、パスが次のいずれかの問題により最適化されていない場合に発生します。遅延要件を達成することは不可能です。最小遅延要件（ホールドタイミング）が大きすぎます。ホールドタイミングを満たすために多数のワイヤを追加する必要がある場合、P2Cアルゴリズムでは効率的に対処できません。 P2Cはこの特定のパスに関して解決できないルーティングの輻輳に遭遇します。

5.8. スクリプティング・サポート

このマニュアルで説明されている手順を実行して設定をTclスクリプトで行うことができます。コマンドプロンプトでプロシージャを実行することもできます。スクリプト・コマンド・オプションの詳細については、インテル^® Quartus^® PrimeコマンドラインおよびTcl API Helpブラウザーを参照してください。 Helpブラウザーを実行するには、コマンドプロンプトで次のコマンドを入力します。

quartus_sh --qhelp

set_global_assignment -name <.qsf variable name><value>

インスタンス・アサインメントを作成するには、以下のTclコマンドを使用します。

set_instance_assignment -name <.qsf variable name><value> -to <instance name>

注: <value>フィールドに（'Standard Fit' などの）スペースが含まれる場合、ストレート・ダブル・クォーテーション・マーク（"）で値を囲む必要があります。

5.8.1. 初期コンパイルの設定

Tcl割り当てでインテル^® Quartus^® Prime Settings File （.qsf）変数名を使用して、適切な値とともに設定を行います。 Typeカラムは、設定がグローバル設定、インスタンス設定、またはその両方としてサポートされているかどうかを示します。

最初の表は、.qsf変数名とDesign Optimization Overview章にあるInitial Compilation: Required Settingsセクションに記載された設定に向けた適用可能な値を表しています。

表 17. 初期コンパイルの設定
設定名	.qsfファイルの変数名	値	タイプ
Optimize IOC Register Placement For Timing	`OPTIMIZE_IOC_REGISTER_PLACEMENT_FOR_TIMING`	`ON`, `OFF`	グローバル
Optimize Hold Timing	`OPTIMIZE_HOLD_TIMING`	`OFF`, `IO PATHS AND MINIMUM TPD PATHS`, `ALL PATHS`	グローバル

表 18. 高度なコンパイル設定
設定名	.qsfファイルの変数名	値	タイプ
Router Timing Optimization level	`ROUTER_TIMING_OPTIMIZATION_LEVEL`	`NORMAL`, `MINIMUM`, `MAXIMUM`	グローバル

5.8.2. I/Oタイミングの最適化手法

表は、.qsfファイルの変数名とI/Oタイミングの最適化設定に向けた適切な値を示しています。

表 19. I/Oタイミングの最適化手法
設定名	.qsfファイルの変数名	値	タイプ
Optimize IOC Register Placement For Timing	`OPTIMIZE_IOC_REGISTER_PLACEMENT_FOR_TIMING`	`ON`, `OFF`	グローバル
Fast Input Register	`FAST_INPUT_REGISTER`	`ON`, `OFF`	インスタンス
Fast Outout Register	`FAST_OUTPUT_REGISTER`	`ON`, `OFF`	インスタンス
Fast Output Enable Register	`FAST_OUTPUT_ENABLE_REGISTER`	`ON`, `OFF`	インスタンス
Fast OCT Register	`FAST_OCT_REGISTER`	`ON`, `OFF`	インスタンス

5.8.3. レジスター間のタイミング最適化に向けた設定

表には.qsfファイルno変数名とRegister-to-Register Timing Optimization Techniques (LUT-Based Devices)に記載されている設定に向けた適切な値を示しています。

表 20. レジスタ間のタイミング最適化に向けた設定
設定名	.qsfファイルの変数名	値	タイプ
Perform WYSIWYG Primitive Resynthesis	`ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP`	`ON`, `OFF`	グローバル、インスタンス
Fitter Seed	`SEED`	`<integer>`	グローバル
Maximum Fan-Out	`MAX_FANOUT`	`<integer>`	インスタンス
Manual Logic Duplication	`DUPLICATE_ATOM`	`<node name>`	インスタンス
Optimize Power during Synthesis	`OPTIMIZE_POWER_DURING_SYNTHESIS`	`NORMAL、OFF  EXTRA_EFFORT`	グローバル
Optimize Power during Fitting	`OPTIMIZE_POWER_DURING_FITTING`	`NORMAL、OFF  EXTRA_EFFORT`	グローバル

5.9. タイミング・クロージャーと最適化の改訂履歴　

この章には、次の改訂履歴が適用されます。

ドキュメント・バージョン	インテル^® Quartus^® Primeバージョン	変更内容
2019.07.01	19.1	自動レジスター複製：推定物理的近接性および自動レジスター複製：階層的近接性のトピックに重要なメモを追加。
2019.04.01	19.1	ファンアウト制御の複製ロジックのトピックに、レジスター複製方法の詳細を追加。手動レジスター製に関連するコンテンツをファンアウト制御のためのロジックの複製のトピックから、新しく作成されたサブトピック重複するレジスターを手動で追加するのトピックに移動。自動レジスター複製プロセスを説明するファンアウト制御のためのロジックの複製の下の新しいサブトピックとして、自動レジスター複製：推定される物理的近接性および自動レジスター複製：階層的近接性を追加。
2018.11.12	18.1.0	「配置エフォートの調整」のトピックの「配置エフォートマルチプライヤー」の図とテキストの説明を更新。「フィッターエフォートの調整」のトピックの「フィッターエフォート」の図とテキストの説明を更新。「保留用に追加されたワイヤー」のトピックの「最適化ホールド・タイミング・オプション」のスクリーンショットを更新。
2018.09.24	18.1.0	重複したトピックリソース利用の最適化手法を削除。トピックはエリア最適化の章に在留。タイミングロジックオプションのIOCレジスター配置の最適化」トピックから、サポートされていないCARRYおよびCASCADEバッファへの参照を削除。
2017.11.06	17.1.0	インテル^® Stratix^® 10 Hyper-Retiming、Fast Forwardコンパイル、Fast Forward Viewerのサポートが追加されました。トピック：クリティカルチェーン、クリティカルチェーンの表示、Intel Stratix 10タイミング・クロージャー推奨事項、リタイミング制限詳細レポート、リタイミング制限詳細レポートの使用、早送りタイミング・クロージャー推奨事項、早送りタイミング・クロージャー推奨事項の生成、早送り推奨事項の実装を追加。パーティションを使用してタイミングクロージャを達成する方法に関するトピックを追加しました。トピック：初期コンパイル後のタイミングクロージャのデザイン評価：オプションのフィッタ設定を移動。デザインの一部に物理合成最適化を適用することに関する記述を削除。選択したパスのホールドタイミングを最適化するための参照を削除。リソース使用率の最適化設定に関するロジックオプションを更新。
2017.05.08	17.0.0	トピック：クリティカルパスを追加。 Register-to-Register Timingを更新し、Register-to-Register Timing Analysisに名前を変更。トピック：Timing Analyzerによるタイミング解析からTiming Analyzerによるパスレポートの表示に名前をが変更。トピックのタイトルから（LUTベースのデバイス）のコメントを削除。
2016.10.31	16.1.0	Intelのブランド変更を実装。
2016.05.02	16.0.0	非推奨の物理合成オプションに関する情報を削除。クラスタリングの問題の監視に関する情報を追加。
2015.11.02	15.1.0	トピック：周辺からコアへのレジスタの配置とルーティングの最適化を追加。表記をQuartus IIからQuartus Primeへ変更。
2014.12.15	14.1.0	コンパイラの設定にフィッター設定、Analysis & Synthesisの設定、およびフィジカル・シンセシス最適化からコンパイラ設定の位置を更新。 DSE IIの内容を更新。
2014年6月	14.0.0	DITAへ変換。 QIIソフトウェアv14.0 でサポートされていない、Arria GX、Arria II、Cyclone III、Stratix II、Stratix IIIなどの古いデバイスについての内容を削除。 MegafunctionとIP コアの内容を差し替え。
2013年11月	13.1.0	タイミング収束のデザイン評価を追加。タイミング最適化手法（マクロセル・ベースのCPLD）セクションを削除。マルチコーナー・タイミングの最適化およびフィッターの積極的なルーティングの最適化を更新。 Report All Summariesコマンドへのアクセス方法を解説するためTimeQuestタイミング・アナライザを使用したタイミング解析を更新。 Ignored Assignment Reportに関する情報が入手できるFitter Summary Reportsへのヘルプ・リンクを含めるためタイミング制約の無視を更新。
2013年5月	13.0.0	章のタイトルを面積＆タイミング収束と最適化に変更。デザインとエリア/リソース最適化に関する情報を削除。
2012年11月	12.1.0	「初期コンパイル：フィッターのオプション設定」、「I/Oアサインメント」、「リソース使用率」、「配線」、「リソース使用率問題の解決」を更新。
2012年6月	12.0.0	「マルチコーナー・タイミングの最適化」、「リソース使用率」、「リソースの最適化アドバイザの使用」、「TimeQuestタイミング・アナライザを使用したタイミング解析」、「Resource Optimization Advisorの使用」、「Placement Effort Multiplierの向上」、「Router Effort Multiplierの向上」、「TimingQuest Analyzerによるタイミング・エラーのデバッグ」を更新。章全体のマイナーな編集上を更新。
2011年11月	11.1.0	「タイミング要件の設定」、「Standard Fit」、「Fast Fit」、「マルチコーナー・タイミングの最適化」、「TimeQuestタイミング・アナライザによるタイミング解析」、「TimingQuest Analyzerによるタイミング・エラーのデバッグ」、「LogicLockアサインメント」、「クロックドメインを交差している問題のあるクロックパスを解析する際のヒント」、「合成中の階層のフラット化」、「Fast Input Register、Fast Output Register、およびOutput Enable Register」、「階層のアサインメント」を更新。表3―6を更新。スパイン・クロックの制限のセクションを追加。ステート・マシン・エンコーディングの変更を削除。」図13-5を削除。章全体のマイナーな編集上を更新。
2011年5月	11.0.0	「初期コンパイル：フィッター・オプションの設定」セクションを再編成。「リソース使用率」セクションに新しい情報を追加。「ファンアウトを制御するためのロジックの複製」セクションに新しい情報を追加。ヘルプへのリンクを追加。章全体を編集し更新。
2010年12月	10.1.0	ヘルプへのリンクを追加。デバイスのサポートを更新。「TimeQuestアナライザを使用したタイミングング・エラーのデバッグ」セクションを追加。 Classic Timing Analyzerへの参照を削除。章全体を通した他の更新。
2010年8月	10.0.1	リンクを修正。
2010年7月	10.0.0	コンパイル時間の最適化手法のセクションを新しいReducing Compilation Timeの章に移動。タイミング・クロージャー・フロアプランへの参照を削除。 Smart Compilation SettingとEarly Timing Estimationのセクションを新しいReducing Compilation Timeの章に移動。その他のリソース使用率最適化のセクションを追加。古い情報を削除。 DSEの章への参照をヘルプ・リンクへ変更。適切な箇所にヘルプをリンク。「参考資料」のセクションを削除。

6. デザイン・フロアプランの解析および最適化

FPGAデザインの集積度が大きくなるにつれて、パフォーマンス、配線の混雑、およびロジック配置についてデザインを解析する機能が、デザイン要件を満たすために重要になります。この章では、Chip PlannerとLogic Lock地域によって、デザイン・フロアプランを改善する方法について説明します。

デザイン・フロアプラン解析はタイミングを閉じるのに役立ち、非常に複雑なデザインで最適なパフォーマンスを保証します。解析機能を備えたインテル^® Quartus^® Prime Chip Plannerは、デザインのタイミングを迅速に閉じるのに役立ちます。 Chip PlannerをLogic LockX領域と一緒に使用してデザインを階層的にコンパイルし、フロアプランを支援できます。さらに、パーティションを使用して、個々のコンパイル実行による配置配線結果を保持します。

Chip Plannerを使用してデザイン解析を実行したり、デザイン・フロアプランを作成および最適化したりできます。 I/Oを割り当てるには、Pin Plannerを使用してください。

注: ベスト・プラクティスとして、反復的なデザインフローを使用してリソース配置を定義します。ハード・プレースメントの制約を設定する前に、Early Place Flowのような手法を使用してフロア・プランニングの決定を下します。

Early Place Flowについては、インテル^® Quartus^® Prime プロ・エディションユーザーガイド: デザインのコンパイルを参照してください。

Partial Reconfigurationデザインのフロアプランについては、インテル^® Quartus^® Prime プロ・エディションユーザーガイド: パーシャル・リコンフィグレーションを参照してください。

6.1. Chip Plannerでのデザイン・フロアプランの解析

Chip Plannerは、チップリソースを視覚的に表示することにより、フロアプラン分析を簡素化します。 Chip Plannerを使用すると、コンパイル後の配置、接続、ルーティングパスを表示できます。リソース割り当ての作成や削除など、割り当ての変更を行うこともできます。

Chip Plannerツールバー

Logic Lock regions
ソース使用率の評価
Detailed routing information
Fan-in and fan-out connections between nodes

Timing paths between registers
Delay estimates for paths
Routing congestion information

6.1.1. Chip Plannerを開く

Chip Plannerを起動するには、Tools > Chip Plannerを選択します。次の方法でもChip Plannerを起動できます。

または、Quartus インテル^® Quartus^® PrimeIIソフトウェアのツールバーのChip Plannerアイコンをクリックします。
以下のツールで、任意のチップリソースを右クリックしてLocate > Locate in Chip Plannerを選択します。
- Compilation Report
- Logic Lock Regions Window
- Technology Map Viewer
- Project NavigatorWindow
- Node Finder
- Simulation Report
- Report Timing Panel of the Timing Analyzer

6.1.2. Chip Planner GUIのコンポーネント

6.1.2.1. Chip Plannerツールバー

Chip Plannerツールバーは、ビジュアルデザイン分析のための強力なツールを提供します。 Chip Plannerのコマンドには、Viewメニューから、またはツールバーのアイコンをクリックしてアクセスできます。

6.1.2.2. Layers Settings

Chip Plannerを使用すると、リソースの表示を制御できます。

Layers Settingsペイン

Layers Settingsペインでは、Chip Plannerに表示されるグラフィック要素を管理できます。

View > Layers Settingsをクリックして、Layers Settingsペインを開きます。 Layers Settingsペインには、よく一緒に使用されるリソースをグループ化するレイヤープリセットがあります。 Basic、Detailed、およびFloorplan Editingのデフォルトプリセットは、一般的な割り当て関連の作業に役立ちます。ニーズに合わせてカスタムプリセットを作成することもできます。

6.1.2.3. Locate Historyのウィンドウ

デザインフロアプランを最適化するときに、Chip Plannerでパスまたはノードを複数回見つける必要があるかもしれません。 Locate Historyウィンドウには、Locate in Chip Plannerコマンドを使用して表示したすべてのノードとパスが一覧表示され、関心のあるノードとパスに簡単にアクセスできます。

Timing Analyzer Report Timingペインから必要なパスを見つけると、Locate Historyウィンドウに必要なクロックパスが表示されます。 Timing Analyzer Report Timingペインから到着パスを見つけると、Locate Historyウィンドウには到着クロックから到着データまでのパスが表示されます。 Locate Historyウィンドウでノードまたはパスをダブルクリックすると、Chip Plannerに選択したノードまたはパスが表示されます。

6.1.2.4. Chip Plannerフロアプラン・ビュー

Chip Plannerは、ターゲットデバイスのさまざまな抽象化レベルを表示する階層ズームビューアを使用します。ズームインすると、抽象度が下がり、デザインの詳細が明らかになります。

Birds Eye View

Propertiesのウィンドウ

Propertiesウィンドウには、Chip Plannerで現在選択されているオブジェクトの詳細なプロパティー（アトム、パス、領域、配線要素など）が表示されます。 Propertiesウィンドウを表示するには、オブジェクトを右クリックしてView > Propertiesを選択します。

6.1.3. Chip Plannerにおけるデザイン・エレメントの表示

Chip Planneを使用すると、フロアプランで利用可能なクロックネットワーク、配線の混雑、I/Oバンク、高速シリアルインターフェイスの表示など、デザインのさまざまな要素の詳細を見つけてレポートできます。

次のセクションでは、Chip Plannerでさまざまなデザイン要素を表示する方法について説明しました。　

6.1.3.1. アーキテクチャー固有のデザイン情報の表示

Chip Plannerを使用すると、デザインに関連するアーキテクチャー固有の情報を表示できます。 Layers Settingsペインのオプションをイネーブルすると、次の内容を表示できます。

Device routing resources used by your designブロックの接続方法、およびブロックを接続する信号配線を表示します。
例えば、どのLE入力が使用されているか、LEがレジスターまたはルック・アップ・テーブル（LUT）あるいはその両方を使用しているか、さらにLEを通過する信号を表示することができます。
ALM configuration—設計内のALM構成を表示します。たとえば、どのALM入力が使用されているか、ALMがレジスター、上位LUT、下位LUT、またはそれらすべてを使用しているかどうかを確認できます。 ALMを介して信号のフローを確認することもできます。
例えば、I/Oリソースのどのコンポーネントが使用されているか、遅延チェーン設定がイネーブルになっているか、どのI/O 規格が設定されているか、そしてI/O を通過する信号フローを表示できます。
PLL configuration—デザイン内のフェース・ロック・ループ（PLL）のコンフィグレーションを確認します。たとえば、PLLの設定で使用されているPLLの制御信号を確認できます。
Timing—FPGAエレメントの入力と出力間の遅延を確認します。たとえば、COMBOUT出力へのDATAB入力のタイミングを解析できます。

6.1.3.2. デバイスで使用可能なクロックネットワークの表示

Layers Settingsペインでクロック領域レイヤーを有効にすると、グローバルおよびリージョナル・クロック・ネットワークによって駆動されるチップの領域が表示されます。選択したデバイスに特定のクロック領域が含まれていない場合、そのカテゴリーのオプションはダイアログボックスで使用できません。

図 38. クロック領域

Layers Settingsペインでアクティブにしたクロックレイヤーに応じて、Chip Plannerはデバイスのリージョナル・クロック・リージョンとグローバル・クロック・リージョン、およびクロック領域、ピン、PLL間の接続を表示します。
クロック領域は、クロックタイプとインデックスを示すラベルが付いた長方形のオーバーレイボックスとして表示されます。クロック領域をクリックして、クロック・ネットワーク・リージョンを選択します。左上隅の時計形のアイコンは、その地域が時計ネットワーク地域を表していることを示しています。
スパイン/セクタークロック領域の中央に縦の点線があります。この点線は、行クロックの2つの列がセクタークロックで交わる場所を示します。　
Chip Plannerディスプレイクロック領域の色を変更するには、Tools > Options > Colors > Clock Regionsを選択します。

6.1.3.3. クロックセクター使用率の表示

Chip Plannerは、デザインのクロックセクターの使用率を視覚的に表現します。

Chip Plannerでレポートを生成するには以下のステップを実行してください。

Tasksペインで、Report Clock Sector UtilizationをダブルクリックしてReport Clock Sector Utilizationダイアログボックスを開きます。
レポートにソースノードを含める場合、Report source nodesをオンにします。
同等のTCLコマンドがダイアログボックスの下部に表示されます。
OK をクリックします。
レポート出力には、最も使用されているクロックセクタが表示されます。

Reportペインには、使用率に応じた色で、クロックセクタのリストが表示されます。使用率が最も高いクロックセクターは赤で表示され、使用率が最も低いセクターは青で表示されます。

Reportペインからセクターをオンまたはオフすることができます。該当する場合、ノードを強調表示することもできます。

図 39. クロックセクターの使用率レポート

6.1.3.4. ルーティングの輻輳の表示

Report Routing Utilizationタスクを使用すると、コンパイル後に使用中のルーティング・リソースの割合を判断できます。この機能を使用すると、ルーティング・リソースが不足しているゾーンを識別でき、ルーティングの輻輳デザイン要件を満たすようにデザインを変更できます。

Chip Plannerで配線の輻輳を表示するには以下のステップを実行します。

Tasksペインで、Report Routing UtilizationコマンドをダブルクリックしてReport Routing Utilizationダイアログボックスを開きます。
Report Routing UtilizationダイアログボックスでPreviewをクリックして、デフォルトの輻輳表示をプレビューします。
特定のリソースの輻輳を表示するようにRouting Utilization Typeを変更します。
デフォルトの表示では、0％の輻輳に対して濃い青（青の使用率を示す）と100％の赤が使用されます。Threshold percentageのスライダーを調整して、輻輳しきい値レベルを変更できます。

輻輳マップは、フロアプランを変更できるのか、それともRTLを変更してルーティングの輻輳を軽減できるのかを判断するのに役立ちます。以下のことを検討してください。

ルーティング混雑マップでは、論理リソースの色と濃淡を使用して相対リソース使用率を示します。濃い色はルーティング・リソースの使用率が高いことを表します。ルーティング使用率がReport Routing Utilizationダイアログボックスで指定したしきい値を超える領域は赤で表示されます。
ルーティング・リソースの不足を特定するには、Routing Utilization Settingsダイアログボックスで各インターコネクト・タイプを順番に選択して、各ルーティング・インターコネクト・タイプを個別に調査する必要があります。
Compilerのメッセージには、インターコネクトの平均使用量とピーク使用量に関する情報が含まれています。 75％を超える相互接続使用率、または60％を超える平均相互接続使用率は、デザインに適していないことを示している可能性があります。同様に、ピーク相互接続使用率が90％を超える、または平均相互接続使用率が75％を超えると、有効な適合が得られない可能性が高くなります。

6.1.3.5. I/Oバンクの表示

Chip PlannerでデバイスのI/Oバンクマップを表示するには、TasksペインでReport All I/O Banksをダブルクリックします。

6.1.3.6. Viewing High-Speed Serial Interfaces (HSSI)

Chip Plannerは、高速シリアル・インターフェイスのレシーバーおよびトランスミッター・チャネルの詳細なブロックビューを表示します。HSSIブロックビューを表示するには、TasksペインでReport HSSI Block Connectivityをダブルクリックします。

図 40. インテル^® Arria^® 10 HSSIチャネルブロック

6.1.3.7. 配置したノードの送信元と送信先の表示

Chip Plannerでは、Report Registered Connectionsタスクを使用して、コンパイル済みデザインのノードのレジスターされたファンインまたはファンアウトを表示できます。このレポートは、ソースノードと宛先ノードが接続線なしで表示されるという点でGenerate Fanin/Fanout connectionsレポートとは異なり、ビューが不明瞭になる可能性があります。

Chip Plannerで、1つ以上のノードを選択します。
Task ペインにて、Report Registered Connectionsをダブルクリックします。
ダイアログボックスからオプションを選択し、OKをクリックします。

Reportsペインに、レジスターされているソースとデスティネーション・ノードが表示されます。グラフィック表示の表示を切り替えるには、オンまたはオフにします。

図 41. レジスターされた接続の報告

6.1.3.8. 配置されたリソースのファンインおよびファンアウト接続の表示

接続線を含め、リソースにファンインまたはファンアウトするアトムを表示します。

選択したリソースからのファンインまたはファンアウト接続を表示するには、

Chip Plannerツールバーで、Generate Fan-In Connections アイコンまたはGenerate Fan-Out Connections アイコンをクリックします。
Chip Plannerビューに表示されている他の接続を削除するには、Clear Unselected Connections アイコンをクリックします。

Chip Planner Viewメニューからこの操作を実行することもできます。

6.1.3.9. 隣接したファンインおよびファンアウト接続の生成

選択したアトムの即時ファンインまたはファンアウト接続を表示します。　

たとえば、ロジックリソースの直接のファンインを表示すると、ロジックリソースを駆動するルーティング・リソースが表示されます。すべてのロジックリソースとルーティング・リソースのファンインとファンアウトを即座に生成できます。　

即時ファンインまたはファンアウト接続を表示するには、View > Generate Immediate Fan-In ConnectionsまたはView > Generate Immediate Fan-Out Connectionsをクリックします。
表示された接続を削除するには、ツールバーのClear Connectionsアイコンを使用します。

6.1.3.10. 選択したコンテンツの表示　

Chip Plannerで選択した領域の内容の詳細なレポートを表示できます。選択した領域の内容を表示すると、Chip Plannerは、選択したデザイン要素の階層化された色分けされたリストを生成します。この機能により、コンパイラーがデザインの特定のモジュールを配置する場所をすばやく決定できます。　

以下の手順に従って、Chip Plannerで選択したコンテンツを表示します。　

TasksウィンドウでReport Selection Contentsをダブルクリックします。Report Selection Contentsダイアログボックスが表示されます。
Report design instances in selectionで Show registers namesとShow combinational namesをンまたはオフにして、それらのタイプの名前をレポートに表示します。

図 42. Report Selection Contentsダイアログボックス
OKをクリックします。レポートは、Reportsペインで選択した要素のリストを生成して表示します。

図 43. 選択したコンテンツの表示　
レポートフォルダーの色分けをカスタマイズするには、レポートを右クリックしPropertiesをクリックします。Report Name 、Report Color、 Highlighted Area Minimum Sizeをカスタマイズできます。

図 44. 選択されたエンティティー・レポートのプロパティー

6.1.4. Chip PlannerにおけるIOBANK情報

Chip Plannerを使用してロジックエレメント間のパスを探索します。次の例では、Chip Plannerを使用してTiming Analysisレポートからパスをたどります。

6.1.4.1. パスの接続の解析

Chip Plannerで選択したパスまたは接続を構成する要素を確認するには、Chip PlannerツールバーのExpand Connections

アイコンをクリックします。

6.1.4.2. タイミング解析レポートからChip Planneへのパスの探索

タイミング解析レポートからChip Planneへのパスを探索するには、以下のステップを実行します。

タイミング解析レポートで見つけたいパスを選択します。
パスを右クリックしてLocate Path > Locate in Chip Plannerをポイントします。
パスはChip PlannerのLocate Historyウィンドウに表示されます。
図 45. Locate Historyウィンドウのパスリスト

6.1.4.3. 遅延の表示

Show Delays機能を使用すると、Timing Analyzerレポートに表示されるパスのタイミング遅延を確認できます。この機能にアクセスするには、メインメニューのView > Show Delaysをクリックします。または、Chip PlannerツールバーのShow Delaysアイコン

をクリックします。選択したパスの部分遅延を確認するには、Locate Historyウィンドウに表示されているパス遅延の横にある「+」記号をクリックします。

例えば、2 つのロジック・リソース間またはロジック・リソースと配線リソース間の遅延を表示できます。に、複数のロジック・エレメント間の遅延を示します。

図 46. iming Analyzerパスに関連する遅延の表示

6.1.4.4. ルーティング・リソースの表示

Chip PlannerとLocate Historyウィンドウを使用すると、パスまたは接続が使用している配線リソースを表示できます。 Arrival DataパスとArrival Clockパスを選択して表示することもできます。

図 47. 物理ルーティングの表示

Locate Historyウィンドウでパスを右クリックし、Show Physical Routingを選択して物理パスを表示します。表示を調整するには、右クリックしてZoom to Selectionを選択します。

図 48. 配線のハイライト

Fitterがパスをルーティングした行と列を確認するには、パスを右クリックしてHighlight Routingを選択します。

6.1.5. Chip Plannerにおけるアサインメントの表示

適切なレイヤー、またはLayers Settingsペインにブロック使用率を表示するカスタムプリセットを選択すると、Chip Plannerでロケーションの割り当てを表示できます。

Chip Plannerは、割り当て済みのリソースを特定の色（デフォルトではグレー）で表示することによって、ロケーション・アサインメントを視覚的に示します。

6.1.6. Chip Plannerでのデバイスの高消費電力および低消費電力タイルの表示

いくつかIntelデバイスには、高速モードまたは低電力モードのいずれかで動作できるALMがあります。電力モードは、インテル^® Quartus^® Primeソフトウェアでのフィッティングプロセス中に設定されます。これらのALMはグループ化され、「タイル」と呼ばれるより大きなブロックを形成します。

電力マップを表示するには、Fitterを実行した後、 Tasks > Core Reports > Report High-Speed/Low-Power Tilesをダブルクリックします。Chip Plannerは、低電力と高速のタイルを対照的な色で表示します。黄色のタイルは高速モードで動作し、青色のタイルは低電力モードで動作します。

図 49. インテル^® Arria^® 10デバイスでの高消費電力および低消費電力タイルの表示

6.2. Design Partition PlannerおよびChip Plannerを使用したパーティションと地域の作成

デザイン・パーティションでLogic Lock地域を使用すると、フィッターがデザインの他の部分で機能している間、ブロックの位置を保持できます。 Design Partition PlannerをChip Plannerとともに使用すると、エンティティーの接続性と物理的な場所の両方にメリットをもたらす方法でパーティションと領域を作成できます。

インテル^® Quartus^® Prime プロ・エディションデザインでこの手法を使用するには：

デザインをコンパイルします。
Chip PlannerおよびDesign Partition Plannerを開きます。
- Tools > Chip Plannerをクリックします。
- Tools > Design Partition Plannerをクリックします。
Chip Plannerウィンドウで、Tasksペインに移動し、Report Design Partitionsをダブルクリックします。
Chip Plannerで、View > Bird's Eye Viewをクリックします。
Bird's Eyeビューが開きます。
Design Partition Plannerで、すべての大きなエンティティーを親からドラッグします。
または、エンティティーを右クリックして、Extract from Parentをクリックします。

Chip Plannerは、Design Partition Plannerに表示されるエンティティーの物理的な配置を、2つのツール間で一貫した色で表示します。 Chip Plannerの物理的な配置とDesign Partition Plannerの接続を表示できます。
Logic Lock地域に配置するのに適さないエンティティーを特定します。
- Chip Plannerは、デバイスの不連続な領域に物理的に分散するエンティティーを示します。
- Design Partition Plannerは、他のエンティティーへの多数の接続を持つエンティティーを示します。
親のエンティティーにドラッグして、Logic Lock地域に配置するのに適さないエンティティーを親に戻します。
Collapse to Parent
エンティティーを右クリックし、Create Design Partitionをクリックして、残りの各エンティティーのパーティションを作成します。
パーティションを右クリックし、Create Logic Lock Regionをクリックして、各パーティションのLogic Lock地域を作成します。

6.2.1. デザインの接続性と階層の表示

デフォルトでは、コンパイル済みのデザインを開くと、Design Partition Plannerは、デザインを単一の最上位エンティティーとして表示し、下位エンティティーを含みます。 Design Partition Plannerが以前にデザインを開いている場合、デザインは最後の状態で表示されます。

図 50. Design Partition Plannerの最上位エンティティー

エンティティー間の接続を表示するには、トップレベルのエンティティーからエンティティーを抽出するには、それらを周囲の空白にドラッグするか、エンティティーを右クリックしてショートカットメニューのExtract from Parentをクリックします。
エンティティーを抽出すると、Design Partition Plannerはエンティティー間の接続バンドルを描画し、エンティティーのペア間の接続数を表示します。

接続バンドルを使用したパーティション・デザイン
接続バンドルの外観をカスタマイズするか、接続カウントのしきい値を設定するには、View > Bundle ConfigurationをクリックしBundle Configurationダイアログボックスで必要なオプションを設定します。
失敗したパスを含むバンドルを表示するには、Timing Analyzerを開き、Design Partition PlannerでView > Show Timing Dataをクリックします。障害のあるパスを含むバンドルは赤で表示され、障害のあるパスに存在するノードを持つエンティティーも同様です。
バンドル内の接続に関する詳細情報を表示するには、バンドルを右クリックし、Bundle PropertiesをクリックしてBundle Propertiesダイアログボックスを開きます。
接続表示モードと階層表示モードを切り替えるには、View > Hierarchy Displayをクリックします。または、エンティティーの左上隅にある階層アイコンをクリックしてホールドすると、一時的に階層表示に切り替わります。

6.3. Logic LockChip PlannerでのLogicLock領域の使用

Logic LockChip Plannerでリージョンを簡単に作成できます。それらにリソースを割り当てます。

6.3.1. Chip PlannerでのLogic Lock領域間の接続の表示

Chip Plannerを使用してLogic Lock地域を表示および編集できます。Logic Lock地域を表示および編集するにはLogic Lock領域、Layers SettingsウィンドウのFloorplan Editing 、またはまたは、ユーザー割り当てのLogic Lock領域設定が有効になっているレイヤー設定モードを使用します。

Chip Plannerは、Logic Lock地域間の接続を示します。デフォルトでは、各接続を個別の回線として表示できます。2つのLogic Lock地域間の接続を、個々の接続線としてではなく、単一のバンドル接続として表示するように選択できます。このオプションを使用するには、Chip Plannerを開き、ViewメニューのInter-region Bundlesをクリックします。

6.3.2. Logic Lockの領域

Logic Lock領域はフロアプランの位置の制約です。インスタンスまたはノードをLogic Lockの領域に割り当てるときは、それらのインスタンスまたはノードをリージョン内に配置するようにFitterに指示します。フロアプランには複数のLogic Lockの領域を含めることができます。

Logic Lockの領域には保存属性はなく、境界と論理リソースの予約だけがあります。インテル^® Quartus^® Prime プロ・エディションソフトウェアを使用して、完全に階層的なLogic Lockの領域割り当てを実装できます。

Logic Lock領域は2つの要素で構成されています。

Placement Region: デバイスの特定領域に対する制約ロジック。 Fitterは指定した領域にロジックを配置します。領域を予約済みとして指定した場合、フィッターはその領域に他のロジックを配置できません。
Routing Region: 特定のエリアへのルーティングを制限します。デフォルトでは、ルーティング領域は制約されていません。配線領域は配置領域を囲む必要があります。ルーティング領域は予約できません。詳しくは、Defining Routing Regionsを参照してください。

6.3.3. Logic Lockの領域の属性

次の表はLogic Lockの領域の属性の一覧です。インテル^® Quartus^® Primeソフトウェアでは、Logic Lockの領域ウィンドウにデザイン内のすべてのLogic Lockの領域の属性が表示されます。

表 21. Logic Lockの領域の属性
名	値	動作
Width	Number of columns	入力パターンの幅を指定します。
Height	Number of rows	仮数の値を指定します。 Size/StateがAuto/Floatingに設定されている場合、属性はUndeterminedに設定されます。
Origin	Any Floorplan Location	フロアプラン上のLogic Lock領域の位置を指定します。原点はLogic Lock領域の左下隅です。
Reserved	OFF、ON	Fitterがその領域に他のロジックを配置するのを防ぎます。 Reserved割り当てをルーティング領域に適用することはできません。
Core-Only	Off \| On	地域から周辺資源を除外します。インテル^® Quartus^® Primeスタンダード・エディションソフトウェアとは異なり、インテル^® Quartus^® Prime プロ・エディションの領域の割り当てはデフォルトで周辺リソースに適用されます。領域がReservedおよびCore Onlyとして指定されている場合、周辺リソースはその領域から予約されません。
Size/State	Fixed/Locked \| Auto/Floating	FitterのどちらがLogic Lockの領域のサイズと配置を決定するかを指定します。デフォルト値のFixed/Lockedに設定すると、Fixed/Locked領域のサイズと配置を定義します。 Auto/Floatingに設定すると、FitterはLogic Lockの領域のサイズと配置を決定します。
Routing regions	Unconstrained \| Whole Chip \| Fixed with Expansion \| Custom	ルーティング領域の種類。詳しくは、Defining Routing Regionsを参照してください。

6.3.4. インテル Quartus Primeスタンダード・エディションとインテル Quartus Prime プロ・エディション間の割り当ての移行

インテル^® Quartus^® Prime プロ・エディションソフトウェアは、インテル^® Quartus^® Primeスタンダード・エディション Logic Lock（Standard）の割り当てをサポートしていません。したがって、デザインをインテル^® Quartus^® Primeスタンダード・エディションからインテル^® Quartus^® Prime プロ・エディションに移行する場合は、Logic Lock（Standard）の割り当てをLogic Lockの割り当てに変換する必要があります。

6.3.5. Logic Lock領域の作成

6.3.5.1. Logic LockChip Plannerを使用したLogicLock領域の作成

View > Logic Lock Regions > Create Logic Lock Regionをクリックします。
Chip Plannerフロアプランをクリックしてドラッグし、好みの位置とサイズの領域を作成します。

領域を作成したら、領域の形状を定義してから、その領域に単一のエンティティーを割り当てることができます。エンティティーを割り当てたり、形状を定義したりする順番は関係ありません。

6.3.5.2. Project Navigatorを使用したLogic Lock領域の作成

デザインに対して完全なコンパイルまたは分析と作成を実行します。
Project Navigatorがまだ開いていない場合、View > Utility Windows > Project Navigatorをクリックします。Project Navigatorにはデザインの階層が表示されます。
デザイン階層を完全に展開した状態で、任意のデザインエンティティーを右クリックし、Create New Logic Lock Regionをクリックします。
エンティティーを新しい地域に割り当てます。

新しい領域はエンティティーと同じ名前です。

6.3.5.3. Logic Lockの領域ウィンドウでLogic Lockの領域の作成

Assignments > Logic Lock Regions Windowをクリックします。
Logic Lock Regionsウィンドウで、<<new>>をクリックします。

領域を作成したら、リージョンの形状を定義してから、その領域に単一のエンティティーを割り当てることができます。エンティティーを割り当てたり、形状を定義したりする順番は関係ありません。

6.3.5.4. ルーティング領域の定義

ルーティング領域は、ルーティング領域を指定するLogic Lock領域の要素です。ルーティング領域は既存のLogic Lock配置領域を含む必要があります。ルーティング領域を予約済みとして設定することはできません。ルーティング領域を定義するには、 Logic Lock RegionsウィンドウのRouting Regionセルをダブルクリックし、ドロップダウンメニューからオプションを選択します。

有効なルーティング領域オプションは次のとおりです。

表 22. ルーティング領域のオプション
オプション	説明
Unconstrained (default)	フィッターがデバイスで使用可能な任意のルートを使用することを許可します。
Whole Chip	Unconstrainedと同じですが、インテル^® Quartus^® Prime設定ファイル（.qsf）に制約を書き込みます。
Fixed with Expansion	配置領域の輪郭に従います。配線領域は、配置領域よりも大きい行数/列数で拡大または縮小されます。
Custom	Logic Lock領域の周囲にカスタム・シェイプ・ルーティング領域を作成できます。 Customオプションを選択すると、Chip Planner内で配置領域と配線領域が個別に移動します。この場合、Shiftキーを使用して両方を選択して配置領域と配線領域を移動します。

図 51. Routing regions

6.3.5.5. 隣接しないLogic Lock領域

Logic Lock領域操作ツールを使用して、分離した領域を作成できます。非連続領域は、すべての領域属性に対して単一のX領域として機能します。

図 52. Logic Lock

6.3.5.6. 自動サイズ領域の使用に関する考慮事項

Auto/Floating Size/State領域を使用する場合、以下のことを考慮に入れてください。

Auto/Floating領域は予約できません。
Logic Lock領域が空でないことを確認してください。インスタンスを領域に割り当てないと、Fitterはサイズを0×0に縮小し、その領域を無効にします。
領域はパーティションに関連付けられていてもいなくてもかまいません。パーティションを Auto/Floating Size/State Logic Lockリージョンと組み合わせると、特定の適切な課題を柔軟に解決できます。しかし、追加したすべての制約は使用可能な解を減らし、制約が多すぎるとFitterは解を見つけられない可能性があります。いくつかの場合があります：
- パーティションが合成時に保持されるか保持されない場合、Logic Lock領域はロジックを特定の領域に限定し、Fitterがパーティション内のロジックを最適化し、Logic Lock領域内の配置を最適化できるようにします。
- パーティションが配置時に維持される場合、配線される場合、または最終的な場合、パーティションのロジックの位置は固定されているため、Logic Lock領域は有効な配置境界ではありません。
- ただし、Logic Lock領域が予約されている場合、Fitterはその領域に他のロジックを配置することを避けます。これにより、リソースの混雑を減らすことができます。
Logic Lock領域の結果が仕様を満たすと、次のことができます。
- Logic Lock領域を Fixed/Locked Size/Stateに変換します。
- Logic Lock領域を Auto/Floating Size/State属性のままにして、その領域を「まとめて」機能のタイプとして使用します。
- Logic Lock領域がパーティションでもある場合は、そのパーティション内の配置配線を維持し、領域全体を削除できます。

6.3.6. Logic Lock領域の形状のカスタマイズ

カスタムシェイプのLogic Lock領域を作成するために、論理演算を実行できます。長方形ではないLogic Lock領域を使用すると、特定のリソースを除外したり、特定のデバイスリソースの周囲にデザインの一部を配置してパフォーマンスを向上させることができます。

重要: 17.1のLogic Lock形状には元に戻す機能はありません。

6.3.6.1. Logic Lock領域への新しい図形の追加

既存のLogic Lock領域に新しい形状を追加するには、Chip Plannerで次の手順を実行します。

Logic Lock地域を選択してください。
Navigationツールバーで、Add Logic Lock Regionアイコンをクリックします。
クリックしてドラッグし、追加したい図形を生成します。新しい形状が選択したLogic Lock領域と自動的に結合します。

重要: 複数の領域を選択した場合、操作はすべての領域に新しい形状を追加します。

図 53. Add Logic Lock Region機能の使用

6.3.6.2. Logic Lock領域からの形状の減算

既存の領域から形状を減算するには、Chip Plannerで次の手順を実行します。

Logic Lock領域を選択します。
Navigationツールバーで、Subtract Logic Lock Regionアイコンをクリックします。
減算したい図形をクリックしてドラッグします。変更された領域が自動的に表示されます。

操作は選択したすべての領域で実行されます。

図 54. 減算Logic Lock領域機能の使用

6.3.6.3. Logic Lockリージョンのマージ

2つ以上のLogic Lockリージョンをマージするには、次の手順を実行します。

マージする予定の領域に論理割り当てが1つだけあることを確認してください。　
結果の領域が必要な場所に領域を配置します。　
Shiftキーを押しながらそれぞれをクリックして、マージする個々のリージョンをすべて選択します。　
Logic Lock地域で選択したいずれかのタイトルバーを右クリックして、 Logic Lock Regions > Merge Logic Lock Regionを選択します。個々のリージョンをマージして、単一の新しいリージョンを作成します。
複数の名前付きリージョンを選択した場合、Merge Logic Lock Regionオプションが無効になっています。

図 55. Using the Merge Logic Lock Region command

6.3.6.4. 隣接しないLogic Lock領域

Logic Lock領域操作ツールを使用して、分離した領域を作成できます。非連続領域は、すべての領域属性に対して単一のX領域として機能します。

図 56. Logic Lock

6.3.7. Logic Lock領域へのデバイスリソースの配置

デザイン内のエンティティーは1つのLogic Lock領域にのみ割り当てることができますが、エンティティーは階層によって領域を継承できます。この階層により、サブ領域内のリソースを予約せずに、予約領域にサブ領域を持たせることができます。

Logic Lock領域の境界にデバイスリソースの一部が含まれている場合、インテル^® Quartus^® Primeソフトウェアはリソース全体をその領域に割り当てます。

Logic Lock Regionウィンドウを使用してインスタンスを追加するには、領域を右クリックして Logic Lock Properties > Addを選択します。あるいは、インテル^® Quartus^® Primeソフトウェアでエンティティーを階層ビューアからLogic Lock Regions WindowのLogic Lock領域の名前フィールドにドラッグすることもできます。

6.3.7.1. 空のLogic Lock領域

インテル^® Quartus^® Primeでは、メンバーのいない地域を持つことができます。空の領域は、将来のロジックのためにFPGA内のスペースを管理するためのツールです。この手法は、領域をReservedに設定した場合にのみ機能します。

空のLogic Lock領域を使用する理由はいくつかあります。

予備的なフロアプラン
複雑なインクリメンタル・ビルド
チームベースのデザインと相互接続論理
論理配置の制限

Logic Lock領域はルーティング・リソースを予約しないため、Fitterはルーティング目的でこの領域を使用できます。

空のLogic Lock領域にはCore Only属性を使用してください。空の領域に周辺リソースを含めると、ペリフェラル・コンポーネントの配置が制限され、デザインが合わなくなる可能性があります。空の領域に名前を付けた後は、移入されたLogic Lock Regionと同じ操作を実行できます。

図 57. 空の領域の外側に配置されたロジック

この図は、空のLogic Lock領域とその周囲のロジックを示しています。ただし、一部のIO、HSSIO、およびPLLが空き領域にあります。この配置は、出力ポートがIOに接続し、IOが常にroot_partition（最上位パーティション）の一部になっているために発生します。

6.3.7.2. ピン･アサインメント

Logic Lock領域は、メモリーとピンを含むすべてのデバイスリソースをその境界内に組み込んでいます。Core Only属性がオフになっていない限り、インテル^® Quartus^® Prime プロ・エディションソフトウェアは、エンティティーをリージョンに割り当てるときにピンを自動的に含めません。

手動でピンをX領域に割り当てることができます。ただし、この配置は地域に場所の制約を課します。ソフトウェアは、デバイスの周辺を囲むロックされた領域へのピン割り当てにのみ従います。ロック領域には、リソースとしてI/Oピンを含める必要があります。

6.3.7.3. 予約されるLogic Lock領域

Reserved属性は、Logic Lock領域に明示的に割り当てたエンティティーとノードのみをLogic Lock領域に配置するようにFitterに指示します。

インテル^® Quartus^® Primeソフトウェアは、すべてのエンティティーとノードの割り当てをLogic Lock領域に割り当てます。場合によっては、エンティティーやノードが地域全体を占めていないため、地域のリソースの一部が使用されていないことがあります。

領域のリソース使用率とパフォーマンスを向上させるために、インテル^® Quartus^® Primeソフトウェアはデフォルトで、他の地域に割り当てられていない他のノードおよびエンティティーで未使用のリソースを満たします。この動作を防ぐには、 Logic Lock RegionsウィンドウでReservedをオンにします。

6.3.7.4. 仮想ピン

仮想ピンは、コンパイラーがコンパイル中にピンではなく一時的にロジック要素にマップするI/O要素です。ソフトウェアは、仮想ピンをLUTとして実装します。仮想ピンを割り当てるには、Assignment Editorを使用します。仮想ピンロジックオプションをI/Oエレメントに割り当てることにより、仮想ピンを作成できます。

Virtual Pinの割り当てを入力ピンに適用すると、ピンはFPGAピンとして表示されなくなります。コンパイラーは、デザインの仮想ピンをGNDに修正します。仮想ピンはフローティング・ノードではありません。

仮想ピンは、最上位デザインにエンティティーをインポートした後にノードになる下位レベルデザインエンティティーのI/O要素にのみ使用します。たとえば、部分的なデザインをコンパイルするときに使用します。

注: Virtual Pinピンロジックオプションは、入力ピンまたは出力ピンに割り当てる必要があります。このオプションを双方向ピン、トライステートピン、または登録済みI/Oエレメントに割り当てると、Analysis＆Synthesisはその割り当てを無視します。このオプションをトライステートピンに割り当てると、フィッターはI/Oバッファーを挿入してトライステート・ロジックを考慮します。したがって、ピンを仮想ピンにすることはできません。割り当てられたピンを引き続き仮想ピンとして使用する場合、トライステートピンの代わりにマルチプレクサー・ロジックを使用できます。デバイスI/Oピンに直接接続する信号を除き、トライステート・ロジックを使用しないでください。

最上位デザインでは、これらの仮想ピンを別のモジュールの内部ノードに接続します。仮想ピンに割り当てることにより、それらのピンを、最上位モジュールの対応する内部ノードと同じデバイス上の同じ場所または領域に配置できます。ターゲットデバイスが許可するよりも多くのピンでモジュールをコンパイルする場合、Virtual Pinピンオプションを使用できます。 Virtual Pinピンオプションを使用すると、最上位デザインに統合した後、モジュールのパフォーマンスにより密接に一致するデザインモジュールのタイミング解析が可能になります。

Node Finderを使用して、デザイン内の割り当てられたすべての仮想ピンを表示するには、Filter TypeをPins: Virtualに設定します。 Assignment EditorからNode Finderにアクセスするには、Toフィールドをダブルクリックします。フィールドの右側に矢印が表示されたら、クリックしてNode Finderを選択します。

6.3.7.5. 例：インテル Arria 10 FPGAの配置のベストプラクティス

Logic Lock領域では、デバイストポロジを考慮する必要があります。

この例では、インテル^® Arria^® 10 FPGAをターゲットとするデザインのI/OカラムがLogic Lock領域の場所を制約する方法について説明します。

図 58. インテル^® Arria^® 10 FPGAのI/Oカラムインテル^® Arria^® 10 FPGAには、デバイスの中央にI/Oカラムがあります。信号は、デバイスの端に面する側からのみこれらの列に出入りできます。

図 59. インテル^® Arria^® 10 FPGAのI/Oカラム列を横切る信号I/Oカラムを横切るように信号をルーティングすると、ルーティング遅延が増加し、デザインのパフォーマンスが低下する可能性があります。

図 60. インテル^® Arria^® 10 FPGALogic Lockの地域の戦略的配置

Logic Lock領域にI/Oカラムとインターフェイスするレジスターが含まれている場合、領域がI/OカラムとコアロジックをカバーするようにLogic Lock領域を配置し、外側の列のエッジに隣接するI/Oカラムにアクセスしやすくします。
高速信号の場合、Logic Lock領域をI/Oカラムの外側に配置すると、フィッターが列を横切って遅延が発生する可能性が低くなるため、最良の結果を得ることができます。

6.3.8. 領域の階層化

Logic Lockリージョンは完全に階層的です。親領域には、すべての子領域が完全に含まれている必要があります。 ReservedおよびCore-Onlyの割り当ても階層的に適用されます。

Logic Lock割り当ては、他の制約および割り当てと同じ優先順位に従います。

デザイン内のエンティティーは1つのLogic Lock領域にのみ割り当てることができますが、エンティティーは階層ごとに領域を継承できます。この階層により、サブリージョンのリソースを予約せずに、予約済みリージョンにサブリージョンを設定できます。

6.3.9. トランシーバーの追加機能

Logic Lock Regions Windowリージョンウィンドウを補完するために、インテル^® Quartus^® PrimeソフトウェアにはLogic Lockリージョンを使用したデザインに役立つ追加機能があります。

6.3.9.1. インテル Quartus Primeの改訂機能

デザイン内のさまざまなLogic Lock領域を評価する場合、さまざまな構成を試して、目的の結果を得ることができます。インテル^® Quartus^® Prime改訂機能を使用すると、最適な構成が見つかるまで、同じプロジェクトを異なる設定で整理できます。

リビジョン機能を使用するには、Project > Revisionsを選択します。現在のデザインまたは以前に作成されたリビジョンからリビジョンを作成できます。各リビジョンには、関連する説明を含めることができます。リビジョンを使用して、リージョン用に作成された配置制約を整理できます。

6.3.10. Logic Lock Regionsウィンドウ

Logic Lock地域ウィンドウには、デザインで定義されているすべてのリージョンの概要が表示されます。 Logic Lock地域ウィンドウを使用して、Logic Lock地域の作成、要素の割り当て、およびプロパティーの変更を行います。

View > Logic Lock Windowをクリックし、インテル^® Quartus^® PrimeでAssignments > Logic Lock Windowをクリックして、Chip PlannerのLogic Lock地域ウィンドウを開きます。

図 61. Logic LockLogicLock Regionsウィンドウ

列をドラッグアンドドロップして順序を変更することで、Logic Lock地域ウィンドウをカスタマイズできます。列見出しを右クリックしてショートカットメニューで適切な列を選択することにより、オプションの列を表示または非表示にすることもできます。

Logic Lock Region Propertiesダイアログボックス

Logic Lock Region PropertiesLogic Lockダイアログボックスは、Logic Lock領域内に割り当てられるエンティティー・ノード、および必要なリソースなど、LogicLock region領域に関する詳細な情報を取得するのに使用します。

Logic Lock Regions Propertiesを開くには、 Logic Lock Regions Properties...を選択します。

6.3.11. リージョンへのスナップ　

Chip Plannerは、Logic Lock地域をサポートします。ここで、Logic Lock作成された領域は常にラボにスナップされます。それはインテル^® Arria^® 10およびIntel^® Agilex^® FPGA、およびIntel^® Stratix^® 10 FPGAのクロックセクターのクロック領域に適用可能です。

デフォルトでは、Logic Lock地域ンは常にラボにスナップされます。View > Logic Lock Regions > Snap Logic Lock Region toをクリックしてデフォルトを変更することができます。

注: 次の画像で確認できるように、Logic Lock領域で操作（たとえば、領域の作成、サイズ変更、移動）を実行し、クロック領域にスナップすると、クロック領域またはセクターが（オレンジ色の境界で）表示されます。ラボにスナップする場合は表示されません。

図 62. 領域にスナップ　

リージョンにスナップすると、Logic Lock領域境界は対話モードで表示されます。次の動作を観察できます。

Creating Region:マウスを左クリックして、Logic Lock領域。マウスを離すと、作成されたLogic Lock領域は、含まれているクロック領域またはセクターにスナップします。
Resize region (and resize diagonal):マウスを左クリックしてLogic Lock領域ハンドルドラッグします。マウスを離すと、Logic Lock領域はサイズを変更し、含まれているクロック領域またはセクターにスナップします。
Move region: クロック領域の境界を強調表示するLogic Lock領域を選択してドラッグします。マウスボタンを離すと、Logic Lock領域は新しい位置に移動し、含まれているクロック領域またはセクターにスナップします。
- Same place and route regions are moved:両方のLogic Lock領域が移動し、含まれているクロックセクターにスナップします。
- Only place | route region is moved:選択された領域が移動してクロックセクターにスナップし、領域の新しい場所またはサイズが「ルートBボックスに含まれるBボックスを配置する」ルールに準拠していない場合は警告が表示されます。
Subtract or make a hole:クロック領域にスナップモードで減算を実行する場合、領域がクロック領域またはセクターにスナップされる領域を作成し、次に減算します。

6.4. Chip Plannerでのユーザー定義のクロック領域の使用　

Chip Plannerでクロック領域を簡単に作成して操作し、領域にクロックを割り当てることができます。　

ユーザー定義のクロック領域割り当てを作成して、特定のグローバルクロック信号が、今後のすべてのデザイン反復を通じてデバイスの特定の領域のリソースで利用できるようにすることができます。グローバル信号リソースが関係する輻輳の例では、信号が他のセクターの輻輳したクロックリソースを使用しないように、より小さなクロック領域の割り当てを指定できます。

ユーザー定義のクロック領域を作成してからデザインをコンパイルすると、それらのユーザー定義のクロック領域はFitter定義のクロック領域として表示され、編集できなくなります。　

ユーザー定義のクロック領域機能サポートの概要　

機能	クロック領域のサポート
Shapes of clock regions.	クロック・セクター・グリッドにスナップする長方形の領域に限定されます。
Peripheral element assignments.	クロッキング・デザイン要素に限定されます。
Clock region name.	ソース・クロッキング・デザイン要素によって識別されます。
Support for multiple instances in the same regions.	クロック・デザイン・エレメントごとに1つの領域を作成し、複数のクロック・デザイン・エレメントに同じ定義を指定して、同じクロック領域に割り当てます。

インテル^® Stratix^® 10およびインテル^® Agilex™ デバイスでのClock Regionの割り当て

Chip PlannerのClock Sector Regionレイヤーにあるように、セクターグリッドで寸法が定義されている長方形にクロック領域を制限できます。長方形は、その左下隅と右上隅の座標によって定義されます。たとえば、SX0、SY0、SX1、SY1は、クロックをセクター0,0の左下からセクター1,1の右上までの2×2の領域に制限します。

外接する四角形は、チップ座標で指定することもできます（例： X37 Y181 X273 Y324）。ただし、このような制約はセクターごとに調整する必要があります。 Fitterは自動的に、元の割り当てを囲む最小のセクター整列長方形にスナップします。

6.4.1. Chip Plannerを使用したLogicLock領域の作成

Create Clock Assignment アイコンを選択するか、またはView > Clock Assignments > Create Clock Assignmentをクリックします。
Chip Plannerフロアプランをクリックしてドラッグし、希望の場所とサイズのクロック領域を作成します。描画する領域は、その領域を含むことができる最小のクロックセクターにスナップします。作成、移動、サイズ変更などのインタラクティブなクロック割り当て操作中、クロック・セクター・グリッドはオレンジ色で表示され、クロックセクターに対するクロック領域の配置を容易にします。

領域でのクロック」記号のタイトルバーで、それをクロック領域として識別します。デフォルトでは、コンテキスト・メニューからクロック信号を割り当てるまで、新しく作成されたクロック領域の名前はunassignedになります。

図 63. 新しく作成されたクロック領域　

6.4.2. クロック割り当てのサイズ変更　

クロックの割り当てを選択します。ハンドルは領域の両側と角に表示されます。　
選択したハンドルの上に十字線を配置すると、サイズ変更のマウスカーソルが表示されます。　
マウスの左ボタンを押したまま、サイズ変更カーソルをドラッグして、クロック割り当ての境界を拡大または縮小します。マウスボタンを離すと、クロック割り当ての境界が最も近い含まれるクロックセクターグリッドにスナップします。

6.4.3. クロック割り当ての移動　

クロックの割り当てを選択します。　
クロック割り当てのタイトルバーの上に十字線を配置すると、移動カーソルが表示されます。　
マウスの左ボタンを押したまま、クロックの割り当てを目的の新しい場所にドラッグします。

6.4.4. Clock Region Assignmentの削除

　削除するクロック割り当てを選択します。
クロック割り当てのタイトルバーを右クリックしてコンテキストメニューを表示するか、メインメニューバーからViewを選択します。
Clock Assignments > Delete Clock Assignmentをクリックします。
選択したクロック割り当てを削除することを確認するように求められます。Yesをクリックして削除を確認します。

指定したクロック領域の割り当てがシステムから削除されます。　

6.4.5. クロック信号をクロック領域に割り当てる　

クロック割り当てのタイトルバーを右クリックしてコンテキストメニューを表示するか、メインメニューバーからViewを選択します。
Clock Assignments > Set Clock Signal Nameをクリックします。
Set Clock Signal Nameダイアログボックスで、目的のクロック信号名を参照または入力します。
OKをクリックします。

システムは、指定されたクロック信号の名前に従って、クロック割り当ての名前を変更します。　

6.4.6. Clock Assignment Properties　

Clock Assignment Propertiesペインには、選択したクロック割り当てのプロパティーが表示されます。

デフォルトでは、Clock Plannerの右側のタブにClock Assignment Propertiesペインが表示されます。　

図 64. Clock Assignment Propertiesペイン

6.5. スクリプティング・サポート

この章で説明する手順の実行と設定はTclスクリプトで行うことができます。

6.5.1. Tclコマンドを使用したLogic Lock割り当ての作成

インテル^® Quartus^® Primeソフトウェアは、Logic Lock割り当てを作成または変更するTclコマンドをサポートしています。

注: ノードへの完全な階層パスを使用して、ノード名を指定します。

配置領域の作成または変更

Logic Lock

X46 Y36 X65 Y49

set_instance_assignment -name PLACE_REGION "X46 Y36 X65 Y49" -to <node names>

同じコマンド形式を使用して、既存の割り当てを変更できます。
;
PLACE_REGION

ルーティング領域の作成または変更

次の割り当てにより、バウンディングボックス座標X5 Y5 X30 Y30のルーティング領域が作成されます。

set_instance_assignment -name ROUTE_REGION -to <node names> "X5 Y5 X30 Y30"

同じコマンド形式を使用して、既存の割り当てを変更できます。
ルーティング領域が割り当てられているすべてのインスタンスには、それぞれの配置領域が必要です。ルーティング領域には配置領域が完全に含まれている必要があります。

領域を予約済みとして指定

次の割り当てにより、既存のリージョンが予約されます。

set_instance_assignment -name <instance name> RESERVE_PLACE_REGION -to <node names> ON

配置領域のみを予約できます。

リージョンをコアのみとして指定

デフォルトでは、インテル^® Quartus^® Prime プロ・エディションソフトウェアにはLogic Lock割り当てにピンが含まれています。領域をコアのみ（つまり、制約されていないインスタンスの周辺ロジック）として指定するには、次の割り当てを使用します。

set_instance_assignment -name <instance name> CORE_ONLY_PLACE_REGION -to <node names> ON

6.5.2. Tclコマンドを使用した仮想ピンの割り当て

my_pinというピンの仮想ピンの設定をオンにする場合は、以下のTclコマンドを使用します。

set_instance_assignment -name GLOBAL_SIGNAL "ON" -to "dqsbusout"

6.5.3. Logic Lock領域割り当ての例

これらの例は、.qsfファイル内のLogic Lock領域の割り当ての構文を示しています。必要に応じて、Assignment Editor、Logic Lock Regions Window、またはChip Plannerでこれらの割り当てを入力します。

矩形Logic Lock領域の割り当て

矩形Logic Lock領域を右下隅の（10,10）および右上隅の（20,20）へそれぞれ割り当てます。

set_instance_assignment –name PLACE_REGION –to a|b|c "10 10 20 20"

非矩形Logic Lock領域の割り当て

インスタンスの「a|b|c」を非矩形L字型Logic Lock領域へ割り当てます。ソフトウェアは、それぞれ4個の数字を新しい矩形として処理します。

set_instance_assignment –name PLACE_REGION –to x|y|z "X10 Y10 X20 Y50; X20 Y10 X50 Y20"

従属Logic Lockインスタンスの割り当て

デフォルトでは、インテル^® Quartus^® Primeソフトウェアは、すべての子インスタンスをその親のLogic Lock領域に制約します。子インスタンスへの制約はすべて、その上位の制約とインタセクトします。たとえば以下の例では、「a|b|c|d」の下のすべてのロジックは、矩形(0,0)、(15,15)ではなく、(10,10)、(15,15)に制約されます。これは、子の制約が親の制約とインタセクトするために発生します。

set_instance_assignment –name PLACE_REGION –to a|b|c "10 10 20 20"
set_instance_assignment –name PLACE_REGION –to a|b|c|d "0 0 15 15"

複数のLogic Lockインスタンスの割り当て

デフォルトでは、Logic Lock領域の制約により、他のインスタンスのロジックが同じ領域を共有することができます。これらの割り当ては、インスタンスcとインスタンスgを同じ場所に配置します。この戦略は、インスタンスcとインスタンスgが大きく相互作用している場合に便利です。

set_instance_assignment –name PLACE_REGION –to a|b|c "10 10 20 20"
set_instance_assignment –name PLACE_REGION –to e|f|g "10 10 20 20"

予約Logic Lock領域の割り当て

1 つのインスタンスおよびその下位にある任意のインスタンスに対し、全Logic Lock領域を予約することが可能です。

set_instance_assignment –name PLACE_REGION –to a|b|c "10 10 20 20"
set_instance_assignment –name RESERVE_PLACE_REGION –to a|b|c ON

# The following assignment causes an error. The logic in e|f|g is not
# legally placeable anywhere:
# set_instance_assignment –name PLACE_REGION –to e|f|g "10 10 20 20"

# The following assignment does *not* cause an error, but is effectively
# constrained to the box (20,10),(30,20), since the (10,10),(20,20) box is reserved
# for a|b|c
set_instance_assignment –name PLACE_REGION –to e|f|g "10 10 30 20"

6.6. デザイン・フロアプランの解析および最適化の改訂履歴

この章には、次の改訂履歴が適用されます。

表 23. 改訂履歴
ドキュメント・バージョン	インテル^® Quartus^® Primeバージョン	変更内容
2019.07.30	19.3.0	新しいChip Plannerでのユーザー定義のクロック領域の使用セクションを追加しました。
2019.07.01	19.1.0	Snap Logic Lock Region toオプションを説明する新しいリージョンへのスナップトピックを追加。
2019.04.01	19.1.0	選択したデザイン要素をリストする新しいレポートを説明する新しい「選択したコンテンツの表示」トピックを追加。
2018.09.24	18.1.0	「クロックセクター使用率の表示」トピックを追加。「配置されたノードのソースと宛先の表示」トピックを追加。トピック「ファンインおよびファンアウト接続の生成」から「配置されたリソースのファンインおよびファンアウト接続の表示」にを変更。
2018.05.07	18.0.0	フロアプランに反復法を使用するための推奨事項を追加。
2017.11.06	17.1.0	LogicLock PlusのインスタンスをLogic Lockに変更。自動サイズのロジックロック領域のサポートを追加。空のロジックロック領域のサポートを追加。
2017.05.08	17.0.0	章の再編成とコンテンツの更新。　図：クロック領域、ロケート履歴ウィンドウのパスリスト、物理ルーティングの表示、四角形の追加機能の使用、四角形の減算機能の使用、 LogicLock領域に穴を作成、不連続なLogicLock領域、ルーティング領域、外部に配置された論理空の領域を追加。図：HSSIチャネルブロック、Arria 10デバイスのハイライトルーティング、高速および低電力タイル、遅延ハイライトルーティングの表示、チッププランナーでの割り当ての表示、LogicLock Plusリージョンウィンドウ、マージLogicLock Plusリージョンコマンドの使用を更新。トピック： LogicLock Plus領域への四角形の追加、LogicLock Plus領域からの四角形の減算を作成。 Chip Plannerを使用したデザインフロアプランの分析と最適化からデザインフロアプランの分析と最適化に改名章を更新。
2016.10.31	16.1.0	Intelのブランド変更を実装。 LogicLock Plus領域に穴を作成する方法を説明するトピックを追加。
2016.05.02	16.0.0	LogicLock Plusリージョンの作成に関する情報を更新。
2015.11.02	15.1.0	表記をQuartus IIからQuartus Primeへ変更。 LogicLock領域の使用方法に関する情報を追加。
2015.05.04	15.0.0	LogicLock領域の色分けに関する情報を追加。
2014.12.15	14.1.0	割り当てられた入力が利用できないことを明確にするために、仮想ピン割り当ての説明を更新。
2014年6月	14.0.0	フォーマットを更新。
2013年11月	13.1.0	レガシーHardCopyデバイスのサポートを削除。
2013年5月	13.0.0	「ルーティングの混雑の表示」セクションを更新Chip PlannerのQuartus UIコントロールへの参照を更新。
2012年6月	12.0.0	サーベイ・リンクを削除。
2011年11月	11.0.1	テンプレートを更新。
2011年5月	11.0.0	11.0リリース用に更新。
2010年12月	10.1.0	Nios II 10.1 のリリースのための更新
2010年7月	10.0.0	デバイス・サポート・リストを更新タイミングクロージャフロアプランへの参照を削除。「タイミングクロージャフロアプランを使用した設計解析」セクションを削除。オンラインヘルプトピックへのリンクを追加。「LogicLock領域をDesign Partition Plannerで使用する」セクションを追加。「クリティカルパスの表示」セクションを更新。図を更新ドキュメント改訂履歴テーブルのフォーマットを更新。
2009年11月	9.1.0	全体でサポートされるデバイス情報を更新。古いデバイスファミリー・のタイミング・クロージャー・フロアプランに関連する非推奨セクションを削除しました。（古いデバイスファミリーでのタイミング・クロージャー・フロアプランの使用については、ドキュメント・アーカイブで入手可能な以前のバージョンのQuartus Primeハンドブックを参照してください。）「非長方形のLogicLock領域の作成」セクションを更新。「選択された要素ウィンドウ」セクションを追加。表12-1を更新
2008年5月	8.0.0	次のセクション「チッププランナーのタスクとレイヤー」、「LogicLock領域」、および「タイミングク・ロージャー・フロアプランのLogicLock領域」を更新。次のセクション「LogicLock領域の予約」、「非長方形のLogicLock領域の作成」、および「デバイスで使用可能なクロックネットワークの表示」を追加。表10-1を更新。次のセクションタイミングクロージャフロアプランを使用したLogicLock領域デザイン解析の予約を削除。

7. ECO

通常のFPGAプロジェクト開発サイクルでは、デザインのプログラマブル・ロジック部分の仕様がデザインプロセス中に変更されることがよくあります。インテル^® Quartus^® Primeソフトウェアは、設計を完全にコンパイルした後でも、土壇場で対象を絞った設計変更（エンジニアリング変更要求（ECO）とも呼ばれる）をサポートします。

ECOは通常、設計検証段階で発生します。たとえば、検証中に、ネットリスト接続の変更、LUTの論理エラーの修正、PLLクロック周波数の調整など、設計に小さな変更が必要であると判断しました。デザインで完全な再コンパイルを実行するのではなく、ECOを実装すると、必要な時間が短縮され、影響を受けるロジックのみが変更されます。　

:: quartus :: ecoパッケージを使用して、TclスクリプトでECOコマンドを指定します。　

注: インテル^® Quartus^® Prime プロ・エディションソフトウェアのECOはインテル^® Stratix^® 10そしてインテル^® Agilex™ デバイスにのみサポートされています。

7.1. Engineering Change Orderフロー

フロー
ECOコマンドおよびECOコマンドの制限を確認して、ECOコマンドが変更をサポートしているかどうかを確認します。
ECO Tclクリプトの例に示されるようにTclスクリプトを作成します。
ECOコンパイルを実行する前にProject > Archive Projectをクリックして、コンパイル・データベースと出力ファイルセットをアーカイブします。
Processing > Start > Start ECO Compilation をクリックします。

図 65. ECOコンパイルの実行
ECO Tcl Scriptスクリプトファイルを指定し、OKをクリックします。 FitterはECOコマンドを処理し、最終的なネットリストを更新します。コマンドを誤って指定すると、Fitterはエラーを生成します。 Fitter処理が完了すると、変更が適用されます。
デフォルトでは、ECOコンパイルが成功した後、Assemblerが自動的に実行され、プログラミング・ファイルが生成されます。フロー中にAssemblerを自動的に実行しないようにするには、コンパイル・ダッシュボードのAssemblerステージのチェックボックスをオフにします。
ECOの結果は、Timing Analyzer、Netlist Viewer、Chip Plannerなどのフィット後の分析ツールで確認できます。

GUIの代わりに次のコマンドラインを使用できます。

GUIの代わりに次のコマンドラインを使用できます。
```
execute_flow -eco <script>.tcl
```
デフォルトでは、Tcl Console ECOコンパイルが成功した後、Assemblerが自動的に実行されます。 Assemblerの自動実行を無効にするには、プロジェクトの.qsfファイルに以下を追加します。
```
set_global_assignment -name FLOW_DISABLE_ASSEMBLER ON
```
コマンドラインから次のコマンドを実行します。
```
quartus_fit <project> -c <revision> --eco <script>.tcl
```
コマンドラインから実行すると、インテル^® Quartus^® Primeアクティブ GUIアプリケーションは自動的に更新されません。 GUIを更新するには、プロジェクトを閉じて再度開く必要があります。

注: ECOを実装した後にデザインでFitterを再実行すると、FitterはECOの変更を上書きします。 ECOの変更を永続的に実装する場合は、RTLおよびIPパラメーターも更新してから、デザインを再コンパイルする必要があります。

7.2. ECO Tclクリプトの例

次に、lutmaskを変更して接続を再ルーティングするECO Tclスクリプトの例を示します。　

図 66. ECO Tclスクリプトの例　

7.3. ECOコマンド

インテル^® Quartus^® Prime プロ・エディションソフトウェアは、次のE COコマンドをサポートしています。

7.3.1. make_connection

説明

ソース信号を宛先ブロック端子に接続します。ポートに既存の接続がある場合、コマンドは前の接続を削除し、指定した信号に接続します。実際のルーティングの変更は、スクリプトの最後で暗黙的に発生します。ネットリストビューアでノードを右クリックし、Propertiesをクリックすると、ノード名を見つけることができます。

使用方法

次の例では、top|a_outをノードtop|xのD入力ポートに接続しています。

make_connection -from top|a_out -to top|x -port D

引数

from: 新しい接続のソースブロックの出力ネット。

to: 宛先ブロックの名前。

port: 宛先ブロックの入力端子名。

オプション

tieoff

入力ポートを明示的にVCCまたはGNDに接続します。

VCCまたはGND

例えば、

make_connection –tieoff VCC –to {node1} –port DATAA

to: 宛先ブロックの名前。

port: 宛先ブロックの入力端子名。

7.3.2. remove_connection

説明

宛先ブロックポートからsrc信号を切断します。実際のルーティングの変更は、スクリプトの最後で暗黙的に発生します。Netlist Viewerアでノードを右クリックし、Propertiesをクリックすると、ノード名を見つけることができます。

使用方法

次の例では、ノードtop|xのD入力ポートからtop|a_outを切断し、 top|x：Dを切断状態に設定します。

remove_connection -from top|a_out -to top|x -port D

引数

from: 現在の接続のソースブロックの出力ネット。

to: 宛先ブロックの名前。

port: 宛先ブロックの入力端子名。

7.3.3. modify_lutmask

説明

一致する宛先ノードのlutmaskを、2進数または16進数のlutmask値（-mask）、または指定された論理式から計算された同等のlutmask値（-eqn）で変更します。

使用方法

次の例では、ノードtop|xのD入力ポートからtop|a_outを切断し、 top|x：Dを切断状態に設定します。

modify_lutmask -to top|lut_c -eqn {a&b&c}
modify_lutmask -to top|lut_a -mask 0xFF00FF00
modify_lutmask -to top|lut_b -mask 0b111111111001010

引数

eqn: 入力の論理式（A, B, C, D, E, F）。サポートされている字句トークンには、 AND('&') 、OR('|')、XOR('^')、NOT('!')、OPEN_BRACE('(')、CLOSE_BRACE(')')があります。 -maskまたは-eqnを指定します。

to: 宛先アトム名。

mask: バイナリーまたは16進形式で変更されるlutmask値。 -maskまたは-eqnを指定します。

注: Resource Property Viewerでlutmask方程式を表示すると、A、B、C、およびD入力のF0/F1/F2/F3 LUTに関して方程式が表示されます。EまたはF入力も使用するLUTの場合、ALMダイアグラムがEおよびFマルチプレクサに対して示す接続性を使用して、これらのサブ機能を組み合わせる必要があります。

7.3.4. adjust_pll_refclk

説明

入力リファレンスクロック周波数を変更して、IOPLL周波数を変更します。次の規定が適用されます。

元のrefclkとoutclkの比率を維持します。
変更するIOPLLはIPクロックを生成できません。
カスケードIOPLLは直接接続する必要があります（それらの間にクロックゲートはない）。
IOPLLを「非専用」補償モードにすることはできません。
すべてのIOPLLで、outclksデューティー・サイクルは50に等しく、位相シフトは0に等しくなります。
インテル^® Agilex™ デバイスはサポートされません。

使用方法

次の例では、入力クロック周波数を100 MHzに変更して、* pll_main * IOPLLを調整します。

adjust_pll_refclk -to {*pll_main*} -refclk 100

引数

から: 調整するアップストリームIOPLLのインスタンス名。ターゲット名の[または]文字をエスケープします。

refclk: MHzでの新しいrefclk周波数値。

7.3.5. modify_io_slew_rate

説明

I/Oピンに指定したI/Oピンスルー設定レートを実装します。

使用方法

modify_io_slew_rate 1 -to top|ipin

引数

から: 変更する宛先ピンのインスタンス名。

7.3.6. modify_io_current_strength

説明

I/Oピンに指定したI/Oピン電流強度設定への変更を実装します。

使用方法

modify_io_current_strength 3mA -to top|ipin

引数

から: 変更する宛先ピンのインスタンス名。

7.3.7. modify_io_delay_chain

説明

I/Oピンに指定した遅延チェーン設定への変更を実装します。

使用方法

modify_io_delay_chain 3 -to top|ipin -type input

引数

type: 次のI/Oタイプのいずれかを指定します。input、output、oe、io_12_lane_input、io_12_lane_input_strobe

to: 遅延チェーン設定を変更するI/Oピンのインスタンス名。

7.4. コンパイル・レポートの表示

Compilerは、正常に実行された各ECOコンパイルの詳細を示すレポートを生成します。レポートの内容は、コンパイルレポートのFitterの下にあるECO Changesレポートで確認できます。または、生成されたfit.ecoファイルでこのデータを表示できます。

Compilerは、接続変更などのECO変更のカテゴリーに従ってレポート出力を編成します。この表は、ECOコンパイルの反復を示しています。

図 67. ECOレポートの例

7.5. ECOコマンドの制限

ECOコマンドには、インテルFPGAデバイス内の接続の依存関係により、次の制限があります。 ECOコマンドを使用できるのは、コアルーティングリソースを使用して接続を変更する場合のみです。 ECOコマンドを使用して、専用接続、またはグローバルクロックネットワークを使用してルーティングされた接続を変更することはできません。したがって、これらの制限は、remove_connectionコマンドとmake_connectionコマンドに次のように影響します。

-from信号から宛先へのコアルーティングを含む接続のみを削除できます。
1つのALM内で専用接続を変更することはできません。この制限は、LUTとフリップフロップノード間の直接接続に適用されます。
グローバル・クロック・ルーティング・リソースを使用して接続を変更することはできません。
RAMブロックへの制御入力を変更する場合、同じ物理的な場所にあるRAMノードは同じルーティング接続を共有するため、その信号を使用しているすべてのRAMノードを同じECO変更で変更する必要があります。Resource Property EditorのNode Selectionパネルを使用して、変更するRAMノードのリストを決定できます。RAMタブを選択して、物理RAMの実装に使用されるRAMノードのリストを表示します。右クリックしてCopy Allを選択すると、ECOコマンドで使用するノード名のリストをコピーできます。
LUTRAMの制御を変更するには、同じLAB内のすべてのLUTRAMに同じ変更を適用する必要があります。　
既存のHyper-Register出力に接続を追加できますが、Hyper-Registerから既存の接続を削除することはできません。

注: エスケープ文字による名前の一致の問題を最小限に抑えるには、エンティティー名を""ではなく{}文字で囲むと便利です。この手法は、エンティティー名にバックスラッシュまたはその他の特殊文字が含まれている場合に特に役立ちます。

7.6. エンジニアリング変更要求の改訂履歴の実装　

この章には、次の改訂履歴が適用されます。

表 24. 改訂履歴
ドキュメント・バージョン	インテル^® Quartus^® Primeバージョン	変更内容
2019.09.30	19.3.0	`make_connection`コマンドの`tieoff`オプションに関する情報を追加。 `modify_io_slew_rate`コマンドのサポートを追加。 `modify_io_current_strength`コマンドのサポートを追加。 `modify_io_delay_chain`コマンドのサポートを追加。「ECOコンパイルレポートの表示」トピックを追加。 `modify_lutmask`コマンドの`num`オプションに関する情報を追加。ノード名を見つけるためのRTLビューアについて言及。デバイスサポートのメモを追加。
2019.07.01	19.2.0	章の最初のリリース。

8. インテル Quartus Prime プロ・エディションデザイン最適化ユーザーガイドのアーカイブ

表にソフトウェアバージョンがリストされていない場合、以前のソフトウェアバージョンのユーザーガイドが適用されます。　

インテル^® Quartus^® Primeバージョン	ユーザーガイド
19.1	インテル^® Quartus^® Prime プロ・エディションのユーザーガイド：デザインの最適化
18.1	インテル^® Quartus^® Prime プロ・エディションのユーザーガイド：デザインの最適化
18.0	インテル^® Quartus^® Prime プロ・エディションのユーザーガイド：デザインの最適化

A. インテル Quartus Prime プロ・エディションユーザーガイド

インテル^® Quartus^® Prime プロ・エディション FPGAデザインフローのすべてのフェーズに関する包括的な情報については、次のユーザーガイドを参照してください。