HPS とFPGA ロジックは、以下の図に示す3 つのブリッジを介して通信します。

Lightweight HPS-to-FPGA bridge:HPS のMPU は、このブリッジを使用して、FPGA ユーザーロジックに実装されたIP の制御およびステータスレジスターにアクセスします。

HPS-to-FPGA bridge:HPS のMPU またはL3 マスターは、このブリッジを介してFPGA ユーザーロジックに利用可能なメモリーデータまたはインターフェイスにアクセスします。HPS は、このブリッジを介してオプションのブートメモリーにアクセスすることもできます。

FPGA-to-HPS bridge:FPGA ユーザーロジックに実装されているマスターは、このブリッジを使用してHPS 内のメモリー空間にアクセスします。また、このブリッジにより、マスターがキャッシャブル・アクセスを実行する時に、FPGA マスターがキャッシュ・コヒーレント・データにアクセスできるようになります。

FPGA ファブリックは、システム・インターコネクトを通じてCPU サブシステム、HPS ペリフェラル、およびHPS SDRAM メモリーにアクセスします。相互接続により、MPU、FPGA、およびL3 マスターは、HPS（ペリフェラルまたはメモリー）およびFPGA 内のスレーブにアクセスできます。システム・インターコネクトは、以下の図に示すように、L3 インターコネクトとSDRAM L3 インターコネクトから構成されています。

システム・インターコネクトは、セキュア・ファイアウォール・サポートなどの高度な機能を提供する高効率のパケット・スイッチ・ネットワークです。高度な機能により、システム内のペリフェラルをセキュアまたは非セキュアとして設定すること、およびこれらのペリフェラルへのアクセスを特権または非特権（ユーザー）にすることができます。

システム・インターコネクトで使用可能な帯域幅を効率的に使用するために、レートアダプターが用意されています。レートアダプターは、低帯域幅ソースが高帯域幅宛先に供給する場所に配置されます。

1 つのF2H ポートを有するFPGA-HPS ブリッジ非キャッシャブル方式よりも、最大3 つのF2S ポートを有する上記のFPGA-SDRAM 方式を使用してください。複数のF2S ポートがSDRAM スケジューラーに直接接続されているため、F2S ポートはF2H ブリッジへのアクセスよりも広い帯域幅と低いレイテンシーを提供します。

キャッシャブル・アクセスの場合、アクセス可能な唯一のオプションは、キャッシュ可能とマークされたトランザクションを持つFPGA-HPS ブリッジです。トランザクションをキャッシュ可能にするためには、マスターはAXI キャッシュ信号を0xF に設定し、ユーザー・サイドバンドを0x1 に設定する必要があります。これにより、ACP ポートがシステム内の他のマスターとのコヒーレンシーを維持するために必要なトランザクションがキャッシュ可能で共有可能になります。

SDRAM L3 インターコネクトには、SDRAM スケジューラーとSDRAM アダプターが含まれています。SDRAM スケジューラーは、HPS およびFPGA 内の複数のマスターがMPFE（マルチポート・フロント・エンド）を介してSDRAM メモリーにアクセスできるようにします。

デザイナーは、Qsys の Arria^® 10 HPS コンポーネントを使用して、ソフトロジック・コンポーネントをHPS に接続できます。

SoC FPGA のアーキテクチャーは、HPS、FPGA コアと外部メモリー・インターフェイス間の多数のシステムトポロジーをサポートしています。アプリケーションに応じて、HPS-FPGA システムトポロジーは次のカテゴリーの1 つまたは以上に該当します。

1. 独立したHPS およびFPGA メモリーを備えた疎結合システム

このトポロジーでは、HPS とFPGA コアは、それぞれ独立したメモリーで比較的独立して動作します。HPS は、HPS が排他的にアクセスできる専用ハード・メモリー・コントローラーへの排他的アクセスを有し、FPGA ファブリックは、1 つまたは複数の内部または外部メモリーへのアクセスを有します。各サブシステムの大部分は独立して機能しますが、HPS サブシステムはFPGA サブシステム内のハードウェアを制御および監視します。

このタイプのシステムの一例は、典型的な制御パス-データパスのネットワーキング・システムです。大量のデータフローはHSSI（高速シリアル・インターフェイス）を介してFPGA コアに流れ、オンチップまたは外部メモリーにバッファーされます。HPS は、管理機能と制御機能を担当し、プログラムコードを外部メモリーからアクセスします。例外処理、シンプルな制御、ステータスのリードとライトのために、時には2 つのサブシステム間でアクセスがあります。

上記のようなシステムを作成するための詳細については、このドキュメントのArria 10 SoC FPGA のHPS 部分のデザイン・ガイドライン の章を参照してください。

2. 共有内部メモリーを備えた密結合システム

このトポロジーでは、ハイスループットなトラフィックがHPS とFPGA のサブシステム間を移動します。このトラフィックは、FPGA およびHPS サブシステムのオンチップメモリーに格納された小さなパケットで構成されているため、共有データを外部SDRAM メモリーに格納する必要はありません。

このシステムの一例は、制御パス-データパスのネットワーキングまたはパケット処理システムにあります。このようなシステムでは、プロセッサーは、Layer 2 MAC 処理、OAM（Operations Administration and Maintenance）、およびヘッダー処理のために、データパス内のパケットヘッダーにアクセスして変更します。

このセクションで説明するシステムの構築方法の詳細については、起点としてHPS-FPGA ブリッジのデザイン例を参照してください。

3. 共有外部メモリーを備えた密結合システム（コプロセッシング）

このトポロジーでは、HPS とFPGA は、外部メモリーにオフチップで保存された共有大容量データセットに対してコプロセッシングを実行します。

このシステムの一例は、プロセッサーとFPGA の両方がアルゴリズムを実装するが、データは主にオンチップであるDSP（デジタル信号プロセッサー）です。

このセクションで説明するシステムの構築方法の詳細については、起点としてHPS-FPGA ブリッジのデザイン例を参照してください。

トポロジーに応じて、ハードウェア・デザインの起点として2 つのハードウェア・リファレンス・デザインのいずれかを選択することができます。

ガイドライン：アルテラは、GHRD（ゴールデン・ハードウェア・リファレンス・デザイン）を疎結合システムの起点として使用することを推奨しています。

GHRD（ゴールデン・ハードウェア・リファレンス・デザイン）は、疎結合システムの一例です。ハードウェア・デザインには、「はじめに」システムの基礎として使用できる最適なデフォルト設定とタイミングがあります。

詳しくは、GHRD（ゴールデン・ハードウェア・リファレンス・デザイン）を参照してください。

ガイドライン：アルテラは、FPGA ロジックとHPS 間のアクセスに最適なバーストサイズとデータ幅を決定するために、 Arria^® 10 のHPS-to-FPGA Bridge Performance Design Example リファレンス・デザインを使用することを推奨します。

Arria 10 FPGA-to-HPS bridge design example は、FPGA ロジックからHPS へのデータアクセス向けにバーストサイズをプログラムさせるための、FPGA ロジックにおけるモジュール型SGDMA を備えています。

ガイドライン：ソフトウェアをプロファイリングするために任意のプロファイリング・ツール（例：DS-5 ストリームライン・プロファイラー）の使用は、ハードウェア・アクセラレーションに適した機能を識別し、ソフトウェアで実装すべき機能を分離することに役立ちます。

アプリケーションに最も適しているシステムトポロジーを判断するには、まず、アプリケーションをハードウェアとソフトウェアに区分する最適な方法を決定する必要があります。

HPS を構成する際の最も重要な考慮事項の1 つは、I/O が Arria^® 10 SoC デバイスでどのように構成されているかを理解することです。

1. HPS 専用I/O

これらの17 個のI/O は物理的にHPS 内部に配置され、HPS 専用であり、主にHPS のブートフラッシュ、クロック、およびリセットに使用されます。他のすべてのI/O は、FPGA ロジックのI/O カラムに配置されています。

2. HPS 共有I/O（FPGA と共有）

HPS ペリフェラル信号またはFPGA 信号には、48 ピン（共有I/O）の単一のI/O バンクがあります。

3. HPS 外部メモリー・インターフェイスI/O（FPGA と共有）

選択したデバイスとパッケージに応じて、SDRAM メモリーに接続できる2 つまたは3 つのモジュラーI/O バンクがあります。I/O バンクの1 つは、アドレス、コマンド、およびECC データ信号を接続するために使用されます。他の1 つまたは2 つのバンクは、データ信号を接続するためのものです。

4. FPGA I/O

FPGA ロジック、FPGA 外部メモリー・インターフェイス、および高速シリアルインターフェイス用に汎用I/O を使用できます。

HPS ペリフェラル信号合計は48 ピンの共有I/O バンク以上のため、Qsys のHPS コンポーネントはピンの多重化設定を提供し、ほとんどのペリフェラルをFPGA ファブリックにルーティングするオプションも提供します。共有I/O バンク内の未使用のピンは、12 ピンのグループでFPGA によって汎用I/O として使用できます。HPS 共有I/O は、HPS に隣接するFPGA I/O カラムの3V I/O バンク2L にあり、一般的に3V I/O バンクの全機能セットをサポートします。ただし、HPS ペリフェラルに共有I/O を使用すると、他のFPGA I/O バンクと同じI/O 規格の互換性とサポートのためのルールが適用されるため、電圧レベルのサポートが1.8V、2.5V または3V のいずれかの動作に制限されます。I/O バンクに接続されているすべてのペリフェラルは、選択された電圧をサポートしている必要があります。

ガイドライン：まずUSB、EMAC、およびFlash インターフェイスをHPS Dedicated and Shared I/O に、USB から先にルーティングする必要があります。

USB、イーサネット、およびフラッシュなどの高速インターフェイスをDedicated and Shared I/O に先にルーティングすることから始めることを推奨します。USB 信号はFPGA ファブリックで使用できないため、共有I/O にルーティングする必要があります。共有I/O およびFPGA I/O を構成する前に機能している唯一のI/O はHPS 専用I/O のため、フラッシュ・ブートソースをこのI/O にルーティングする必要があります。

ガイドライン：FPGA の使用に必要な場合は、共有I/O の全クアドラントを確保する必要があります。

共有I/O は、FPGA ファブリックにあるデザインで使用できますが、I/O はクアドラント・ベース（12 ピンのグループ）で使用可能にする必要があります。共有I/O は4 つのクアドラントに分割され、各クアドラントは、HPS ペリフェラルまたはFPGA ロジックのいずれかにルーティングされますが、両方にはルーティングされません。その結果、FPGA にHPS 共有I/O を使用する場合は、クアドラントの1 つを予約し、HPS ペリフェラルを共有I/O バンクの残りの3 つのクアドラントにルーティングする必要があります。

ペリフェラルのI/O セットを選択する時は、 HPS configuration dialog box in Qsys の Peripheral Pin Multiplexing tab を参照してください。ペリフェラルの追加時に発生しかねないエラーに注意してください。HPS 設定ダイアログボックスの下部にあるコンソールボックスは、競合の解決に役立ちます。

ガイドライン:HPS Shared and Dedicated I/O のI/O 設定が正しく構成されていることを確認してください。

HPS ピン配置のアサインメントは、HPS を含むQsys システムを生成すると自動的に管理されます。同様に、HPS SDRAM コントローラーのタイミングとI/O 制約は、HPS 用Arria 10 外部メモリー・インターフェイスによって管理されます。管理する必要がある唯一のHPS I/O 制約は、Dedicated and Shared I/O です。FPGA の制約と同じように、ドライブ強度、I/O 規格、弱いプルアップイネーブルなどの制約がQuartus プロジェクトに追加され、第2段階のブートローダーがI/O を構成する時にブート時にHPS に適用されます。専用I/O のI/O 制約は、ブートローダー・ソフトウェア用にデバイスツリーに格納されます。共有およびFPGA I/O の場合、I/O 制約はFPGA コンフィグレーション・ファイルに適用されます。

HPS のメインクロックとリセットは、HPS_CLK1、HPS_nPOR、およびHPS_nRST です。 HPS_CLK1（EOSC1 とも呼ばれる）は、MPU サブシステム、L3 インターコネクト、HPS ペリフェラル、およびHPS-FPGA ユーザークロック用のクロックを生成するHPS PLL の外部クロックソースです。HPS_nPOR はコールドリセット入力を提供し、HPS_nRST は双方向ウォーム・リセット・リソースを提供します。

このセクションは、Arria 10 Device Design Guidelines のドキュメントにおけるPin Connection Considerations for Board Design およびI/O and Clock Planning を補足します。

HPS のクロック・プランニングは、ボード・レベルのクロック・プランニング、デバイスのFPGA 部分のクロック・プランニング、およびHPS ペリフェラルの外部インターフェイスの分野におけるシステムレベルのデザイン・プランニングと相互依存しています。したがって、ボードデザインを完成させる前に、HPS クロック構成を検証することが重要です。

ガイドライン：Qsys を使用してMPU およびペリフェラル・クロックを検証してください。

Qsys を使用して、HPS コンポーネントの構成を最初に定義します。HPS 入力クロック、ペリフェラル・ソースクロック、および周波数を設定します。Qsys の警告メッセージまたはエラーメッセージを確認し、クロック設定を変更するか、特定の警告がアプリケーションに悪影響を与えないことを確認して対処してください。

HPS のクロックとリセットI/O は、固定ピンの位置にあるHPS 専用I/O バンクにあり、通常はブートフラッシュやUART コンソールなどのHPS ペリフェラルとバンクを共有します。

ガイドライン：HPS 専用I/O のI/O 電圧レベルを選択してください。

HPS_CLK1、HPS_nPOR、およびHPS_nRST は、固定ピン位置でのHPS 専用I/O バンクにあります。HPS 専用I/O は、1.8V、2.5V および3V の電圧レベルをサポートするLVCMOS/LVTTL です。このバンクのI/O 信号電圧は、VCCIO_HPS に供給される1.8V、2.5V または3V のいずれかの電源レベルによって設定されます。VCCIO_HPS 用に選択された電源レベルが、HPS 専用I/O バンクを使用するように構成されたHPS ペリフェラル・インターフェイス（たとえば、ブートソース、UART コンソール）およびHPS のボードレベル・クロックとリセット回路と互換性があることを確認してください。

HPS の外部リセットI/O ピンには、ボードレベルのリセットロジックと回路を計画して設計する時に考慮する必要がある特定の機能的な動作と要件があります。

ガイドライン:HPS のウォームリセットを開始するか、ボードの外部でリセットを駆動するためにHPS_nRST ピンを使用してください。

HPS_nRST は、アクティブlow のオープンドレイン型、双方向I/O です。外部でHPS_nRST ピンにロジックlow をアサートすると、HPS のウォームリセットが開始されます。HPS のウォームリセットとコールドリセットは、ソフトウェア起動のリセットやFPGA ファブリックからのリセット要求などの内部ソースからアサートすることもできます。HPS が内部でウォームリセットまたはコールドリセットにされると、HPS コンポーネントはリセットソースになり、HPS_nRST ピンをlow に駆動して、接続されたボードレベルのコンポーネントをリセットします。外部からHPS_nPOR ピンのアサートも、HPS がHPS_nRST ピンにリセットをアサートすることになります。

ガイドライン：HPS_nPOR およびHPS_nRST の最小アサーション時間の仕様を守ってください。

HPS_nPOR およびHPS_nRST ピンのリセット信号は、Arria 10 Datasheet のHPS セクションで指定されている最小HPS_CLK1 サイクル数の間アサートされなければなりません。

HPS クロック構成をHPS クロック構成プランニングのガイドラインに記載されているように検証した途端、ソフトウェア制御下でHPS クロック設定を実装する必要があります。これは通常ブートローダー・ソフトウェアによって行われます。また、HPS とFPGA 間で基準クロックを転送するためのガイドラインに従わなければなりません。

ガイドライン：HPS とFPGA の間にカスケードPLLを避けてください。

FPGA とHPS の間のカスケードPLL は特性評価されていません。ジッタ解析を実行しない限り、FPGA とHPS のPLL をともに連鎖しないでください。HPS からの出力クロックは、FPGA のPLL に供給されることを意図していません。

ソフトウェア制御下でのHPS PLL およびクロックの管理には、特定の要件があります。

SoC EDS が提供するブートローダー・ソフトウェアは、HPS PLL およびクロックの管理に関するすべての要件を満たしています。独自のブートローダー・ソフトウェアを開発している場合は、関連文書を参照してください。

関連文書

必要なソフトウェア・フローについて詳しくは、Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルでClock Manager の章および特定のペリフェラルとサブシステムの章を参照してください。

HPS PLL 周波数を最終値まで上昇させるための要件については、Arria 10 SX Device Errata の「Correct Sequence Required When Raising HPS PLL Frequency」を参照してください。

FPGA のリコンフィグレーションおよびFPGA コンフィグレーションの失敗時に、デバイスI/O はトライステートになり、HPS はHPS 共有I/O およびHPS 外部メモリー・インターフェイスI/O へのアクセスを喪失します。

ガイドライン：HPS を介してFPGA コンフィグレーションを開始する前に、ソフトウェアがFPGA コンフィグレーション・イメージの整合性チェックを実行することを確認してください。

ガイドライン：FPGA が外部ソースによって完全に構成されている間は、HPS がリセットにあることを確認してください。これにより、共有I/O とHPS SDRAM I/O がHPS によって必要とされる時までに確実に構成されます。

ガイドライン:リコンフィグレーション中にHPS を操作する場合は、リコンフィグレーション・ビットストリームをパーシャル・リコンフィグレーション・イメージとして設計してください。

詳しくは、Arria 10 HPS のテクニカル・リファレンス・マニュアルでArria 10 SoC FPGA Partial Reconfiguration Sequence Through FPGA Manager の項を参照してください。

HPS ペリフェラルおよびサブシステムには、特定のリセットシーケンスの要件があります。SoC EDS で提供されるブートローダー・ソフトウェアは、Reset Manager の章の要件に従ってリセット管理シーケンスを実装します。

ガイドライン：SoC EDS の最新のブートローダー・ソフトウェアを使用して、HPS リセットを管理してください。

必要なソフトウェア・フローについて詳しくは、Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルでReset Manager の章および特定のペリフェラルとサブシステムの章を参照してください。

HPS の重要なコンポーネントは、その外部SDRAM メモリーです。以下のデザインの考慮事項は、SDRAM メモリーとHPS 間のインターフェイスを適切に設計するのに役立ちます。

外部SDRAM をHPS に接続する場合、以下の重要な文書を参照してください。

Arria^® 10 のコア・ファブリックおよび汎用I/O 背景情報

Arria 10 のコア・ファブリックおよび汎用I/O ハンドブックには、I/O エレメントのDDR SDRAM メモリーに対するHMC（ハード・メモリー・コントローラー）ブロックと強化機能サポートに関する情報が含まれています。このハンドブックには、HPS にアクセス可能な特定のHMC ブロックが存在するI/O カラム・アーキテクチャーと、使用可能なデバイス/パッケージの組み合わせに対して、特定のタイプのサポートされるインターフェイスの数も示されています。このハンドブックは、SoC デバイスのFPGA 部分のドキュメントの中心的なソースです。

外部メモリー・インターフェイス・ハンドブック Volume 3:参考資料

外部メモリー・インターフェイス（EMIF）ハンドブック には、アドレス/コマンド、ECC およびデータ信号が配置されているHPS 外部メモリー・インターフェイスに使用される特定のI/O バンクを理解するために必要な詳細が含まれています。このハンドブックはまた、バンク内におけるこれらの外部メモリー・インターフェイス信号の配置に関する制限の重要な情報と、デザイナーがデフォルト配置から変化する柔軟性の情報からなります。 アルテラ^® は、EMIF ハンドブックを構成する3 つのボリュームで利用可能なすべてのコンテンツについて十分に理解することを推奨しますが、Volume 3 の次の項を理解することは、アプリケーションのHPS IP 用の Arria^® 10 EMIF を適切に設計するための前提条件です。

以下のデザイン・ガイドラインは、上記の参考文書に記載されている情報を補完します。

Arria^® 10 HPS のハード・メモリー・コントローラーは、他のハードウェア・メモリー・コントローラーとともにFPGA I/O カラムに配置されています。HPS は、1 つのハード・メモリー・コントローラー・バンクしか使用できず、そのバンクはI/O バンク2K のHPS ブロックに最も近くに配置されており、アドレス/コマンドおよびECC 信号がバンクにあります。I/O バンク2J は、16 ビットおよび32 ビット・インターフェイスのDQ/DQS データグループ信号に使用します。I/O バンク2I は、すべてのパッケージで使用可能ではなく、64 ビット・インターフェイスのDQ/DQS データグループ信号に使用されます。バンク2I は、64 ビット・インターフェイスの上位32 ビット用です。

Arria^® 10 HPS EMIF IP のインスタンス化

外部SDRAM を Arria^® 10 HPS に接続するには、HPS 固有のEMIF IP を使用する必要があります。HPS の正しいEMIF IP を適切にインスタンス化して設定するには、以下のガイドラインに従ってください。

ガイドライン:Qsys で「 Arria^® 10 External Memory Interfaces for HPS」 IP をインスタンス化してください。

HPS を外部SDRAM に接続するには、Qsys で特定のEMIF IP を使用する必要があります。このQsys コンポーネントの名前は 「 Arria^® 10 External Memory Interfaces for HPS」で、 「Processor and Peripherals」 グループ下の 「Hard Processor Components」 サブグループにおけるQsys の 「IP Catalog」 ペインにあります。

ガイドライン：hps_emif コンジットをHPS コンポーネントに接続してください。

HPS に接続されたハード・メモリー・コントローラーには、Qsys で接続する必要のある専用接続があります。HPS IP 用の Arria^® 10 EMIF コンポーネントは、HPS コンポーネントの 「emif」コンジットに接続される必要がある 「hps_emif」というコンジットを介してこの接続を公開します。

ガイドライン：HPS が外部SDRAM またはL3 SDRAM インターコネクトのリソースにアクセスしている間は、HPS EMIF IP ブロックがリセットされていないことを確認してください。

アプリケーションがHPS EMIF IP リセット・アサーションとの協調でコンテキストを保存および回復できる場合を除き、HPS EMIF IP ブロックへのリセットのアサーションはHPS リセット・アサーションと一致する必要があります。これは、HPS EMIF リセット入力を次のソースからのリセットの1 つまたは組み合わせに接続することによって簡単に達成できます。ソースは、HPS リセット出力（例えば、h2f_reset、h2f_cold_reset）、HPS コールドまたはウォームリセット入力もソースとするシステム内の他のリセット（例えば、HPS_nPOR、HPS_nRST、FPGA-HPS コールド/ウォームリセット要求）です。

上記のようにHPS をリセットせずにHPS EMIF IP をリセットする場合、アプリケーションは、HPS EMIF IP リセット・アサーションの前にReset Manager のbrgmodrst レジスター、bit 6（ddrsch）を使用してL3 SDRAM インターコネクトをリセット状態にし、HPS EMIF IOPLL がロックされたまで解放しない必要があります。そうしないと、後で外部SDRAM またはL3 SDRAM インターコネクト内のリソースへのアクセス時にプロセッサーがロックされる可能性があります。

ガイドライン：HPS メモリー・コントローラーのData Mask（DM）ピンがイネーブルされていることを確認してください。

Qsys でメモリー・コントローラーをインスタンス化する時は、チェックボックスを選択してデータ・マスク・ピンをイネーブルする必要があります。このコントロールがイネーブルされていないと、マスターがメモリーのネイティブ・ワードサイズよりも小さいSDRAM のデータにアクセスする度に、データの破損が発生します。

ガイドライン：HPS IP 用のArria 10 EMIF および特定のデバイス/パッケージの組み合わせでサポートされている構成のDDR3 またはDDR4 コンポーネントまたはモジュールのみを選択してください。

アルテラ^® のExternal Memory Interface Spec Estimator は、 アルテラ^® のFPGA およびSoC デバイスでサポートされている外部メモリー・インターフェイスのタイプ、コンフィグレーション、最大性能特性を比較できるパラメトリック・ツールです。すべてのデバイス/パッケージの組み合わせが64/72 ビット幅のインターフェイスをサポートするわけではありません。 Arria 10 のコア・ファブリックと汎用I/O ハンドブック の第6章を参照してください。

ガイドライン：これらの自動化されたデフォルト・ピン位置アサインメントを使用することを推奨します。

HPS IP 用のArria 10 EMIF には、IP 生成時に作成され、デザインコンパイル時に Quartus^® Prime がリードする制約ファイルにおけるすべての外部メモリー・インターフェイス信号のデフォルト・ピン位置アサインメントが含まれています。

ガイドライン：ボードレイアウトを完成させる前に、 「output_files」サブフォルダーにあるQuartus プロジェクトのピン配置ファイルのHPS メモリー・コントローラーのI/O 位置を確認してください。

デフォルトでは、 Quartus^® Prime はプロジェクト・フォルダーの 「output_files」サブフォルダーに出力レポート、ログファイル、およびプログラミング・ファイルを生成します。コンパイル後に、HPS EMIF のピン配置を含むデザインのピン配置については、.pin テキストファイルを参照してください。

ガイドライン：早期I/O リリース・ブート・フローを使用する場合、HPS メモリー・インターフェイスに関連するすべてのI/O が、以下の表に示すアクティブなHPS I/O バンク内にあることを確認してください。

早期I/O リリース・ブート・フローを使用する場合、機能するHPS メモリー・インターフェイスに必要なすべてのI/O が以下の表に示すHPS メモリー幅のアクティブバンク内にあることを確認することが重要です。

通常、 Quartus^® Prime のコンパイルは、HPS メモリーI/Oが所定のHPS メモリー幅に対して、以下の表に示すI/O バンクおよびレーンの位置に配置されていない場合、エラーにフラグを立てます。

ただし、RZQ ピンは例外で、一般にI/O カラムのRZQ ピンの位置に配置できます。早期I/O リリース・ブート・フローによるHPS メモリー・インターフェイス・キャリブレーションを成功させるには、HPS メモリー・インターフェイスのRZQ ピンを、32/40 ビットまでのメモリー幅に対して、I/O バンク2K または2J のいずれかに配置する必要があります。64/72 ビット幅のHPS メモリー・インターフェイスの場合、 RZQ はI/O バンク2K、2J または2I になければなりません。

さらに、早期I/O リリース・ブート・フローを使用する場合は、EMIF リファレンス・クロックをバンク2K に配置する必要があります。

HPS EMIF のI/O マッピングについては、以下の表を参照してください。HPS EMIF コントローラーによって使用されていないI/O レーンは、GPI（汎用入力専用）またはGPIO（汎用入出力）のいずれとしてFPGA ファブリックで使用できます。

ガイドライン：自動化されたデフォルト・ピン位置から変更する場合は、EMIF ハンドブックVol 3 の第2章の「Restrictions on I/O Bank Usage for Arria 10 EMIF IP with HPS」の項を参照してください。

以上の表に示すように、インターフェイスはI/O バンクとレーンにほとんど固定されていますが、非ECC DQ/DQS データ・グループ・レーンとDQ 信号を固定ピンの位置内でシャフリングする場合はある程度の柔軟性があります。 Quartus^® Prime コンパイルでデフォルト以外のピン位置を検証します。

ガイドライン：HPS IP 用Arria 10 EMIF に使用されるI/O レーン内の未使用ピン位置は、FPGA ファブリックによってアクセス可能です。

詳細については、以下のI/O バンク固有のセクションを参照してください。

HPS IP コア用の Arria^® 10 外部メモリー・インターフェイス（EMIF）は、I/O バンク2K にあるHMC（ハード・メモリー・コントローラー）を使用します。その結果、アドレス信号とコマンド信号にレーン0、1、および2が使用されます。アドレス信号およびコマンド信号は、これらのI/O レーン内の固定位置にあります。

ガイドライン：I/O バンク2K のI/O レーン0、1、および2の未使用ピンは、FPGA GPIO として使用できます。

アドレスとコマンドのためにHPS IP コア用 Arria^® 10 EMIF に使用されていないI/O バンク2K、レーン0、1、および2におけるピンは、汎用I/O としてFPGA ファブリックで使用できます。これらのレーンの未使用ピン位置にアサインされたFPGA GPIO 信号は、I/O バンク2K のVCCIO およびVREF 電源レベルと互換性のあるI/O 規格をサポートしています。電源レベルは、外部SDRAM のシグナリング規格によって決まります。

HPS IP コア用 Arria^® 10 EMIF は、I/O バンク2K のI/O レーン3 でECC 関連のDQ/DQS データグループ信号の位置を固定します。

ガイドライン：I/O バンク2K のレーン3 は、HPS IP コア用Arria 10 EMIF によるECCデータの排他的使用のためのものです。

HPS EMIF でECC を使用する場合は、ECC データに対応するDQ/DQS データレーン信号をこの特定のI/O レーンに配置する必要があります。ECC を使用しない場合、一般的なHPS EMIF データはこのI/O レーンに配置できません。

ガイドライン：I/O バンク2K のI/O レーン3 の未使用ピンは、FPGA GPI として使用できます。

ECC のためにHPS IP コア用 Arria^® 10 EMIF に使用されていないI/O バンク2K のI/O レーン3 におけるピンは、汎用入力（入力専用）としてFPGA ファブリックで使用できます。HPS IP 用 Arria^® 10 EMIF のコンフィグレーションがECC を使用せず、したがってレーン3 を使用しない場合、未使用のピンは依然として入力専用としてしか使用できません。レーン3 の未使用ピン位置にアサインされたFPGA GPI 信号は、I/O バンク2K のVCCIO およびVREF 電源レベルと互換性のあるI/O 規格をサポートしています。電源レベルは、外部SDRAM のシグナリング規格によって決まります。

HPS IP コア用 Arria^® 10 EMIF は、16/24/32/40 ビット・インターフェイスのすべての非ECC DQ/DQS データレーン信号グループに対してI/O バンク2J を使用します。64/72 ビットのインターフェイスでは、下位の4 つの非ECC DQ/DQS データレーン信号グループがこのバンクにあります。

ガイドライン：HPS IP 用Arria 10 EMIF に使用されていないレーンのI/O ピンは、FPGA GPIO として使用できます。

16/24 ビット・インターフェイスの場合、HPS IP 用 Arria^® 10 EMIF は、非ECC DQ/DQS データレーン信号用にI/O バンク2J の2 つのI/O レーンを使用します。I/O バンク2J の他の2 つのI/O レーンは汎用I/O としてFPGA ファブリックで使用できます。未使用レーンのピンにアサインされたFPGA GPIO 信号は、I/O バンク2J のVCCIO およびVREF 電源レベルと互換性のあるI/O 規格をサポートしています。電源レベルは、外部SDRAM のシグナリング規格によって決まります。

ガイドライン：HPS IP 用Arria 10 EMIF に使用されているレーンの未使用ピンは、FPGA GPI として使用できます。

I/O バンク2J のDQ/DQS データレーン信号のためにHPS IP コア用 Arria^® 10 EMIF に使用されているI/O レーンでは、未使用のピンは汎用入力専用としてFPGA ファブリックで使用できます。これらの使用されているレーンの未使用ピン位置にアサインされたFPGA GPI 信号は、I/O バンク2J のVCCIO およびVREF 電源レベルと互換性のあるI/O 規格をサポートしています。電源レベルは、外部SDRAM のシグナリング規格によって決まります。

HPS IP コア用 Arria^® 10 EMIF は、64/72 ビット・インターフェイスの上位4 つの非ECC DQ/DQS データレーン信号グループにI/O バンク2I を使用します。64 ビットより狭いインターフェイスでは、I/O バンク2I は使用されません。

ガイドライン：HPS IP 用 Arria^® 10 EMIF に使用されていないレーンのI/O ピンは、FPGA GPIO として使用できます。

16/24/32/40 ビット・インターフェイスでは、HPS IP 用 Arria^® 10 EMIF はI/O バンク2I を使用しないため、汎用I/O としてFPGA ファブリックで使用できるバンク全体を、HPS EMIF 外部SDRAM シグナリング規格からの使用可能なI/O 規格に制限することなく使用できます。通常のルールが適用されます。

ガイドライン：HPS IP 用 Arria^® 10 EMIF に使用されているレーンの未使用ピンは、FPGA GPI として使用できます。

64/72 ビット・インターフェイスでは、I/O バンク2I のすべてのI/O レーンが使用され、未使用のピンは汎用入力専用としてFPGA ファブリックで使用できます。これらの使用されているレーンの未使用ピン位置にアサインされたFPGA GPI 信号は、I/O バンク2I のVCCIO およびVREF 電源レベルと互換性のあるI/O 規格をサポートしています。電源レベルは、外部SDRAM のシグナリング規格によって決まります。

HPS IP コア用 Arria^® 10 EMIF とその他のSoC システムデザインを統合する場合は、次の点を考慮してください。

ガイドライン：HPS SDRAM にアクセスするすべてのマスターの帯域幅を最適化するためのガイドラインに従ってください。

HPS EMIF に接続されたSDRAM へのアクセスは、HPS SDRAM L3 インターコネクトを経由します。FPGA コアにおける高帯域幅DMA マスターと関連バッファリングのデザインおよび構成については、FPGA ベースのアクセラレーターのデザインの考慮事項を参照してください。そのセクションで説明する原則は、密結合のHPS ハードウェア・アクセラレーターだけでなく、FPGA-SDRAM およびFPGA-HPS ブリッジポートを介してHPS リソース（例：HPS SDRAM）にアクセスするFPGA コアのすべての高帯域幅DMA マスター（例：Qsys DMA コントローラー・コンポーネント、カスタム・ペリフェラルの統合DMA コントローラー）と関連バッファリングに適用されます。

ガイドライン：Arria 10 EMIF IP（非HPS バージョン）のインスタンスは、HPS IP 用 Arria^® 10 EMIF と同じI/O カラムに配置することはできません。

Arria^® 10 SoC デバイスには2 つのI/O カラムがあります。HPS IP 用 Arria^® 10 EMIF は、I/O バンク2K を含むカラムに配置する必要があります。デザインでHPS IP 用 Arria^® 10 EMIF を使用する場合、他の非HPS Arria^® 10 EMIF IP インスタンスを他のカラムに配置します。デザインがHPS IP 用 Arria^® 10 EMIF をインスタンス化しない場合、非HPS Arria^® 10 EMIF IP をいずれかのカラムに配置することができます。PHYLite IP インスタンスは、HPS IP 用 Arria^® 10 EMIF と同じカラムに配置できます。 Arria^® 10 非HPS EMIF がHPS 用Arria 10 EMIF と同じI/O カラムにある場合、 Quartus^® Prime ソフトウェアはエラーを報告します。

ガイドライン：FPGA EMIF および外部メモリー・ツールキットを使用してメモリー・インターフェイスが動作可能であることを確認してください。

HPS SDRAM コントローラーは外部メモリー・インターフェイス・ツールキットをサポートしないため、HPS 以外のメモリー・コントローラーを先に使用してメモリー・インターフェイスが動作可能であることを確認することを推奨します。FPGA メモリー・コントローラーをインスタンス化し、HPS メモリー・コントローラーが使用する同じI/O にルーティングするデザインを作成してください。EMIF ツールキットを使用してインターフェイスが正常に動作していることを確認したら、HPS とSDRAM の接続に関する考慮事項のセクションにおける Arria^® 10 HPS EMIF IP のインスタンス化のサブセクションで説明されたように、HPS IP 用 Arria^® 10 外部メモリー・インターフェイスを適正にインスタンス化することを確認してください。

詳細については、Arria 10 デバイスでの外部メモリー・インターフェイス、External Memory Interface Handbook、およびArria 10 外部メモリー・インターフェイスのピン・インターフェイスを参照してください。

デザインに最適なDMA 実装を選択する

FPGA DMA マスターは、HPS Qsys コンポーネントで構成可能なFPGA-HPS ブリッジおよびFPGA-SDRAM ポートを介してHPS リソースにアクセスできます。HPS のL3 およびSDRAM L3 インターコネクトは、これらのリソースのアービトレーションを提供し、セキュアリージョン設定とQoS（Quality of Service）設定を実施します。DMA マスターおよびHPS インターコネクトを介してリソースにアクセスする関連バッファリングを計画および設計する場合は、HPS インターコネクトのアーキテクチャーを観測し、インターコネクトを通じて帯域幅を最適化するための以下のガイダンスおよびリソースを検討してください。

ガイドライン：FPGA-to-HPS Bridge Design Example を活用して、パフォーマンスをチューニングしてください。

FPGA-to-HPS Bridge Design Example は、FPGA とHPS リソース間の特定のデータ・トラフィック・アクセス・パターンをモデル化するための便利なプラットフォームです。このデザイン例には、エンドポイント間のデータパス、トランザクション特性（例：バースト長）、および報告転送帯域幅を選択することを可能にするHPS のARM Cortex A-9 プロセッサー上で動作するユーティリティーが含まれています。

このセクションでは、FPGA-SDRAM ポートとFPGA-HPS ブリッジを介してHPS SDRAM にアクセスするDMA マスター固有のガイダンスを提供します。

ガイドライン：インターリーブされたアクセスを利用してください。

アプリケーションで可能な場合は、SDRAM への帯域幅を最大にするために、リードとライトアクセスをインターリーブしてください。

ガイドライン：帯域幅を最大化するために、バースト長を調整してください。

一般に、アプリケーションに適した最長バースト長を使用すると、インターコネクトを通じて最適な帯域幅が得られますが、一部のリード・データ・アクセス・パターンは短いバースト長を使用することで利益を得ることができます。インターコネクトで十分に活用されていないリード帯域幅が発生している場合は、4 または8 ビートのリードバースト長を試してみてください。

FPGA に公開されているHPS ブリッジとFPGA-SDRAM ポートは同期しており、クロック・クロッシングはインターフェイス自体で実行されます。結果として、FPGA 向きロジックとユーザーデザインの両方がTimequest でタイミングを閉じることのみを確認する必要があります。割り込みはHPS によって非同期と見なされます。その結果、HPS ロジックは割り込みを内部HPS クロックドメインに再同期化するため、タイミングを閉じる必要はありません。

コンジットは、Qsys がサポートする標準インターフェイスには適合しない信号を伝送します。これらのコンジットの例は、FPGA ファブリックにルーティングされるHPS ペリフェラル外部インターフェイスまたはHPS DMA ペリフェラル要求インターフェイスです。

HPS とFPGA ロジック間で共有されるデータは、いつでも変更できます。アプリケーションがデータ変更をシステム全体に伝播して、すべてのマスターが最新のデータ値を持つ必要がある場合は、コヒーレンシーが必要です。コヒーレントなシステムでは、システム内のマスターが共有データにアクセスしようとする前に、システム内のマスターがACP を介してコヒーレントなデータにアクセスするか、ソフトウェアがメモリーにデータがフラッシュされることを保証するかの必要があります。

デザインでは、まずどのデータ転送がコヒーレントでなければならないかを考慮する必要があります。コヒーレンシーがソフトウェアによって明示的に管理されるか、メモリーアクセスがHPS のコヒーレント・ハードウェア機能（例:SCU（Snoop Control Unit）とACP（Accelerator Coherency Port））を使用するかの場合を除き、FPGA とHPS 間におけるすべてのアクセスは、デフォルトでは非コヒーレントであると見なされます。

いずれかの答えが「はい」の場合、データはコヒーレントでなければなりません。ACP を使用して、FPGA データをHPS 内のキャッシュ可能なデータと一貫性を保つことができます。

HPS は、MPU サブシステム内のレベル1 のメモリー・サブシステムでキャッシュのコヒーレンシーを維持します。MPU サブシステムに組み込まれたSCU は、MESI（修正排他共有無効）コヒーレンシー・プロトコルを使用して、2 つのL1 データキャッシュ間のキャッシュ・コヒーレンシーを維持します。

SCU のACP は、FPGA ファブリックに実装されたロジックを含む、システム内の他のマスターにキャッシュ・コヒーレント・アクセスを実行する方法を提供します。ACP へのアクセスは、キャッシュ・コヒーレンシーの点からは一方向のみです。それは、アクセス時にデータが最新ですが、SCU はそのデータのコヒーレンシーを長期にわたって維持する責任がないという意味です。例えば、FPGA のマスターがACP からデータをリードし、プロセッサーがその同じデータをメモリーで更新すると、FPGA には最新のデータコピーが含まれなくなります。

ACP を使用するアクセラレーターの性能調査では、ACP ポート経由でAXI マスターによって転送されるバッファーのサイズが増加すると、アクセラレーターの性能が向上することを示しますが、それはある程度までです。その程度を超えると、データバッファー全体をキャッシュすることは不可能になり、結果としてアクセラレーターの性能が低下します。性能の低下は、データバッファーがL2 キャッシュに収まり切れないことに起因します。したがって、SDRAM はキャッシュによってアクセスされなければなりません。プロセッサーがキャッシュからこのデータを削除し、マスターが非キャッシュ・コヒーレント・データにアクセスできるようにすることで、性能を向上させることができます。

ガイドライン：小さなデータセットのコヒーレンシーの管理にACP を使用し、大規模なデータセットのコヒーレンシーの管理にソフトウェアを使用してください。

ガイドライン：ACP へのアクセスは、64 ビット幅と同様に64 ビット境界に整列し、ライトアクセス時にすべてのバイトレーンをイネーブルにする必要があります。メインのL3 スイッチとACP ポートは両方とも64 ビット幅のため、サイズ変更後に64 ビット幅の64 ビット整列キャッシュ・コヒーレント・アクセスを提供するだけが必要になります。

L2 キャッシュは、バイトイネーブルを使用せずに64 ビットのグループでエラー検出および訂正を実行します。

データのサイズ変更は、要求元のマスターとACP 間のL3 相互接続で発生する可能性があります。その結果、アクセスが8 バイト境界にアライメントされ、マスターがサイズ2、4、8、または16 のバーストを実行する場合、32 ビット・アクセスはL2 キャッシュECC ロジックと互換性があります。

ガイドライン：FPGA からのアクセスがL2 キャッシュのECC 要件を満たすための最も簡単な方法は、FPGA ファブリックに64 ビットのマスターを実装し、64 ビットのスレーブポートを公開するようにFPGA-HPS ブリッジを構成することです。この構成により、AXI トランザクションのサイズ変更が不要になります。完全な64 ビット・アクセスは、FPGA 内のロジックによっても行われなければなりません。

データのサイズ変更は、FPGA-HPS ブリッジ内で行うこともできます。

キャッシュ可能なSDRAM アクセス

非キャッシュ可能なSDRAM アクセス

最適な非キャッシュ可能なバーストサイズは、ライトの場合は16 バーストで、リードの場合は少なくとも4 バーストです。大きなバーストサイズを使用すると、一連のトランザクションのスループットが向上します。

FPGA-to-HPS Bridges design example を使用して、FPGA ロジックがHPS SDRAM に発行するさまざまなバーストサイズを試すことができます。このデザインは、キャッシュ可能なアクセスの異なるバーストサイズ、およびF2H ブリッジとF2S ポートへの非キャッシュ可能なアクセスのための異なるバーストサイズをテストします。

SignalTap^® II とシステムコンソールの両方がFPGA JTAG インターフェイスを使用してデータを通信する場合、それらを同時に使用することができます。例えば、 SignalTap^® II でトリガー条件を開始し、システムコンソールで制御されるJTAG-Avalon ブリッジIP を介してトリガー条件を発生させることができます。これらのツールは、JTAG を介して通信するHPS ツールと同時に使用することもできます。

Arria^® 10 SoC デバイスは、単一のJTAG インターフェイスを備えています。この単一のインターフェイスは、デバイスのFPGA 側とHPS DAP（デバッグ・アクセスポート）の両方に接続されています。

最初の電源投入時に、デバイスが構成されていない状態にある場合、専用のHPS I/O のみがプロセッサーで使用可能になります。他のデバイスI/O が構成される前にブートプロセスの可視性を得るには、専用I/O を使用してシリアル・インターフェイスに接続する必要があります。

ガイドライン：ブートプロセスの可視性を得るために、UART シリアル・インターフェイスをHPS デバイスの専用I/O に接続していることを確認してください。

消費電力と熱解析、SoC デバイスのピン接続、電源の設計とデカップリングに関するデザインの考慮事項と推奨事項については、Arria 10 Device Design Guidelines を参照してください。

次のセクションは、SoC デバイスのための補足的な情報です。

PowerPlay Early Power Estimation (EPE)スプレッドシートの使用については、Arria 10 Device Design Guidelines の Early Power Estimation セクションのガイドラインに従ってください。

さらに、 Arria^® 10 EPE スプレッドシートを使用する場合、 Arria^® 10 SoC デバイスの次のガイドラインを考慮してください。

ガイドライン：電力特性設定に「Maximum」を選択してください。

プロセス、電圧、温度（PVT）にわたる最大電力要件を満たすことができる適切な電源を設計する目的で消費電力を見積もる場合は、デバイスの最大電力特性を使用してください。

このタブでは、アプリケーションのI/O 要素（IOE）のさまざまな構成について説明します。 IO-IP タブを使用して、各I/O セットの背後にあるコントローラーIP を記述します。

ガイドライン：FPGA I/O にアサインメントされたHPS ペリフェラルを追加してください。

FPGA I/O にアサインメントされたHPS ペリフェラルについては、必要に応じて行をスプレッドシートに追加し、バンクタイプを「3VIO」または「LVDSIO」に適切に設定された、デザインにおける異なるHPS ペリフェラルI/O 特性を記述します。

ガイドライン：共用I/O にアサインメントされたHPS ペリフェラルを追加してください。

HPS 共用I/O にアサインメントされたHPS ペリフェラルについては、必要に応じて行をスプレッドシートに追加し、バンクタイプを「HPS」に設定されたデザインにおける異なるHPS ペリフェラルI/O 特性を記述します。

このタブを使用して、HPS ペリフェラル・コントローラーを含む、IO タブに記載されているI/O の背後にあるコントローラーIP を記述します。

ガイドライン：アプリケーション用にQsys HPS コンポーネントで構成されたHPS ペリフェラルを追加してください。

HPS 専用I/O にアサインメントされた各HPS ペリフェラルに対して、「IP」パラメーターに 「...（Dedicated HPS）」のバリアントを選択します。これらのペリフェラルI/O のIO タブにはエントリーがありません。共有I/O またはFPGA I/O にアサインメントされた各HPS ペリフェラルに対して、「IP」パラメーターに「...（Dedicated HPS）」を指定しないバリアントを選択します。これらのペリフェラルI/O のIO タブにはエントリーが必要です。

ガイドライン：VCCL_HPS に900 mV または950 mV を選択してください。

HPS MPU のオーバークロックをサポートするために、標準の900 mV レベルまたは950 mV のオーバードライブ・レベルを選択します。HPS MPU オーバークロック機能については、実現可能な最大MPU 周波数と、デバイス・スピード・グレードおよびHPS 電源のオーバードライブ・レベルの関連要件についてArria 10 Device Datasheet を参照してください。

ガイドライン：スプレッドシートのHPS タブで周波数、アプリケーション、および該当する場合は各CPU のアプリケーション・モードを選択してください。

各CPU のアプリケーション/アプリケーション・モードの設定により、アプリケーションのCPU 使用率をモデル化する業界標準のベンチマークのリストから選択できます。「Custom」を選択して、ALU とキャッシュメモリーにわたる一意のCPU 使用率パラメーター・セットを定義することもできます。

Arria^® 10 SoC デバイスは、HPS（VCCL_HPS）に高い電源電圧（0.95V 対0.9V）を供給することにより、HPS をより高速に動作させることができます。

HPS MPU オーバークロック機能については、実現可能な最大MPU 周波数と、デバイス・スピード・グレードおよびHPS 電源のオーバードライブ・レベルの関連要件についてArria 10 Device Datasheet を参照してください。

FPGA の電力はVCC 電源から得られ、0.9V または0.95V になります。FPGA とデバイスのI/O 電源は、デバイスの消費電力の大部分を占めます。

ガイドライン：ボードが0.95V の電源レールを供給できるようにし、HPS(VCCL_HPS)とFPGA(VCC)に別々の電源レールを提供するようにしてください。

Arria^® 10 SoC デバイスは、10～50 MHz のデフォルト・ブートクロック・モードと高速ブートクロック・モードをサポートします。

より速いブートクロック周波数を使用するには、CSEL ヒューズをデフォルト設定の0x0 から0x7 と0xE の間の任意の値に変更します。これらの設定により、ブートROM コードが、外部オシレーターの速度に応じてより高速な周波数を実行するようにHPS PLL を設定できるようにします。

Arria 10 HPS TRM のClock Select section でCSEL オプションと対応する外部オシレーター周波数の表を参照してください。

ガイドライン：0x7〜0xE のCSEL 値でイネーブルされる高速ブートクロック周波数が望まれる場合は、ブートエラーやシステムの不安定性問題を防ぐために、HPC は VCCL_HPS 電圧が最低0.95V であることが必要です。

HPS VCCL_HPS およびFPGA 電源に個別の電源レールが使用されている限り、FPGA 電源Vcc は必要に応じて（デバイスの消費電力を削減するために）0.9V になる場合があります。

CSEL ヒューズが0x0 に設定されているデフォルト・ブートモードでは、VCCL_HPS 電圧は0.9V にすることができます。

Arria 10 Device Design Guidelines のDevice Driver Power-Up セクションのガイドラインに従ってください。さらに、 Arria^® 10 SoC デバイスの次のガイドラインを考慮してください。

パワーアップ・シーケンスとパワーダウン・シーケンス

Arria^® 10 SoC デバイスには、電源シーケンシングのために考慮すべき追加の電源レールがあります。

• VCCL_HPS
• VCCPLL_HPS、VCCIOREF_HPS
• VCCIO_HPS

Arria 10 Device Design Guidelines のPower Pin Connections and Power Supplies のセクションのガイドラインに従ってください。

Arria 10 GX, GT and SX Device Family Pin Connection Guidelines のArria 10 SX Pin Connection Guidelines のセクションに記載されている Arria^® 10 SoC デバイスのガイドラインに従ってください。以下のガイドラインは、上記の参考文献を補足します。

ガイドライン：PDN（配電網）の設計時に、電源の最大過渡電流のランプ時間を考慮してください。

PDN Tool を使用して、コア・ファブリックのVCC 電源に対するアプリケーションのPDN の必要なターゲット・インピーダンスを計算する場合は、Core Clock Frequency とCurrent Ramp Up Period パラメーターを使用してVCC の最大過渡電流のランプ時間をモデル化します。この手順により、デフォルトのステップ関数解析と比較して目標インピーダンスの要件が緩和され、より少ないデカップリング・コンデンサーでより効率的なPDN が実現します。

最初の過渡電流推定値はEPE スプレッドシートから取得することができ、デザインが完成に近づくと Quartus^® Prime のPowerPlay Power Analysis Tool でより正確な解析が実行可能です。

詳しくは、AN 750: Using the Altera PDN Tool to Optimize Your Power Delivery Network Design を参照してください。

ガイドライン：HPS MPU の最大クロック周波数をオーバードライブします。

Arria^® 10 SoC デバイスはHPS MPU のオーバークロックをサポートします。

実現可能な最大MPU 周波数と、デバイス・スピード・グレードおよびHPS 電源のオーバードライブ・レベルの関連要件についてArria 10 Device Datasheet を参照してください。

Arria 10 Device Design Guidelines のPower Analysis のセクションのガイドラインに従ってください。

ここからAN 738-Arria 10 Device Design Guidelines にアクセスします。

Arria 10 Device Design Guidelines のPower Optimization のセクションのガイドラインに従ってください。

Arria^® 10 SoC デバイスでは、HPS は消費電力の比較的低い寄与者ですが、以下で詳述するように考慮すべきいくつかのデザイン上の選択肢とアーキテクチャー上の特徴があります。

HPS の消費電力に最も大きく貢献するのは、プロセッサーのクロック速度と、外部SDRAM プログラムメモリーのタイプ、サイズ、および速度です。

過剰設計されずにアプリケーションの機能要件および性能要件を満たすためにこれらのシステム・パラメーターを慎重に選択することは、システム電力消費を最小限に抑えるのに役立ちます。

ガイドライン： Arria^® 10 FPGA-HPS ブリッジデザイン例を使用して、アプリケーションの性能要件に合わせてHPS クロックおよびメモリー・インターフェイスのパラメーターを調整してください。

デザイン例はQsys サブシステムとして提供され、MPU のクロック速度、相互接続速度、メモリーの種類、構成、および速度などのパフォーマンス関連のパラメーターを使用できます。

Arria^® 10 SoC 開発キットは、デザインの初期段階でそのような解析に便利なハードウェア・プラットフォームの選択を提供します。 アルテラ^® のArria 10 SoC 開発キットには、さまざまなメモリーの種類と速度を試すための高速ソケットタイプの外部SDRAM メモリー・ドーターカードが搭載されています。

HPS と外付けSDRAM の最適なデザイン・パラメーターのセットを使用することで、アプリケーションの性能要件を満たしながら、消費電力を最小限に抑えるようにデザインが最適化されます。

詳しくは、アルテラのWebサイトですべての開発キット、Arria 10 FPGA-to-HPS bridge design example、およびインテル® Arria® 10 SoC 開発キット のリンクを参照してください。

CPU スタンバイモードとダイナミック・クロック・ゲーティング・ロジックは、MPU サブシステム全体で利用できます。各CPU は、消費電力をさらに最小限に抑えるために、スタンバイモード、割り込み待ち、またはイベント待ちモードにすることができます。

ガイドライン：スタンバイモードの詳細については、ARM Cortex-A9 Technical Reference Manual のCortex-A9 Processor Power Control セクションを参照してください。

ガイドライン：SoC Design Examples Webページで利用可能な電力最適化の例を活用してください。

上記のガイドラインの詳細については、 ARM Cortex-A9 Technical Reference Manual およびSoC Design Examples を参照してください。

ガイドライン：Qsys でHPS コンポーネントを構成する時は、アプリケーションが使用するペリフェラルだけを有効にします。

ガイドライン：機能要件と性能要件を維持しながら、最低クロック速度でペリフェラルを構成します。

ガイドライン：追加の電力を節約するには、非アクティブなペリフェラルをリセット状態にしてクロックソースをゲートオフするようにアプリケーション・ソフトウェアをデザインしてください。

所定のペリフェラルについて、 Arria^® 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルの該当する章でクロックとリセットを扱うセクションを参照してください。

ペリフェラル・モジュールのクロックと休止制御の詳細については、Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルでClock Manager とReset Manager の章を参照してください。

SoC デバイス上の内部POR 回路によって監視されている電源のいずれか（例えば、FPGA コア電源のVCC またはHPS 電源のVCCL_HPS）を指定されたトリップレベルよりも下げると、FPGA ファブリックはリセット状態になります。

ガイドライン：FPGA コア電源（VCC）のシャットダウンはHPS の動作に影響します。

FPGA がPOR リセットにある時、HMC（ハード・メモリー・コントローラー）I/O、共用I/O、およびFPGA I/O が全てリセットになり、結果としてHPS は、これらのI/O に接続されているすべての外部SDRAM およびペリフェラルとの接続を失います。HPS が完全に動作可能にするには、POR 回路によって監視されているFPGA の電源電圧は、Arria 10 のコア・ファブリックと汎用I/O ハンドブックで記載されているPOR 値を上回る必要があります。FPGA のI/O 電源電圧は、Arria 10 Device Datasheet で規定されている推奨動作レベルでなければなりません。

ガイドライン：HPS 電圧電源（VCCL_HPS）のシャットダウンはFPGA コアに影響しません。

FPGA ファブリック、FPGA I/O、またはFPGA 部分に予約されている共有I/O クアドラントに影響を与えることなく、HPS への電源をシャットダウンすることは可能ですが、HPS 電源のパワーダウン・シーケンシングの要件を遵守する必要があります。

Arria 10 のコア・ファブリックと汎用I/O ハンドブックのArria 10 デバイスでのパワー・マネージメントの章を参照してください。

システムでFPGA を再構成する最適な方法を決定するには、以下の図を参照してください。

ガイドライン：システムでFPGA の再構成を実行するためにHPS をリブートさせることが可能な場合は、プロセッサー・リブート方法でフラッシュ・アップデートを使用すべきです。

FPGA を再構成する代わりに、フラッシュに保存されたFPGA イメージを更新してHPS をリセットすることができます。HPS がリブートすると、フラッシュ内の新しいFPGA イメージがロードされ、FPGA に設定されます。このフローは、携帯電話、ネットワーク・ルータ、およびテレビジョン・セットなどの他の多くの組み込み製品がファームウェアをフラッシュ内で更新するファームウェアの更新フローに似ています。その後、新しいファームウェアが有効になるようにデバイスが再起動されます。

FPGA ハードウェアを再構成するこの方法は、ハードウェア・デザイナーがFPGA ロジックをパーシャル・リコンフィグレーションと組み合わせた静的領域と動的領域からなる階層設計にパーティション分割する必要がないため、理想的です。この方法は、 Quartus^® Prime のスタンダード・エディションとプロ・エディションの両方でサポートされています。

ガイドライン：FPGA の再構成を実行するのにHPS をリセットできない場合は、SoC FPGA デバイスのパーシャル・リコンフィグレーション（PR）機能を活用する必要があります。

パーシャル・リコンフィグレーションを使用することにより、FPGA の一部（ペルソナと呼ばれます）が交換されている間は、デバイスI/O が機能し続けることが保証されます。

ガイドライン： Quartus^® Primeプロ・エディションは、階層的なデザインフローと、パーシャル・リコンフィグレーションをサポートするコンフィグレーション・ファイルの生成をサポートする唯一のエディションであるため、持っていることを確認してください。

置き換えが必要なハードウェアのみがデザインの動的領域に配置されていることを確認することを推奨します。このパーティション分割により、パーシャル・リコンフィグレーションが発生する前にフリーズする必要があるハードウェアが少ないため、再構成時間が最小限に抑えられ、ハードウェア・デザインが簡素化されます。パーシャル・リコンフィグレーション領域をフリーズすると、パーシャル・リコンフィグレーションが実行されている間に、PR 領域からの出力が周囲のハードウェアに悪影響を及ぼさないように既知のユーザー定義状態に駆動されます。

ガイドライン：出力が既知の安全状態に駆動されることを保証するのに、パーシャル・リコンフィグレーションを行っている領域がフリーズロジックで隔離されていることを確認してください。

ガイドライン：パーシャル・リコンフィグレーションが行われる領域では、フリーズが開始する前に、メモリーのアクセスまたはデータの移動が完了できることを確認してください。

ガイドライン：パーシャル・リコンフィグレーションが行われる領域は、フリーズ解除される前にコンフィグレーションを完了しており、置換されたロジックとの間におけるデータの移動が開始されることを確認してください。

置き換えられるハードウェアがAvalon-MM、Avalon-ST、AXI などの相互接続規格に準拠している場合は、フリーズ処理中に、未処理のメモリー・トランザクションまたはデータの移動がないこともハードウェアがフリーズされる前に確認する必要があります。フリーズロジックは、フリーズが開始される前に、未処理のメモリー・トランザクションまたはデータの移動が完了していることを確認する必要があります。

ガイドライン：FPGA およびHPS I/O のバウンダリー・スキャン・テストを実行する前に、HPS がコールドリセットに維持されていることを確認してください。

専用I/O バンク内のHPS クロックおよびリセット入力を除き、ほとんどのHPS 専用および共有I/O はバウンダリー・スキャン・テストをサポートしています。

サポートされているPHY インターフェイス・タイプの任意の組み合わせを、複数のHPS EMAC インスタンスにわたって設定できます。

ガイドライン：共用I/O を使用するRMII とRGMII の場合、他のHPS ペリフェラルに予定された共用I/O の使用に加えて、選択したPHY インターフェイスに対応する共用I/O が十分にあることを確認するための初期のI/O フロア・プランニング・テンプレート・デザインを開発してください。

FPGA 内のソフト・アダプテーション・ロジックおよび汎用FPGA I/OとトランシーバーFPGA I/O の機能を使用して、HPS コンポーネントによってFPGA ファブリックに公開されたMII/GMII PHY インターフェイスを、RMII、RGMII、SGMII、SMII、およびTBI などの他のPHY インターフェイス標準に適合させることが可能です。

ガイドライン：PHY デバイスを選択する時は、希望のイーサネット速度、利用可能なI/O および使用可能なトランシーバー、スキュー制御機能を提供するPHY デバイス、およびデバイスドライバーの可用性を考慮してください。

HPS 3V I/O バンクにある共用I/O ピンを使用すると、サポートされている任意のI/O 電圧で Arria^® 10 HPS エンベデッドEMAC（イーサネットMAC）PHY インターフェイスを、RGMII インターフェイスを使用して業界標準のギガビット・イーサネットPHY に直接接続できるほか、RMII インターフェイスを使用して10/100 イーサネットPHYに直接接続することもできます。これらの電圧は、通常、1.8V、2.5V および3.0V を含みます。PHY インターフェイスに共用I/O ピンを使用すると、FPGA ルーティング・リソースが使用されず、タイミングが固定されるため、インターフェイスのタイミングが簡単になります。このドキュメントは、最も一般的なインターフェイスであるRGMII とRMII のデザイン・ガイドラインについて説明します。

また、GMII およびMII バス・インターフェイスを使用してFPGA ファブリックを介してPHY をHPS EMAC に接続すると、ギガビットおよび10/100 Mbps それぞれのアクセスが得られます。

ガイドライン：トランシーバーベースのSGMII 光モジュールに自動的に適合させるためのGMII-SGMII アダプターが使用できます。

このセクションでは、HPS 共有I/O によるRMII およびRGMII PHY インターフェイスのデザインの考慮事項について説明します。

RMII は、すべてのポートの送信パスと受信パスの両方に、1 つの集中システム同期50 MHz クロックソース（REF_CLK）を使用します。これにより、デザインでポートごとのTX_CLK/RX_CLK ソース同期クロックペアではなく、1 つのボード・オシレーターを使用できるため、システムのクロック動作が簡素化され、高ポート密度システムのピン数が削減されます。

RMII は、2 ビット幅の送受信データパスを使用します。すべてのデータおよび制御信号は、REF_CLK の立ち上がりエッジに同期しています。RX_ER 制御信号は使用されません。10 Mbps モードでは、すべてのデータおよび制御信号が10 REF_CLK クロックサイクルの間有効に保持されます。

RGMII は、PHY レイヤで10 Mbps、100 Mbps、および1000 Mbps の接続速度をサポートするため、最も一般的なインターフェイスです。

RGMII は4 ビット幅の送信データパスと受信データパスを使用し、それぞれに独自のソース同期クロックがあります。すべての送信データおよび制御信号はTX_CLK にソース同期しており、すべての受信データおよび制御信号はRX_CLK にソース同期しています。

すべての速度モードでは、TX_CLK はMAC によって供給され、RX_CLK はPHY によって供給されます。1000 Mbps モードでは、TX_CLK とRX_CLK は125 MHz で、デュアル・データレート（DDR）シグナリングが使用されます。10 Mbps および100 Mbps モードでは、TX_CLK およびRX_CLK はそれぞれ2.5 MHz および25 MHz であり、立ち上がりエッジのシングル・データレート（SDR）シグナリングが使用されます。

PHY インターフェイスに対応するために十分な共有I/O が残っていない場合、またはHPS EMAC がネイティブにサポートしていないPHY インターフェイスに適応する場合、HPS EMAC PHY インターフェイスにFPGA I/O を使用すると便利です。

ガイドライン：Qsys でHPS コンポーネントを構成する時に、PHY インターフェイスの送信クロック周波数を指定します。

他のPHY インターフェイスに適合することを含め、GMII またはMII のいずれかに対して、HPS EMAC PHY インターフェイスの最大送信パスクロック周波数を指定します。GMII の場合は125 MHz で、MII の場合は25 MHz です。この構成により、Qsys システム生成時にPHY インターフェイス送信クロックに適切なクロックタイミング制約が適用されます。

GMII とMII は、EMAC 信号を共用I/O ではなくFPGA コア・ルーティング・ロジックに、そして最終的にFPGA I/O ピンまたはFPGA コアの内部レジスターに駆動することで、 Arria^® 10 でのみ使用できます。

ガイドライン：タイミング制約を適用し、TimeQuest でタイミングを検証します。

配線遅延はFPGA コアとI/O 構造で大きく異なる可能性があるため、タイミングレポートを読むことが重要です。特にGMII ではタイミング制約を作成することが重要です。GMII は125 MHz のクロックを持ち、RGMII とは異なりシングル・データレートです。GMII は、CLK-DATA スキューに関して同じ考慮事項はありませんが、その信号は、ネガティブエッジで起動され、立ち上がりエッジでキャプチャーされることによって、デザインによって自動的にセンタリングされます。

ガイドライン：FPGA I/O 境界にインターフェイスI/O を登録します。

コア とI/O 遅延が簡単に8ns を超えると、これらのバスをI/O エレメント（IOE）レジスターの各方向に登録することを推奨します。そうすると、これらのバスは、コアFPGA ロジック・ファブリック全体を移動する際に整列したままになります。送信データおよび制御では、clock-to-data/control の関係を維持するには、HPS EMAC から出力されるemac[0,1,2]_gtx_clk の立ち下がりエッジでこれらの信号をラッチします。PHY によって供給されるRX_CLK の立ち上がりエッジでFPGA のI/O 入力に受信データと制御をラッチします。

ガイドライン：MII モードでの送信タイミングを考慮します。

MII は、PHY が100 Mbps モードの場合は25 MHz で、PHY が10 Mbps モードの場合は2.5 MHz であるため、最短クロック周期は40ns です。PHY は送信方向と受信方向の両方にクロックを供給します。送信タイミングはPHY によって提供されるTX_CLK クロックに関連しているため、ターンアラウンド・タイムが懸念になる可能性がありますが、40ns の長いクロック周期のためにこれは通常問題にはなりません。

リファレンス・クロックはFPGA を介してデータ用に送信されるため、ラウンドトリップ遅延は、15ns の入力セットアップ時間があるので、25ns 未満でなければなりません。送信データと制御は、PHY ソースのTX_CLK の負エッジにあるHPS EMAC 送信パスロジックによってFPGA ファブリックに起動され、40ns のクロック-セットアップ時間のタイミングバジェットを20ns 除去します。

PHY-Soc ボードの伝播遅延を招くデータ到着タイミングのラウンドトリップ・クロックパス遅延に加え、SoC ピンからHPS EMAC 送信クロックマックスまでの内部パス遅延は残りの20ns セットアップのタイミングバジェットを取るため、MII モードの送信データと制御用に、送信データと制御をFPGA ファブリックのphy_txclk_o クロック出力レジスターの立ち上がりエッジにリタイミングする必要があります。

GMII-RGMII アダプターコアを使用すると、FPGA のロジックを使用して、GMII HPS EMAC PHY 信号をFPGA I/O ピンのRGMII PHY インターフェイスに適合させることができます。この適合にカスタムロジックをデザインすることは可能ですが、このセクションではQsys アダプターIP の使用について説明します。

ガイドライン：Qsys で使用可能なGMII-RGMII アダプターIP を使用します。

Qsys のHPS コンポーネントをEMAC の「To FPGA」 I/O インスタンス用に構成し、GMII をPHY インターフェイス・タイプとして管理インターフェイスと共に選択します。結果のHPS コンポーネントGMII 信号をQsys にエクスポートしないでください。代わりに、アルテラGMII-RGMII アダプターIP をQsys サブシステムに追加して、HPS コンポーネントのGMII 信号に接続します。GMII-RGMII アダプターIP はQsys のアルテラHPS EMAC Interface Splitter IP を使用して、GMII-RGMII アダプターで使用するためにHPS コンポーネントから「emac」コンジットを分割します。アルテラのGMII-RGMII アダプターIP の使用方法については、Embedded Peripherals User Guide を参照してください。

ガイドライン：10/100 Mbps モードのグリッチフリー・クロックソースを提供します。

RGMII PHY インターフェイスでは、TX_CLK は常にMAC によって供給されますが、HPS コンポーネントのGMII インターフェイスは、10/100 Mbps モードではPHY デバイスによってTX_CLK が提供されることを想定しています。GMII-RGMII アダプテーション・ロジックは、GMII のemac[0,1]_tx_clk_in 入力ポートに2.5/25 MHz TX_CLK を供給する必要があります。2.5 MHz と25 MHz の切り替えは、HPS EMAC が要求するグリッチフリーの方法で実行する必要があります。FPGA PLL を使用すると、2.5 MHz と25 MHz のTX_CLK が供給され、グリッチフリーのカウンター出力を選択するためのALTCLKCTRL IP ブロックも提供されます。

FPGA のロジックを使用して、MII HPS EMAC PHY 信号をFPGA I/O ピンのRMII PHY インターフェイスに適合させることが可能です。

ガイドライン：50 MHz のREF_CLK ソースを提供します。

RMII PHY は、送受信データおよび制御の両方に単一の50 MHz リファレンス・クロック（REF_CLK）を使用します。ボードレベルのクロックソース、FPGA ファブリックから生成されたクロック、またはREF_CLK を生成できるPHY から50 MHz のREF_CLK を供給します。

ガイドライン：送受信データと制御パスを適合させます。

FPGA ファブリックで公開されているHPS EMAC PHY インターフェイスはMII です。これは、10 Mbps および100 Mbps 動作モードにはそれぞれ2.5 MHz および25 MHz の送信および受信クロック入力を個別に必要とします。送信データパスと受信データパスは共に4 ビット幅です。 RMII PHY は、50 MHz のREF_CLK を送信データパスと受信データパスの両方に使用し、10 Mbps と100 Mbps の両方の動作モードで使用します。RMII の送受信データパスは2 ビット幅です。10 Mbps では、50 MHz のREF_CLK の10 クロックサイクルの間、送受信データおよび制御が安定して保持されます。FPGA ファブリックにアダプテーション・ロジックを提供して、HPS EMAC MII インターフェイスと外部RMII PHY インターフェイス間で適合させる必要があります。それは、25 MHz および2.5 MHz では4ビット、50 MHz では2ビット、10 Mbps モードでは10 倍オーバーサンプリングです。

ガイドライン：HPS EMAC MII のtx_clk_in クロック入力にグリッチフリーのクロックソースを提供します。

HPS コンポーネントのMII インターフェイスでは、emac[0,1,2]_tx_clk_in 入力ポートに2.5/25 MHz 送信クロックが必要です。2.5 MHz と25 MHz の切り替えは、HPS EMAC が要求するグリッチフリーで実行する必要があります。FPGA PLL を使用すると、2.5 MHz と25 MHz の送信クロックが供給され、グリッチフリーのカウンター出力を選択するためのALTCLKCTRL IP ブロックも提供されます。

GMII-SGMII アダプターコアを使用すると、FPGA のロジックおよびソフトCDR モードでのマルチギガビット・トランシーバーのI/O またはLVDS SERDES を使用して、GMII HPS EMAC PHY 信号をFPGA トランシーバーI/O ピンのSGMII PHY インターフェイスに適合させることができます。この適合にカスタムロジックをデザインすることは可能ですが、このセクションではQsys アダプターIP の使用について説明します。

ガイドライン：Qsys で使用可能なGMII-SGMII アダプターIP を使用します。

Qsys のHPS コンポーネントをEMAC の「To FPGA」 I/O インスタンス用に構成し、GMII をPHY インターフェイス・タイプとして管理インターフェイスと共に選択します。結果のHPS コンポーネントGMII 信号をQsys にエクスポートしないでください。代わりに、アルテラGMII-SGMII アダプターIP をQsys サブシステムに追加して、HPS コンポーネントのGMII 信号に接続します。GMII-SGMII アダプターIP はQsys のアルテラHPS EMAC Interface Splitter IP を使用して、GMII-SGMII アダプターで使用するためにHPS コンポーネントから「emac」コンジットを分割します。アダプターIP は、1000BASE-X/SGMII PCS PHY 専用モード（例えば、ソフトMAC コンポーネントなし）で設定されたアルテラTriple Speed Ethernet (TSE) MAC IP をインスタンス化します。アルテラのGMII-SGMII アダプターIP の使用方法については、Embedded Peripherals User Guide を参照してください。

MDIO PHY 管理バスには、MAC ごとにMDC とMDIO という2 つの信号があります。MDC はフリーランではないクロック出力で、2.5 MHz では、最小周期は400ns です。MDIO は、High-Z バス・ターンアラウンド期間を有する双方向データ信号です。

MAC がPHY にライトする時、データは立ち下がりエッジで起動されます。つまり、フライト時間、信号のセトリング、およびレシーバーでのセットアップには200 ns -10 ns = 190 ns があります。データは次の負のエッジまでスイッチされないので、200ns の保持時間もあります。これらの要件は、ほぼすべてのボードトポロジーで非常に簡単に満たすことができます。MAC がPHY からリードする時、PHY は0〜300ns のリードデータをMAC に戻して出力し、100ns から10ns を引いたセットアップ時間、またはフライト時間、信号のセトリング、およびレシーバーでのセットアップに90ns を残します。この要件はまた、非常に簡単に満たすことができます。

ガイドライン：MDC/MDIO のボードプルアップ

両方の信号には外部プルアップ抵抗が必要です。正しいプルアップ抵抗値については、PHY のデータシートを参照してください。典型的な抵抗値は1K オームです。

ガイドライン：MDIO に必要なインターフェイス・タイミングを確認してください。

MDIO は、MDC に関するデータに対して10ns のセットアップおよびホールド時間を必要とします。

ガイドライン：SoC デバイスのOCT（オンチップ終端）を利用してください。

Arria^® 10 デバイスは、出力を多くの設定に調整することができ、50 オームの出力インピーダンスが最良の値になることがよくあります。 Quartus^® Prime は、RGMII 出力のキャリブレーションを行わずにシリーズOCTを自動的に使用します。 Quartus^® Prime のFitter Report をチェックして、インターフェイスの出力のOCT 設定を確認してください。

ガイドライン：PHY 出力に適切なボードレベル終端を使用してください。

多くのPHY では出力のI/O チューニングが提供されていないため、シミュレーターを使用して Arria^® 10 デバイスへの信号パスを確認することを推奨します。必要に応じて反射を減らすために、PHY 出力ピンの近くの各信号に直列抵抗器を配置します。

ガイドライン：ダブル・クロッキングを防ぐため、PHY TX_CLK およびEMAC RX_CLK 入力の反射を最小限に抑えます。

REF_CLK の負荷でダブルエッジが見られないように信号の完全性を維持する必要があるため、接続が「T」としてルーティングされている場合は注意してください。ダブル・クロッキングを防ぐには、REF_CLK の負荷での反射を最小限に抑えてください。

ガイドライン：シグナル・インテグリティ（SI）シミュレーション・ツールを使用してください。

これらの単方向信号でSI シミュレーションを実行するのはかなり簡単です。これらの信号はほとんどの場合、ポイントツーポイントなので、通常、各信号に配置する適切な直列抵抗を決定するだけで十分です。多くの場合、この抵抗は必要ありませんが、この決定を行う際には、デバイスのドライブ強度とトレースの長さ、およびトポロジーを検討する必要があります。

Arria^® 10 HPS は、1.8V、2.5V、3.0V のI/O 規格をサポートするHPS 3V I/O バンクの共有I/O ピンを使用して、組み込みUSB MAC を業界標準のUSB 2.0 ULPI PHY に直接接続できます。FPGA ルーティング・リソースは使用されず、タイミングも固定されているため、デザインが簡単になります。

このガイドでは、高速（HS）480 Mbps、フルスピード（FS）12 Mbps、および低速（LS）1.5 Mbps でサポートされているPHY 動作のすべての速度をカバーするデザイン・ガイドラインについて説明します。

ガイドライン：デバイスがクロックを供給する場合と外部クロックがソースの場合の両方のUSB PHY モードをサポートするようにボードを設計することを推奨します。

Arria 10 SoC 上のULPI MAC とPHY 間のインターフェイスは、MAC からPHY へのDATA[7:0]、DIR およびNXTと、MAC からPHY へのSTP で構成されています。最後に、60 MHz のスタティック・クロックはPHY または外部オシレーターからドライブされ、HPS からUSB MAC へのいくつかのレジスターアクセスを含む動作に必要です。RESET およびパワーアップのためのPHY メーカーの推奨事項に従ってください。

お使いのUSB PHY が入力と出力の両方のクロックモードをサポートしている場合は、両方のモードをサポートするようにボードを設計し、潜在的なタイミングの問題を軽減することを推奨します。通常、これらのモードは、High またはLow にプルされるパッシブ・ブートストラップ・ピンによって選択されます。

ガイドライン：USB 信号トレースの長さを最小限に抑えてください。

60 MHz では周期は16.67ns であり、その時間内で、クロックは外部PHY からMAC に移動し、次にデータおよび制御信号はMAC からPHY に移動しなければなりません。ラウンドトリップ遅延があるため、CLK 信号とULPI 信号の最大長は重要です。予備のタイミングデータに基づいて、最大長は7 インチ未満であることが推奨されます。これは、5ns Tco 仕様のPHY に基づいています。仕様がより遅い場合は、それに従って全長を短くする必要があります。

バスのUSB PHY 端にセットアップ・タイミング・マージンがほとんどない場合、PHY を入力クロックモードに切り替え、ボードから60 MHz のクロックソースを供給することができます。

ガイドライン：シグナル・インテグリティを考慮してください。

シグナル・インテグリティは、主にHPS のPHY からMAC へ駆動されるCLK 信号上で重要です。これらの信号は最大長のポイントツーポイントであるため、通常は終端されずに実行できますが、反射を最小限に抑えるためにトレースをシミュレートすることを推奨します。シミュレーションで特に示されない限り、FPGA の50 オーム出力設定を使用することを推奨します。可能であれば、PHY ベンダーから同様の設定を使用する必要があります。

ガイドライン：使用されている場合、OTG 操作のために適切に設計してください。

OTG（On-the-Go）機能が使用される場合、SoC はホストまたはエンドポイントになることができます。 ホストモードでは、USB フラッシュドライブ、または潜在的にUSB ハードドライブをサポートしている場合など、電力供給を検討してください。これらの電力要件と逆電流は、通常、Arria 10 SoC 用のアルテラ開発キットで使用されているような外部ダイオードと電流リミッターを使用して考慮する必要があります。

詳しくは、インテル® Arria® 10 SoC 開発キットを参照してください。

ガイドライン：QSPI_SS 信号が番号順に使用されていることを確認してください。

Arria^® 10 SoC では、最大4 つのQSPI チップセレクトを使用できます。デバイスは、チップセレクト・ゼロに接続されたQSPI からのみブートすることができます。

Quartus^® Prime は、QSPI_SS 信号が順番に使用されることを前提としています。例えば、SS1 を使用せずに、 SS0 とSS2 を使用することは不可能です。

QSPI_SS1 ピンはBSEL0 としても使用されます。したがって、BSEL=0x6（1.8V QSPI）を選択すると、QSPI_SS1 機能は使用できなくなります。

ガイドライン：SD/MMC パワーイネーブルがデザインで使用されている場合は、パワーイネーブルが正しく機能するように、必要な回避策の1 つを実装してください。

SD/MMC パワーイネーブルは、ロジックHigh がSD/MMC カードに電力を供給し、ロジックLow が電力をディスエーブルするように機能するように意図されています。ただし、SD/MMC パワーイネーブル（SDMMC_PWR_ENA_HPS）信号とBSEL[1] 信号は、同じ専用I/O ピンを共有します。SD/MMC カードからブートすると、パワーオンリセット中にBSEL[1]がLow に引き下げられ、ブートROM が第2 段階のブートローダーをフラッシュからオンチップRAM にコピーできなくなります。

ガイドライン：1.8V SD カード動作を使用する場合、電圧変換トランシーバーが正しく実装されていることを確認してください。

SD カードは最初は3V で動作し、一部のカードは初期化後には1.8V に切り替えることができます。さらに、MMC カードの中には、1.8V と3.3V の両方で動作するものもあります。HPS I/O は固定電圧レベルを使用し、動的に変更することはできないため、トランシーバーは1.8V で動作可能なカードのレベルシフトとアイソレーションをサポートする必要があります。

Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルでSD/MMC Controller の章のVoltage Switching の項におけるガイドラインに従ってください。一部のMMC カードは1.8V I/O 操作でのみ動作し、3.0V での初期動作は不要です。この状況では、レベルシフターは必要ありません。

ガイドライン：初期のID モードとデータ転送モード、および通常の動作のためのタイミングを考慮してください。

SD カードは、最初にID プロセス中に最大400 KHz の周波数で動作します。デバイスが特定された後、ブートRom はクロックが12.5 MHz まで動作できるデータ転送モードに切り替わります。通常、第2 段階のブートローダーは、インターフェイス速度を最大動作周波数の50 MHz までさらに上げます。

Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルの付録Booting and Configuration における「SD/MMC Controller Clock Options Based on CSEL and HPS_CLK fuse settings」の表を参照してください。

ガイドライン：選択したNAND フラッシュデバイスが8 ビットまたは16 ビットのONFI 1.0 対応デバイスであることを確認してください。

サポートされているNAND デバイスのリストについては、インテル® Arria® 10 SoC がサポートするフラッシュデバイスを参照してください。

ガイドライン：UART 信号をFPGA ファブリック経由でルーティングする時に、フロー制御信号を正しく接続してください。

ガイドライン：I²C 信号をFPGA ファブリック経由でルーティングする際にオープンドレイン・バッファーをインスタンス化してください。

FPGA を介してI²C 信号をルーティングする場合、HPS からFPGA ファブリックへのI²C ピン（i2c*_out_data、i2c*_out_clk）はオープンドレインではなく、論理レベルが反転していることに注意してください。したがって、論理レベル0 をi²c バスにドライブするには、対応するピンをHigh に駆動します。この実装は、トライステート・バッファーの出力イネーブルに直接結びつけるために使用できるので便利です。オープンドレイン・バッファーを実装するには、altiobuf を使用する必要があります。

ガイドライン：ボードデザインの外部SDA およびSCL 信号にプルアップが追加されていることを確認してください。

I²C 信号はオープンドレインなので、バスをLow に引き下げているバス上のデバイスがない場合、バスがHigh に引き上げられていることを確認するプルアップが必要です。

この章では、Arria 10 ハード・プロセッサー・システム用のソフトウェア開発プラットフォームを組み立てる際のデザインの考慮事項について説明します。

提供された推奨事項に従って、最終アプリケーションのパフォーマンス、サポート、および製品化までの時間の要件に適合するソフトウェア・プラットフォームのコンポーネントを選択する必要があります。

ソフトウェア開発プラットフォームを正常に構築するには、HPS システムの既知の良好な構成であるベースライン・プロジェクトを開始して、次に最終アプリケーションに合わせてベースライン・プロジェクトを変更することを推奨します。

GHRD は、 Arria^® 10 SoC 開発キット用の完全なHPS デザインを含む Quartus^® Prime プロジェクトです。GHRD には、ブートソース、SDRAM メモリー、および開発ボード上の他のペリフェラルへの接続があります。

SoC EDS の新しいリリース版ごとに、GHRD はSoC EDS ツールに含まれています。GHRD は、Altera Complete Design Suite（ACDS）のすべてのメジャーリリースで回帰テストされ、既知のハードウェアの問題に対する最新のバグ修正が含まれています。したがって、GHRD は、SoC FPGA ハードウェア・システムの既知の良好な構成として機能します。

ガイドライン：新しいSoC FPGA ハードウェア・プロジェクトのベースラインとして最新のGHRD を使用することを推奨します。その後、最終アプリケーションのニーズに合わせてデザインを変更することができます。

アルテラ^® は、最新の安定したカーネル、最新のLTSI カーネル、およびリアルタイムのLTSI カーネルを含むLinux カーネルの選択を可能にします。

ユーザー空間の観点から、アルテラはYocto Project 互換のAngstrom ディストリビューションを可能にします。

Linux OS を含むArria 10 SoC をサポートするオペレーティング・システムにはいくつかの種類があります。 詳細については、アルテラのSoC パートナーOS エコシステムWebページを参照してください。

パートナーOS プロバイダーは、SoC FPGA デバイスのボード・サポート・パッケージと商用サポートを提供します。Linux コミュニティーでは、SoC FPGA デバイスのボード・サポート・パッケージとコミュニティー・サポートも提供しています。

SoC FPGA のオペレーション・システムの選択には、オペレーティング・システムの機能、ライセンス条項、OS に基づいたコラボレーティブなソフトウェア・プロジェクトとフレームワーク、利用可能なデバイスドライバーとリファレンス・ソフトウェア、インハウスのレガシーコードとOS についての知識、システムのリアルタイム要件、機能安全、およびアプリケーションに必要なその他の証明など、多くの要因があります。

アプリケーションに適したOS を選択するには、SoC FPGA で利用可能な商用およびオープンソースのオペレーティング・システムが提供する機能とサポートサービスについて十分に理解しておくことを推奨します。アルテラのOS パートナー、業界のWebサイトは、選択に役立つ情報源です。

オペレーティング・システムとベアメタル・アプリケーションのリアルタイム・パフォーマンスについては、多くの誤解があります。ARM Cortex A クラスのプロセッサーの場合、実行時アプリケーションを管理するために提供される機能に加えて、プロセッサーのリソースを効率的に使用するリアルタイム・オペレーティング・システムが提供する多くの機能があります。

これらの効率がアプリケーションに十分なリアルタイム・パフォーマンスをもたらし、使用可能なデバイスドライバー、ミドルウェア・パッケージ、ソフトウェア・アプリケーション、およびサポートサービスの大部分を継承できるようになります。オペレーティング・システムを選択する時は、これを考慮する必要があります。

HPS はベアメタル構成（OS なし）で使用することができ、アルテラは高レベルAPI とほとんどのHPS ペリフェラルの低レベルマクロの両方からなるHWLib（ハードウェア・ライブラリー）を提供します。

ただし、ベアメタル・アプリケーションをHPS に使用するには、ベアメタル・アプリケーションがCPU サブシステムで使用可能なリソースを効率的に使用できるように、ランタイム機能の開発に精通している必要があります。

このため、小さな軽量のRTOS でも、CPU サブシステム内のリソースを効率的に使用するためのシンプルなスケジューリング、プロセス間通信、および割り込み処理機能を提供します。

Arria^® 10 HPS のデュアルコアARM Cortex-A9 MPCore は、SMP（Symmetrical Multi-Processing）およびAMP（Asymmetrical Multi-Processing）両方のコンフィグレーション・モードをサポートします。

ガイドライン：商用オペレーティング・システムで利用可能なパフォーマンスと最適化を理解し、SMP 対応OS またはRTOS がパフォーマンス要件とリアルタイム要件を満たしているかどうかを確認してください。

SMP モードでは、単一のOS インスタンスが両方のコアを制御します。SMP コンフィグレーションは、さまざまなOS メーカーによってサポートされており、マルチプロセッシングの最も一般的で簡単なコンフィグレーション・モードです。

Linux および商用開発のオペレーティング・システムは、CPU コアリソースを最大限に活用し、効率的に使用して最適なパフォーマンスと使いやすさを実現する機能を提供します。例えば、SMP 対応のオペレーティング・システムでは、プロセッサーのアフィニティーを設定するオプションがあります。つまり、各タスク/スレッドを特定のコアで実行するように割り当てることができます。この機能により、ソフトウェア開発者は各ARM Cortex-A9 コアのワークロード分配をより適切に制御し、AMP の代替としてシステムをより敏感にすることができます。

以下の図は、GSRD の構成を示しています。

図 16. Linux 用GSRD の概要

Linux 用GSRD は、ベースライン・プロジェクトとして使用することを目的とした、HPS リソースとFPGA リソースの両方を使用したシステムを紹介している、よくテストされた既知の良いデザインです。

ガイドライン：ソフトウェア開発プラットフォームを正しく構築するには、ベースライン・プロジェクトとしてGSRD を使用し、アプリケーションのニーズに合わせて変更することを推奨します。

GSRD はアルテラのSoC 開発ボードをターゲットにしており、ソースとコンパイル済みの両方の形式で提供されています。それらはRocketBoards.org のWebサイトから入手できます。

ガイドライン：すべての新しいプロジェクトでは、最新バージョンのGSRD をベースラインとして使用することを推奨します。

以下の図は、GSRD の詳細な構築フローを示しています。詳細については、RocketBoards.org GSRD のリンクを参照してください。

Linux デバイスツリーとは、Linux オペレーティング・システムへ下位層のハードウェアを説明するデータ構造のことを指します。このデータ構造をOS カーネルへ渡すことで、1 つのOS バイナリーでハードウェアの多くのバリエーションをサポートすることが可能となります。この柔軟性はハードウェアにFPGA が含まれる場合、特に重要となります。

詳しくは、Linux のDevice Tree Generator User Guide を参照してください。

アルテラHWLib（ハードウェア・ライブラリー）は、SoC EDS に付属し、HPS のさまざまなコンポーネントを制御するために設計された低レベルのベアメタル・ソフトウェア・ライブラリーです。HWLib は、通常、オペレーティング・システム用のボード・サポート・パッケージを構築するために、アルテラのOS パートナーによっても使用されます。

すべてのハードウェアがSoCAL とHWMgr でカバーされているわけではないので、アプリケーションによってはカスタムコードを記述する必要があるかもしれません。

HWlib を使用するソフトウェア・アプリケーションでは、CPU サブシステムのリソース、キャッシュ、およびメモリーを管理するためのランタイム・プロビジョニングが必要です。これらのプロビジョニングは、通常、オペレーティング・システムによって提供されるものです。

ガイドライン：HWlib を使用することは、アプリケーションを管理するためのランタイム・プロビジョニングの開発に精通している場合にのみ推奨します。

ガイドライン：ベアメタル開発の起点として、<SoC EDS installation folder>/embedded/examples/software/のHWLIB 例を使用してください。

パートナーOS プロバイダーは、SoC FPGA デバイスのボード・サポート・パッケージと商用サポートを提供します。通常、サポートには、プロジェクト開始の例や関連するドキュメントが含まれます。

以下の図は、 Arria^® 10 のブートフローを示しています。

ブートローダー・ソフトウェアは、ソフトウェア開発プラットフォームの中で最も重要なコンポーネントの1 つです。ブートローダーの役割は、システムを初期化してから、OS またはベアメタル・アプリケーションのいずれかである次のブートイメージに制御をロードして渡すことです。

ブートローダー・ソフトウェアは、使用可能なHPS オンチップメモリーが不足するように設計されています。このソフトウェアは、HPS のフラッシュとペリフェラル・コンポーネント、およびユーティリティーを制御して早期のデバッグとトラブルシューティングを可能にする、HPS とソフトウェア機能を設定するための必須の初期ハードウェア設定を提供します。

例えば、U-boot ブートローダー・ソフトウェアは、HPS のECC レジスターを設定します。HPS IP コンポーネント用Arria 10 外部メモリー・インターフェイスにおけるDDR SDRAM ECC コンフィグレーション設定は、ビットストリーム・ペリフェラル.rbf（raw バイナリーファイル）に変換されます。ブートローダー・ソフトウェアは、ビットストリームからECC SDRAM コンフィグレーション設定を抽出し、HPS にECC レジスターを設定します。

以下の図は、ニーズに合わせて最適なローダーを選択するための決定フローを表しています。

ガイドライン：ソフトウェア開発プラットフォーム用の適切なブートローダーを選択するには、GPL およびオープンソースのBSD ライセンスに慣れ、要件に最も適したライセンス条件を検討してください。

ガイドライン：最新バージョンのブートローダー・ソフトウェアを使用することを推奨します。

ガイドライン：必要なさまざまな初期化設定の量を考えると、ブートローダーを一からライトすることは推奨しません。提供されるブートローダー・オプションには、HPS のさまざまな部分の最適なデフォルト設定が含まれています。

次の図は、UEFI と同様のU-Boot ブートローダー・フローを表しています。

ガイドライン：どのソフトウェア開発ツール（コンパイラー、アセンブラー、リンカー・アーカイバーなど）が使用されるかを決定してください。使用するツールのバージョンを特定してください。

サードパーティーのプロバイダーから提供される他の開発ツールもあります。

ガイドライン：使用するソフトウェア・デバッグ・ツールを決めてください。ARM DS-5 アルテラエディションには、Eclipse ベースの完全なデバッグ環境が含まれています。また、Lauterbach T32 などのサードパーティー・プロバイダーから提供されるデバッグツールもあります。

通常、デバッグツールは組み込みソフトウェア・プログラムの実行のトレースを提供しますが、外部ハードウェアが必要な場合があります。例えば、SoC EDS に付属しているDS-5 は、非リアルタイムとリアルタイムの両方のトレースをサポートしています。リアルタイム・トレースに使用する場合、「DSTREAM」と呼ばれる追加の外部トレースユニットが必要です。Lauterbach T32 は同様の例で、リアルタイム・トレースのためには追加の外部ハードウェアが必要です。

予約BSEL 設定

立ち上げの初期段階で、JTAG 接続がターゲットに確立できない場合、BootROM が特定のブートソースからブートしようとするのを防ぐため、BSEL を0x0 「Reserved」に設定すると有益です。その後、テストプログラムをダウンロードしてデバッガーで実行することができます。

ブートローダーUART ロギング

最初の電源投入時に、デバイスが構成されていない状態にある場合、専用のHPS I/O のみがプロセッサーで使用可能になります。他のデバイスI/O が構成される前にブートプロセスの可視性を得るには、専用I/O を使用してシリアル・インターフェイスに接続する必要があります。

ガイドライン：ブートプロセスの可視性を得るために、UART シリアル・インターフェイスをHPS デバイスの専用I/O に接続していることを確認してください。このオプションはNAND では使用できません。

ガイドライン：SDRAM の初期化方法を決定してください。

サポートするSDRAM 初期化シナリオを決定し、それに応じて計画します。

ガイドライン：サポートするブートソースを決定してください。

ガイドライン：ブート・フラッシュデバイスを選択します。

詳しくは、Webページインテル® Arria® 10 SoC がサポートするフラッシュデバイスを参照してください。

ガイドライン：選択したブートソースのBSEL ピンを設定してください。

ブートソースは、BSEL ピンによって選択されます。

ボードに別の使用可能なブートソースがない場合でも、デバッグの目的でブートソースを変更することは有益です。例えば、QSPI からブートするボードでは、予約ブートを選択してBootROM が何もしないようにすると有益です。また、FPGA からブートを選択し、FPGA ファブリックにテストイメージを置くこともできます。

システムで許容される場合（スペースの制約）、必要に応じてBSEL を変更できるように、スイッチまたは少なくとも抵抗器を用意してください。

ガイドライン：ブートクロック・ソースを決定してください。

可能な組み合わせはArria 10 HPS テクニカル・リファレンス・マニュアルに記載されており、CSEL ピンで選択されます。

ガイドライン：デバッグの目的に柔軟性を持たせるため、可能であれば、ヒューズの切断を開発の最後まで延期してください。ヒューズが切断されると、元の値に戻すことはできません。デザインの開発段階では、CSEL ヒューズビットのプロキシとしてHPS_FUSESEC シャドウレジスターを使用することにより、CSEL ヒューズビットを永久にプログラムすることなく、CSEL 値を変更することができます。デバイスをデフォルトの動作に戻すには、デバイスの電源を入れ直すだけです。

ガイドライン：ブートヒューズの設定方法を決定してください。

異なるヒューズが利用可能であり、ブートフローに影響を与える可能性があります。例えば、FPGA ヒューズからのブートが切断される場合、BSEL ピンはブートソースを特定するのに使用されず、HPS はFPGA ファブリックから排他的にブートします。このプロトコルは、いくつかのセキュリティー・シナリオで役立ちます。

ヒューズの完全なリストとその動作については、Arria 10 HPS テクニカル・リファレンス・マニュアルを参照して、プロジェクト向けの設定方法を事前に決定してください。

ガイドライン：CSEL オプションを設定する方法を提供してください。

デバッグの目的で、最終製品がただ1 つのCSEL 設定を必要とする場合でも、ヒューズ・シャドウ・レジスターを使用してさまざまなCSEL 値を使用できるようにすることが有益であることに注意してください。可能であれば、最終的に単一の値が使用されても、CSEL 構成を変更できるようにボードを設計してください。この構成可能性は、デバッグには有用であり、抵抗器、ジャンパーまたはスイッチによって行うことができます。

ガイドライン：ボードがフラッシュ・プログラミングをサポートするように正しく構成されていることを確認してください。

HPS フラッシュ・プログラマーは、 Arria^® 10 ボード上のQSPI およびNAND フラッシュデバイスをプログラムするために使用できるSoC EDS を備えたツールです。このツールは、JTAG 上で動作し、速度が制限されているため、比較的少量のデータ（例えばブートローダー）をライトすることを意図しています。

HPS フラッシュ・プログラマー・ツールを使用する場合は、使用するデバイスをサポートしていることを確認してください。サポートされるデバイスは、Altera SoC Embedded Design Suite User Guide に記載されています。

ガイドライン：ONFI 1.0 に準拠したNAND フラッシュを選択してください。

NAND からブートする場合は、選択したデバイスがONFI 1.0 に準拠していることを確認してください。

ブートに使用されるNAND デバイスには、x8 インターフェイスと、ce＃ とrb＃ ピンのシングルペアのみが必要です。FPGA ファブリックI/O に接続された大容量記憶装置としてNAND を使用する場合にのみ、x16 インターフェイスと、最大4 ペアのce＃ とrb＃ ピンを使用できます。

一部の非ONFI 1.0 準拠のデバイスはBootROM と互換性がありますが、HPS フラッシュ・プログラマーはONFI 準拠のデバイスのみをサポートします。

HPS フラッシュ・プログラマーは、16.1 とその以降のリリースでNAND をサポートする予定です。

ガイドライン：QSPI デバイスとSD/MMC/eMMC デバイスに、HPS をリセットした時にリセットされるメカニズムがあることを確認してください。

QSPI およびSD/MMC/eMMC フラッシュデバイスは、ソフトウェアによってBootROM が正常にアクセスできない状態にされることがあり、次のリセット時にブートエラーを引き起こす可能性があります。この問題は、HPS がリセットされているが、フラッシュ部分がリセットされていないために発生します。

したがって、HPS リセット（ウォームまたはコールド）が発生するたびにQSPI およびSD/MMC/eMMC ブート・フラッシュ・デバイスをリセットする必要があります。

デバイスの中にはリセットピンがないものがあることに注意してください。そのような場合では、例えばMOSFET を使用してフラッシュをパワーサイクルする必要があります。必要最小限のリセットパルス持続時間に注意してください。

HPS が開始するコンフィグレーションでは、FPP（高速パッシブパラレル）モードを使用することにより、HPS がQSPI、SD/MMC、およびNAND フラッシュなどのHPS にアクセス可能なストレージ・ロケーションを使用してFPGA をコンフィグレーションすることが可能になります。 Arria^® 10 SoC のFPGA コンフィグレーション・フローは、外部コンフィグレーション・データソースがFPGA のコンフィグレーション・サブシステム（CSS）ブロックに接続されている Arria^® 10 FPGA デバイスでも同じです。

JTAG、アクティブシリアル、または高速パッシブパラレルなどの外部ソースによってFPGA が構成されている従来のFPGA コンフィグレーション・フローを使用する場合は、FPGA およびHPS 共有I/O を構成しないようにHPS ブート・ソフトウェアを構成する必要があります。外部ソースがFPGA をコンフィグレーションすると、HPS 専用ブートI/O を除くすべてのI/O が構成されるため、HPS の第2 段階のブートローダーはこの役割を実行しないように設定する必要があります。FPGA の構成中にHPS がブートすると、ブートローダーはFPGA がユーザーモードに入るまで待機します。一度FPGA を構成すると、この動作によってHPS 共有I/O が一時的にオフラインになるため、再構成されないことが重要です。

デバイスに電源が供給され、HPS がブートROM 内のソフトウェアの実行を開始すると、すべてのデバイスI/O は入力トライステート動作モードにデフォルト設定されます。ブートROM は、サンプリングされたBSEL ピンに基づいて専用ブートI/O を構成します。ブートプロセス中のこの時点では、構成されている唯一のI/O はHPS フラッシュデバイスに接続されているHPS 専用I/O であり、他のすべてのI/O はデフォルトの入力トライステート動作モードのままです。第2 段階のブートローダーは、FPGA 全体を構成するか、または早期I/O リリース・ビットストリームの構成によりHPS 共有I/O とHPS DDR I/O だけを構成するかによって、残りの専用HPS ブートI/O、FPGA とHPS 共有I/O を構成します。

HPS 早期I/O リリース

HPS によって開始されたコンフィグレーション・フローは、早期I/O リリースと呼ばれる機能をサポートしています。早期I/O リリース機能により、FPGA ファブリックの大半を構成することなく、デバイスI/O を構成することで、HPS のブート時間を最小限に抑えることができます。

この機能はHPS のブート時間を短縮します。これは、大部分のFPGA コンフィグレーション・ファイルがFPGA ファブリックの構成に使用され、一部だけがI/O の構成に使用されるからです。コンフィグレーション・ファイルのI/O 部分は、HPS 共有I/O、HPS SDRAM I/O、および残りのFPGA I/O を構成するために使用されます。HPS 専用I/O は、FPGA コンフィグレーション・ビットストリームの影響を受けません。

FPGA ファブリックと独立してI/O を構成することにより、HPS SDRAM コントローラーが機能し、HPS ブートローダーが次の段階のブート内容をSDRAM に取り込むことができます。I/O が設定された後、残りのFPGA ファブリックは直後に構成するか、またはブートが完了した後アプリケーションによって構成することができます。

ガイドライン：専用HPS I/O はデバイスI/O を構成することによって影響を受けない唯一のピンなので、専用I/O バンク内のコンフィグレーション・サイクルを通じて機能し続ける必要のあるインターフェイスを配置することが重要です。ブート中にHPS ペリフェラルおよびHPS SDRAM へのアクセスが必要な場合は、HPS 早期I/O リリースモードを使用してデバイスを設定する必要があります。

例えば、FPGA のコンフィグレーション中にシステムがUART を動作させ続ける必要がある場合は、UART に専用I/O を使用する必要があります。HPS ブートソースが外部フラッシュになる場合は、残りのI/O が設定されている中、フラッシュは機能的なままにするために専用HPS I/O に接続する必要があります。その他のユースケースについては、このドキュメントのFPGA リコンフィグレーションの項を参照してください。

HPS によって開始されたFPGA コア・コンフィグレーション

FPGA コンフィグレーションが失敗した場合（例えばビットエラーのため）、HPS 共有I/O およびSDRAM I/O は入力トライステート・モードになります。早期I/O リリース後にHPS がFPGA コンフィグレーションを開始し、コンフィグレーションが失敗した場合、共有I/O ペリフェラルまたはHPS SDRAM へのHPS アクセスは、トライステートI/O のために失敗します。HPS 専用I/O は影響を受けません。

この動作は、FPGA コアとコンフィグレーションの両方を含む.rbf（Raw バイナリーファイル）を使用したフルFPGA コンフィグレーションには影響しません。この場合、HPS は、デバイスが正常に構成された後にのみ、HPS 共有I/O およびHPS SDRAM にアクセスできます。

ガイドライン：HPS 共有I/O またはHPS SDRAM へのアクセスに依存しないコンフィグレーション障害回避または回復メカニズムを提供してください。

ソフトウェアはSDRAM から実行する場合は、コンフィグレーションを開始する前にソフトウェアでコンフィグレーション・ビットストリーム・チェックサムを実行することにより、この問題を回避できます。例えば、.rbf にはCRC（巡回冗長検査）があり、ソフトウェアがファイル内容をFPGA コアにプログラムする前に検証することができます。

ガイドライン：修正可能なビットストリーム破損の問題を回避するためにECC を有効にしてください。

ソフトウェアがオンチップRAM から完全に実行し、コンフィグレーション障害が発生した場合、HPS 共有I/O およびSDRAM I/O を再アクティブ化するためにペリフェラル・コンフィグレーション.rbf を再プログラミングすることによって、ソフトウェアは回復できます。

I/O が再構成された後、ソフトウェアは同じイメージまたはフォールバック・イメージ（同じ障害が繰り返されるのを防ぐため）を使用してFPGA ファブリックを再構成できます。

残りのFPGA ファブリックを設定する前に、ソフトウェアがビットストリームのインテグリティ・チェックを最初に実行することを推奨します。このインテグリティ・チェックの目的は、ビットストリームの破損によるコンフィグレーションの問題を回避することです。ビットストリームが破損していると、FPGA ファブリックのコンフィグレーションが失敗し、HPS 専用I/O を除くすべてのデバイスI/O は入力トライステート動作モードに戻ります。

SoC FPGA は、QSPI、NAND、SD/MMC/eMMC のようなタイプのフラッシュデバイスをサポートします。

ECC は、外部HPS EMIF、L2 キャッシュデータRAM、およびすべてのペリフェラルRAM を含むすべてのRAM 上のHPS 全体に実装されています。すべてのHPS ECC コントローラーは、単一誤り訂正と2 重誤り検出（SECDED）を提供する拡張ハミング符号のアルゴリズムに基づいています。パリティー保護は、ARM Cortex-A9 MPCore L1 キャッシュメモリーとL2 タグRAM に提供されています。HPS EMIF および内蔵HPS RAM でECC を選択的にイネーブルすることができます。診断テストモードとエラー注入機能はソフトウェア制御下で利用できます。ECC はパワーアップまたはコールドリセット時にデフォルトで無効になっています。

生成されたブートコードは、BSP 生成中に選択されたユーザーオプションに従ってECC を構成、初期化、および有効化します。アルテラが提供するHWLIBS ライブラリーを使用すると、HPS ハードウェア機能をプログラミングするためのシンプルなAPI が提供され、カスタム・ファームウェアおよびベアメタル・アプリケーション・コードによるECC 機能へのアクセスが容易になります。

詳しくは、Altera SoC エンベデッド・デザイン・スイート（EDS）ユーザーガイドでブートツール・ユーザーガイドとハードウェア・ライブラリーの章を参照してください。

HPS の各RAM には、固有の機能と要件を備えた独自のECC コントローラーがありますが、一般的なシステム・インテグレーションのデザインの考慮事項もいくつかあります。

ガイドライン：Reset Manager モジュールでHPS ECC 関連のリセットを正しく設定してください。

Reset Manager は、HPS ECC 関連のリセットを管理します。Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルで第3 章のReset Manager を参照してください。

ガイドライン：System Manager モジュールでECC Control、Status、Interrupt Management を正しく設定してください。

System Manager には、HPS 内のすべてのECC コントローラーのシステムレベル制御およびステータス用のECC 関連レジスターのセットが含まれています。ECC 関連の割り込みもこのレジスターのセットによって管理されます。Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルのSystem Manager の章を参照してください。

ガイドライン：ECC をイネーブルする前にメモリーが初期化されていることを確認してください。

HPS のRAM にECC をイネーブルする前に、ECC 保護メモリーへのライトがメモリーデータ内容とECC シンドローム・ビットを初期化するために必要です。そうしないと、ECC が有効化された後の初期化されていない場所からのリードから、擬似ビットエラー割り込みが生成されます。初期化手順の詳細については、Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルの該当するペリフェラルの章を参照してください。

HPS 外部SDRAM インターフェイスのECC は、SDRAM アダプターに実装されています。SDRAM アダプターのECC コントローラーは、メモリー内の目的の場所で有効なデータアクセスを保証するために、アドレスとデータの両方に対してSECDED を実行します。

ガイドライン：すべてのSDRAM 領域を初期化してください。

ECC をイネーブルする前に、プログラムコードとデータ領域、およびFPGA マスターとL2 キャッシュ・ライン・フェッチによってアクセスされるメモリーの他の領域を含め、SoC システムのすべての部分がSDRAM アダプターを介してアクセスできる外部SDRAM のすべての領域を初期化する必要があります。キャッシュラインのフェッチがプログラムコードとデータ・フットプリントを超えて拡張され、初期化されていないRAM の場所からビットエラーが発生する可能性があるため、L2 キャッシュがイネーブルされている時に拡張領域を初期化することを検討してください。Altera SoC EDS ツールチェーンのbsp-editor ユーティリティーを使用して、ECC スクラブ用のメモリー領域を定義および構成できます。

ガイドライン：SDRAM アダプターECC ライト動作を検討してください。

パーシャルライト（SDRAM メモリー・インターフェイス幅未満）の場合、アダプターは、インターフェイス・ワード幅全体のECC ビットを維持するためにリード・モディファイ・ライト・シーケンスを実装します。ファームウェアやアプリケーション・ソフトウェア、およびシステム内の他のマスターからのアクセスをライトする際に、幅の狭いアクセスがアプリケーションの帯域幅やレイテンシーにどのような影響を及ぼすかを考慮してください。

16 ビットのデータとECC をイネーブルしたEMIF の使用方法については、Arria 10 SX Device Errata を参照してください。

L2 キャッシュメモリーはECC 保護され、タグRAM はパリティー保護されています。L2 キャッシュECC は、System Manager の制御レジスターを介してイネーブルされます。

ガイドライン：L1 およびL2 キャッシュは、ECC を有効にしたキャッシュ可能なメモリー領域に対してライトバックおよびライトアロケートとして設定する必要があります。

アルテラSoC EDS でサポートされているBSP については、bsp-editor ユーティリティーを使用してECC サポート用にBSP を設定できます。ベアメタル・ファームウェアの場合、Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルのCortex-A9 Microprocessor Unit Subsystem の章におけるL2 Cache Controller Address Map for Arria 10 の項を参照してください。

ガイドライン：ACP を使用するL3 インターコネクトによるキャッシュ・コヒーレント・アクセスは、L2 キャッシュ・コントローラーでECC が有効になっている時に、64 ビット幅の64 ビット・アライメントされたライトアクセスを実行する必要があります。

ECC を有効にしてもL2 キャッシュのパフォーマンスには影響しませんが、ACP を使用するアクセスは64 ビット幅で、メモリー内で64 ビットにアライメントする必要があります。これには、FPGA-HPS ブリッジを介してACP にアクセスするFPGA マスターが含まれます。ブリッジ幅とFPGA マスター幅、アライメントとバーストサイズ、および長さの組み合わせのリストについては、Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルのHPS-FPGA Bridges の章でFPGA-to-HPS Access to ACP の項における表8-3 を参照してください。

HPS 内のすべてのペリフェラルRAM はECC 保護されています。各ペリフェラルには、Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルの第11章に記載されているError Checking and Correction Controller の独自のインスタンスがあります。

ガイドライン：ソフトウェアは、NAND リード・モディファイ・ライト動作中にECC を更新する必要があります。

NAND フラッシュ・コントローラーECC ハードウェアは、フラッシュデバイスのページバッファーからリード・モディファイ・ライト動作が実行される時には使用されません。ソフトウェアは、このようなリード・モディファイ・ライト動作中にECC を更新する必要があります。ハードウェアECC で動作するリード・モディファイ・ライト動作では、フラッシュデバイスのリード・モディファイ・ライト機能に頼ることなく、ページ全体をシステムメモリーに読み込んで変更し、フラッシュに書き戻す必要があります。

ガイドライン：NAND フラッシュ・コントローラーは、コピーバック・コマンド中にECC 検証を実行できないと考えてください。

NAND フラッシュ・コントローラーは、コピーバック・コマンド中にECC 検証を行うことができません。フラッシュ・コントローラーはECC データをコピーしますが、コピー操作中はECC データを検証しません。

Arria^® 10 SoC は、階層化されたハードウェアおよびソフトウェア・ソリューションを通じてセキュアなシステムを実装するためのフレームワークを提供します。セキュアなシステムを設計する場合は、システムのセキュリティー要件に応じていくつかのセキュリティー・レベルを実装できます。

ガイドライン：デザインのどの部分を暗号化する必要があるかを決定してください。デザインのどの部分を認証する必要があるかを決定してください。

セキュアブート - 信頼チェーンとイメージ認証

セキュアブートは、すべてのブートステージで信頼チェーンが確立されるようにします。各ブートステージは、イメージの署名付き証明書を検証することによって、ロードおよび実行する前の後続のステージを認証する必要があります。

ブートステージは、最初の第2 段階ブートローダーから、OS によってロードされる最終アプリケーションまでをカバーすることができます。

詳しくは、 Arria 10 SoC Secure Boot User Guide を参照してください。

デザインIP を保護する - AES 暗号化

FPGA デザインIP を保護するには、AES 暗号化を使用します。目的のブートデバイスのストレージ領域に格納する前に、デザインIP を暗号化します。AES セキュリティー・キーがSoC によって検証されると、イメージはコンフィグレーション・ロード時に解読されます。

セキュアなブートとIP - 認証と暗号化

このレベルは、すべてのランタイムSW とデータIP が認証され、システムの起動中に正常に復号化されるため、最も高いセキュリティーを実現します。

耐タンパー

このセキュリティー・レベルでは、デバイスを改ざんしようとする試みが検出された時に、定義されたロジックを使用して通知を送信します。

ガイドライン：開発に使用することができ、現場の問題をデバッグして診断することができるボードへのJTAG 接続を利用することを推奨します。

このデバイスには、FPGA とHPS のJTAG がチェーンされたJTAG ポートが1 つしかありません。

HPS には、HPS 共有I/O またはFPGA I/O の2 つのトレース・インターフェイスがあります。HPS 共有I/O によるインターフェイスは、低帯域幅トラフィック（低周波数で動作するMPU など）をトレースするために使用できる低速トレース・インターフェイスです。インターフェイスは4 ビットDDR インターフェイスのみであるため、限られた帯域幅しか提供しません。

トレース帯域幅を向上させるには、FPGA への32 ビットのシングル・データレート・インターフェイスである標準トレース・インターフェイスを使用できます。トレースモジュールは通常、トレースデータをダブル・データレートで送信することを想定しているため、シングル・データレート・トレースデータをダブル・データレートに変換する必要があります。

この変換を実行するには、DDIO megawizard IP をインスタンス化し、出力専用モードで設定することを推奨します。トレースデータの最下位16 ビットは、DDIO IP のdatain_l[15:0] ポートに接続するために、チップから先に送信する必要があります。

トレースバスが終了する必要があるかどうかを判断するには、トレースベンダーのデータシートを参照してください。トレースベンダーが要求する場合に終了を含まないと、トレースデータが破損したり、インターフェイスの最大動作周波数が制限されたりする可能性があります。

アルテラSoC 開発キットに移植されたオペレーティング・システムBSP（ボード・サポート・パッケージ）のテクニカルサポートは、オペレーティング・システム・プロバイダーから提供されています。

アルテラSoC EDS（エンベデッド開発スイート）およびFPGA 開発用の設計ツールのサポートは、アルテラが提供しています。EDS には、ARM DS-5（開発スタジオ5）アルテラ・エディション・ツールキットが含まれています。

アルテラ開発キットのサポートは、アルテラが提供しています。

他のボードのテクニカルサポートは、各ボード・プロバイダーまたはディストリビューターによって提供されます。

今時のオープンソースのエンベデッド・ソフトウェアの機能更新の性質に駆られ、弊社のソフトウェア・ドキュメントのほとんども、コミュニティーのWebサイトRocketBoards.org で提供されています。