ご利用のトポロジーに応じて、2つのハードウェア・リファレンス・デザインのいずれかをご自身のハードウェア・デザインの開始点として選択することができます。

ガイドライン: インテルでは、HPSをFPGAのソフトIPに接続する例として、ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) を開始点として使用することを推奨しています。

ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) は、システムを開始するためのベースとして使用するのに最適なデフォルトの設定とタイミングを備えています。初期評価の終了後に、Intel Arria 10 HPS-to-FPGA Bridge Design Exampleのリファレンス・デザインに進み、FPGAとHPS間のさまざまなインターフェイスのパフォーマンスを比較することができます。

詳細は、ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) を参照してください。

ガイドライン: インテルでは、Intel Arria 10 HPS-to-FPGA Bridge Design Exampleのリファレンス・デザインを使用し、FPGAロジックとHPS間のアクセスに最適なバースト長とデータ幅を決定することを推奨しています。

FPGA-to-HPS Bridges Design Exampleでは、FPGAロジックにモジュラーSGDMAが含まれているため、FPGAロジックからHPSのデータアクセスのバースト長をプログラミングすることができます。

ガイドライン: Arm* Streamline Profilerのようなプロファイリング・ツールを使用し、お使いのソフトウェアをプロファイリングします。 Arm* Streamline Profilerは、 Arm* DS-5* for Intel^® SoC FPGA Editionに含まれているツールであり、ハードウェアのアクセラレーションに適した機能を特定し、ソフトウェアに最適に実装されるそれらの機能を分離するのに役立ちます。

アプリケーションに最も適しているシステムトポロジーを決定するには、最初に、アプリケーションをハードウェアとソフトウェアに区分する最適な方法を決定する必要があります。

HPSをコンフィグレーションする際の最も重要な考慮事項の1つは、 インテル^® Arria^® 10 SoCデバイスでのI/Oの構成を理解することです。

Intel Arria 10 GX, GT, and SX Device Family Pin Connection Guidelinesの「Intel Arria 10 SX Pin Connection Guidelines」の章で示されている インテル^® Arria^® 10 SoCデバイスに関するガイドラインに従います。

1. HPS専用I/O

これらの17のI/Oは物理的にHPS内に配置されており、HPSに専用です。主にHPSのブートフラッシュ、クロック、およびリセットに使用されます。他のI/Oはすべて、FPGAロジックのI/Oカラムに配置されています。

2. HPS共有I/O (FPGAと共有される)

HPSペリフェラル信号またはFPGA信号のいずれかに使用することができる48ピン (HPS共有I/O) のI/Oバンクは1つあります。HPS共有I/Oは、HPSのコールドリセットによってリセットされると、入力トライステート・モードになります。

詳細は、Intel Arria 10 Hard Processor System Technical Reference Manualの付録「Booting and Configuration」を参照してください。

3. HPS外部メモリー・インターフェイスI/O (FPGAと共有される)

SDRAMメモリーに接続可能なモジュラーI/Oバンクは、選択したデバイスとパッケージに応じて2つまたは3つあります。それらのI/Oバンクの1つを使用し、アドレス、コマンド、およびECCデータ信号を接続します。残りの1つまたは2つのバンクは、データ信号を接続するためのものです。

4. FPGA I/O

汎用I/Oは、FPGAロジック、FPGA外部メモリー・インターフェイス、および高速シリアル・インターフェイスに使用することができます。

HPSペリフェラル信号の合計は共有I/Oバンクの48ピンを超えるため、プラットフォーム・デザイナーのHPSコンポーネントは、ピンの多重化の設定と、ほとんどのペリフェラルをFPGAファブリックにルーティングするオプションを提供します。共有I/Oバンク内の未使用のピンは、12ピンのグループで汎用I/OとしてFPGAで使用することができます。HPS共有I/Oは、HPSに隣接するFPGA I/Oカラムの3V I/Oバンク2Lにあり、通常、3V I/Oバンクの全機能のセットをサポートします。ただし、HPSペリフェラルに共有I/Oを使用すると、電圧レベルのサポートが1.8V、2.5V、または3Vの動作のいずれかに制限され、他のFPGA I/Oバンクと同じI/O Standardの互換性とサポートに関する規則が適用されます。I/Oバンクに接続されるペリフェラルはすべて、選択した電圧をサポートしている必要があります。

FPGAに割り当てられている共有I/O (12ピンのグループ) は、デバイスがコンフィグレーションされると、HPSがまだリセット状態であっても、FPGAで使用することができます。ただし、共有I/OがHPSに割り当てられている場合は、HPSがリセットに入っている際にFPGAからアクセスすることはできません。これらのピンは、リセットの解除後にHPSによってのみ使用することができます。

ガイドライン: まず、USBを先頭に、USB、EMACおよびフラッシュ・インターフェイスをHPS専用I/Oと共有I/Oにルーティングします。

最初に、USB、イーサネット、およびフラッシュなどの高速インターフェイスをHPS専用I/OおよびHPS共有I/Oにルーティングすることから始めることが推奨されます。USB信号はFPGAファブリックで使用することができないため、共有I/Oにルーティングする必要があります。フラッシュ・ブートソースは、HPS専用I/Oにルーティングする必要があります。HPS専用I/Oは、HPS共有I/OとFPGA I/Oがコンフィグレーションされる前に機能している唯一のI/Oです。

ガイドライン: FPGAで使用する必要がある場合は、共有I/Oの1つの象限全体を確保する必要があります。

共有I/Oは、FPGAファブリックにあるデザインで使用することができますが、I/Oは象限ベース (12ピンのグループ) で利用可能にする必要があります。共有I/Oは4つの象限に分割され、各象限は、HPSペリフェラルまたはFPGAロジックのいずれかにルーティングされます。ただし、両方にルーティングはされません。そのため、HPSの共有I/OをFPGAで使用する場合は、象限の1つを予約し、HPSペリフェラルを共有I/Oバンクの残りの3つの象限にルーティングする必要があります。

ペリフェラルにI/Oセットを選択する際は、プラットフォーム・デザイナーのHPSコンフィグレーション・ダイアログ・ボックス の Peripheral Pin Multiplexingタブ を参照してください。ペリフェラルを追加する際は、発生するエラーに注意してください。HPSコンフィグレーション・ダイアログ・ボックスの下部にあるコンソールボックスは、競合の解決に役立ちます。

ガイドライン: HPS共有I/Oと専用I/OにI/O設定を正しくコンフィグレーションしていることを確認します。

HPSのピン位置の割り当ては、HPSを含むプラットフォーム・デザイナー・システムの生成時に自動的に管理されます。同様に、HPS SDRAMコントローラーのタイミングとI/Oの制約は、HPSに向けたArria 10外部メモリー・インターフェイスによって管理されます。管理する必要があるHPSのI/O制約は、HPS専用I/OとHPS共有I/Oに関する制約のみです。ドライブ強度、I/O Standard、ウィーク・プルアップ・イネーブルなどの制約が、FPGAの制約と同様にインテルQuartus Primeプロジェクトに追加され、第2ステージ・ブートローダーでI/Oをコンフィグレーションする際のブート時にHPSに適用されます。専用I/OのI/O制約は、ブート・ローダー・ソフトウェアのデバイスツリーに保存されます。HPS共有I/OおよびFPGA I/Oの場合は、I/O制約はFPGAコンフィグレーション・ファイルに適用されます。

HPSのメインクロックとリセットは、HPS_CLK1、HPS_nPOR、HPS_nRSTです。HPS_CLK1 (EOSC1とも呼ばれます) は、HPSのPLLの外部クロックソースです。HPSのPLLは、MPUシステム・コンプレックス、L3インターコネクト、HPSペリフェラル、およびHPS-to-FPGAユーザークロックのクロックを生成します。HPS_nPORは、コールドリセット入力を提供します。また、HPS_nRSTは、双方向のウォームリセット・ソースを提供します。

この章は、Arria 10 Device Design Guidelinesの「Pin Connection Considerations for Board Design」および「I/O and Clock Planning」の章を補足するものです。

HPSのクロックのプランニングは、システムレベルのデザイン・プランニングに依存します。これには、ボードレベルのクロック・プランニング、デバイスのFPGA部分のクロック・プランニング、およびHPSペリフェラルの外部インターフェイスの領域が含まれます。よって、ボードデザインを確定する前に、HPSのクロックのコンフィグレーションを検証することが重要です。

ガイドライン: プラットフォーム・デザイナーを使用し、MPUとペリフェラルのクロックを検証します。

プラットフォーム・デザイナーを使用し、HPSコンポーネントのコンフィグレーションを最初に定義します。HPS入力クロック、ペリフェラル・ソース・クロックおよび周波数を設定します。プラットフォーム・デザイナーの警告またはエラーメッセージに注意し、クロックの設定を変更する、もしくはその警告がアプリケーションに悪影響を及ぼさないことを確認することで対応します。

HPSのクロックとリセットのI/Oは、HPS専用I/Oバンクの固定ピン位置にあり、通常はブートフラッシュやUARTコンソールなどのHPSペリフェラルとバンクを共有します。

ガイドライン: HPS専用I/OのI/O電圧レベルを選択します。

HPS_CLK1、HPS_nPOR、HPS_nRSTは、HPS専用I/Oバンクの固定ピン位置にあります。HPSの専用I/Oは、1.8V、2.5V、および3Vの電圧レベルをサポートするLVCMOS/LVTTLです。このバンクのI/O信号電圧は、VCCIO_HPSに適用される1.8V、2.5V、または3Vの供給レベルによって確立されます。VCCIO_HPSに選択する供給レベルが、HPS専用I/Oバンクを使用するようにコンフィグレーションされたHPSペリフェラル・インターフェイス (ブートソース、UARTコンソールなど) や、ボードレベルのクロックおよびHPSのリセット回路と互換性があることを確認してください。

HPSの外部リセットI/Oピンには、ボードレベルのリセットロジックと回路のプランニングおよび設計を行う際に考慮すべき特定の機能的な動作と要件があります。

ガイドライン: HPS_nRSTを使用し、HPSのウォームリセットを開始する、もしくは外部でボードにリセットを駆動します。

HPS_nRSTは、アクティブLowでオープンドレイン、かつ双方向のI/Oです。HPS_nRSTピンに外部からロジックLowをアサートすると、HPSのウォームリセットが開始します。HPSのウォームリセットおよびコールドリセットは、ソフトウェアが開始するリセットやFPGAファブリックからのリセット要求などの内部ソースからもアサートすることができます。HPSが内部でウォームリセットまたはコールドリセットに入る場合は、HPSコンポーネントがリセットソースとなり、HPS_nRSTピンをLowに駆動して、接続されているボードレベルのコンポーネントをリセットします。HPS_nPORピンを外部からアサートする場合もまた、HPSはHPS_nRSTピンでリセットをアサートします。

ガイドライン: HPS_nPORおよびHPS_nRSTの最小アサート時間の仕様に従います。

HPS_nPORピンおよびHPS_nRSTピンのリセット信号は、HPS_CLK1の特定のサイクル数の間アサートする必要があります。最小サイクル数は、Arria 10デバイス・データシートのHPSの章で指定されています。

HPSのクロック・コンフィグレーションのプランニング・ガイドラインの説明に従いHPSのクロックのコンフィグレーションを検証後、ソフトウェアの制御下でHPSのクロックの設定を実装する必要があります。これは通常、ブート・ローダー・ソフトウェアによって行われます。また、HPSとFPGA間でリファレンス・クロックを転送するためのガイドラインにも従う必要があります。

ガイドライン: HPSとFPGA間でPLLをカスケード接続しないでください。

FPGAとHPS間でPLLをカスケード接続することは特性評価されていません。ジッター解析を行わない限り、FPGAとHPSのPLLをチェーン接続しないでください。HPSからの出力クロックは、FPGAのPLLに供給することを目的にしていません。

ソフトウェアの制御下でHPSのPLLおよびクロックを管理するには特定の要件があります。

SoC EDSによって提供されるブート・ローダー・ソフトウェアは、HPSのPLLおよびクロックを管理するための要件をすべて満たしています。独自のブート・ローダー・ソフトウェアを開発する場合は、関連するドキュメントを参照してください。

関連するドキュメント

詳細は、Intel Arria 10 Hard Processor System Technical Reference Manualの「Clock Manager」の章を参照してください。また、必要なソフトウェア・フローに関しては、特定のペリフェラルとサブシステムの章を参照してください。

HPSのPLLの周波数を最終的な値にランプするための要件に関しては、Intel Arria 10 SX Device Errata and Design Recommendationsの「Correct Sequence Required When Raising HPS PLL Frequency」の章を参照してください。

FPGAのリコンフィグレーションおよびFPGAのコンフィグレーション失敗時に、デバイスのI/Oはトライステートになり、HPSはHPS共有I/OおよびHPS外部メモリー・インターフェイスI/Oへのアクセスを喪失します。

ガイドライン: HPSを介してFPGAのコンフィグレーションを開始する前に、ソフトウェアでFPGAコンフィグレーション・イメージの整合性チェックを行います。

ガイドライン: FPGAが外部ソースによって完全にコンフィグレーションされている間、HPSがリセットに入っていることを確認します。これにより、共有I/OおよびHPS SDRAM I/Oは、HPSでこれらのリソースが必要になるまでにコンフィグレーションされます。

ガイドライン: リコンフィグレーション中にHPSを動作させる場合は、リコンフィグレーション・ビットストリームをパーシャル・リコンフィグレーション・イメージとして設計します。

詳細は、Intel Arria 10 Hard Processor System Technical Reference Manualの「FPGA Manager」の章を参照してください。

HPSペリフェラルおよびサブシステムには、特定のリセットシーケンス要件があります。SoC EDSで提供されるブート・ローダー・ソフトウェアは、「Reset Manager」の章に記載されている要件に基づきリセット管理シーケンスを実装します。

ガイドライン: SoC EDSの最新のブート・ローダー・ソフトウェアを使用して、HPSのリセットを管理します。

詳細は、Intel Arria 10 Hard Processor System Technical Reference Manualの「Reset Manager」の章を参照してください。また、必要なソフトウェア・フローに関しては、特定のペリフェラルとサブシステムの章を参照してください。

HPSの重要なコンポーネントは、外部SDRAMメモリーです。以下に示すデザインに関する考慮事項は、SDRAMメモリーとHPS間のインターフェイスを適切にデザインするためのものです。

ガイドライン: 外部SDRAMをHPSに接続する際は、 インテル^® Arria^® 10コア・ファブリックおよび汎用I/Oハンドブックを参照します。

インテル^® Arria^® 10コア・ファブリックおよび汎用I/Oハンドブックには、ハード・メモリー・コントローラー (HMC) ブロックおよび、I/OエレメントのDDR SDRAMメモリーの強化された機能サポートに関する情報が含まれています。また、このハンドブックは、I/Oカラムのアーキテクチャー、HPSでアクセスすることのできるHMCブロックが属する位置、および利用可能なデバイスとパッケージの組み合わせにサポートされる特定のタイプのインターフェイスの数を示しています。このハンドブックは、SoCデバイスのFPGA部分に関する主要な資料です。

ガイドライン: 外部SDRAMをHPSに接続する際は、External Memory Interface Handbook, Volume 3: Reference Materialを参照します。

External Memory Interface Handbook, Volume 3: Reference Materialには、HPS外部メモリー・インターフェイスに使用される特定のI/Oバンク、アドレスもしくはコマンド、ECCおよびデータ信号の位置を理解するための詳細が含まれています。このハンドブックにはまた、それらの外部メモリー・インターフェイス信号のバンク内での配置における制約や、デフォルトの配置から変更することができる柔軟性についての重要な情報も含まれます。 インテル^® では、3巻で構成されるEMIF Handbookで提供されている内容をすべて十分に把握することを推奨していますが、アプリケーションでHPS IPに向けて インテル^® Arria^® 10 EMIFを適切にデザインするためには、第3巻の次の章を理解していることが前提になります。

以降のデザイン・ガイドラインは、上記で参照されているドキュメントに記載されている情報を補足するものです。

インテル^® Arria^® 10 HPSのハード・メモリー・コントローラーは、ほかのハード・メモリー・コントローラーとともにFPGA I/Oカラムにあります。HPSは、1つのハード・メモリー・コントローラー・バンクのみを使用することができます。これは、アドレスまたはコマンド、およびECC信号が属するI/Oバンク2KのHPSブロックの最も近くに配置されています。I/Oバンク2Jは、16ビットおよび32ビット・インターフェイスのDQ/DQSデータグループ信号に使用します。I/Oバンク2IはKF40パッケージでのみ利用することができ、より広い64ビット・インターフェイスのDQ/DQSデータグループ信号に使用されます。バンク2Iは、64ビット・インターフェイスの上位32ビットに使用します。

インテル^® Arria^® 10 HPS EMIF IPのインスタンス化

外部SDRAMを インテル^® Arria^® 10 HPSに接続するには、HPSに固有のEMIF IPを使用する必要があります。以下のガイドラインに従い、正しいEMIF IPをHPSに適切にインスタンス化およびコンフィグレーションします。

ガイドライン: プラットフォーム・デザイナーで、「Intel Arria 10 External Memory Interfaces for HPS」 IPをインスタンス化します。

プラットフォーム・デザイナーで特定のEMIF IPを使用し、HPSを外部SDRAMに接続する必要があります。このプラットフォーム・デザイナーのコンポーネントは、「Intel Arria 10 External Memory Interfaces for HPS」と呼ばれ、プラットフォーム・デザイナーの「IP Catalog」ペイン、「Processors and Peripherals」グループ内の「Hard Processor Components」サブグループにあります。

コンパイル時に、 インテル^® Quartus^® PrimeはこのIPの設定 (メモリータイプ、幅、タイミングなど) を使用し、I/O AUXブロックのキャリブレーション・アルゴリズムを生成します。このコードはデバイスのコンフィグレーション中に実行され、HPS EMIFインターフェイスをセットアップおよびキャリブレーションします。

ガイドライン: hps_emifコンジットをHPSコンポーネントに接続します。

HPSに接続されるハード・メモリー・コントローラーには専用の接続があります。これは、プラットフォーム・デザイナーで接続する必要があります。HPS IPコンポーネント向け インテル^® Arria^® 10 EMIFは、この接続をhps_emifと呼ばれるコンジットを介して公開します。これは、HPSコンポーネントの「emif」コンジットに接続する必要があります。

ガイドライン: HPSが外部SDRAMまたはL3 SDRAMインターコネクトのリソースにアクセスしている際に、HPS EMIF IPブロックがリセットされないようにします。

アプリケーションがHPS EMIF IPのリセットアサートと連携してコンテキストを保存および回復できない限り、HPS EMIF IPブロックへのリセットのアサートは、HPSのリセットアサートに一致する必要があります。これは、HPS EMIFリセット入力を、リセットソースからのリセットの1つまたはリセットの組み合わせに接続することで実現することができます。リセットソースには、HPSリセット出力 (h2f_reset、 h2f_cold_resetなど)、HPSのコールドリセットまたはウォームリセット入力も提供するシステム内のほかのリセット (HPS_nPOR、HPS_nRST、FPGA-to-HPSコールドリセットまたはウォームリセット要求) があります。

上記で説明されている方法ではなく、HPSをリセットせずにHPS EMIF IPをリセットする場合、アプリケーションでは、HPS EMIF IPのリセットがアサートされる前に、リセット・マネージャーのbrgmodrstレジスターのビット6 (drsch) を使用して、L3 SDRAMインターコネクトがリセットに入るようにする必要があります。また、HPS EMIF IOPLLがロックされるまでそれを維持する必要があります。これに従わない場合は、外部SDRAM、またはL3 SDRAMインターコネクト内のリソースへのその後のアクセスにおいて、プロセッサーがロックアップする可能性があります。

ガイドライン: HPSメモリー・コントローラーのデータマスク (DM) ピンが有効になっていることを確認します。

プラットフォーム・デザイナーでメモリー・コントローラーをインスタンス化する際は、チェックボックスを選択し、データ・マスク・ピンを有効にする必要があります。この制御が有効になっていない場合は、マスターがメモリーのネイティブ・ワード・サイズよりも小さいSDRAMのデータにアクセスするたびに、データの破損が発生します。

ガイドライン: HPS IP向けArria 10 EMIFおよび、ご利用の特定のデバイスとパッケージの組み合わせでサポートされているコンフィグレーションのDDR3またはDDR4コンポーネント、もしくはモジュールのみを選択します。

外部メモリー・インターフェイス・スペック・エスティメーターの詳細に関しては、インテルFPGAのウェブサイトで提供されている外部メモリー・インターフェイスのページを参照してください。

詳細は、 インテル^® Arria^® 10コア・ファブリックおよび汎用I/Oハンドブック内の「Arria 10デバイスにおける外部メモリー・インターフェイス」の章を参照してください。

ガイドライン: これらの自動的に生成されるデフォルトのピン位置の割り当てを使用します。

HPS IP向けArria 10 EMIFは、すべての外部メモリー・インターフェイス信号に対するデフォルトのピン位置の割り当てを制約ファイル内に含みます。これはIP生成時に作成され、デザインのコンパイル時に インテル^® Quartus^® Primeによって読み取られます。

ガイドライン: ボードレイアウトを確定する前に、「output_files」サブフォルダーにあるQuartusプロジェクトのピンアウトファイルで、HPSメモリー・コントローラーI/Oの位置を確認します。

デフォルトで、 インテル^® Quartus^® Primeは、出力レポート、ログファイルおよびプログラミング・ファイルをプロジェクト・フォルダーの「output_files」サブフォルダーに生成します。HPS EMIFのピン位置を含むデザインのピンアウトは、コンパイル後に、.pinテキストファイルを確認します。

ガイドライン: 早期I/Oリリースのブートフローを使用する場合は、HPSメモリー・インターフェイスに関連するI/Oがすべて、次の表に示されているアクティブなHPS I/Oバンク内にあることを確認します。

早期I/Oリリースのブートフローを使用する際は、機能しているHPSメモリー・インターフェイスに必要なI/Oがすべて、次の表で示されているとおり、お使いのHPSのメモリー幅のアクティブなバンク内に位置していることを確認します。

インテル^® Quartus^® Primeのコンパイルでは通常、HPSメモリーのI/Oが、次の表に示されている特定のHPSメモリー幅に対するI/Oバンクおよびレーン位置に配置されていない場合に、エラーのフラグを立てます。

例外として、RZQピンは一般的に、I/Oカラムの任意のRZQピン位置に配置することができます。早期I/OリリースのブートフローでのHPSメモリー・インターフェイスのキャリブレーションを成功させるには、HPSメモリー・インターフェイスのRZQピンは、32または40ビットまでのメモリー幅の場合は、I/Oバンク2Kまたは2Jのいずれかに配置する必要があります。64または72ビット幅のHPSメモリー・インターフェイスの場合は、RZQをI/Oバンク2K、2Jまたは2Iにする必要があります。

さらに、早期I/Oリリースのフローを使用している場合は、EMIFリファレンス・クロックをバンク2Kに配置する必要があります。

HPS EMIFのI/Oのマッピングの詳細に関しては、次の表を参照してください。HPS EMIFコントローラーで使用されていないI/Oレーンは、汎用の入力専用 (GPI)、または汎用I/O (GPIO) としてFPGAファブリックで使用することができます。

ガイドライン: 自動的に作成されたデフォルトのピンの位置を変更する場合は、EMIF HandbookのVol 3、第2章の「Restrictions on I/O Bank Usage for Arria 10 EMIF IP with HPS」の内容を参照してください。

上の表に示すように、インターフェイスはほぼI/Oバンクとレーンに固定されていますが、ECCのないDQ/DQSデータ・グループ・レーンとDQ信号は、固定されているピンの位置内である程度柔軟に入れ替えることができます。 インテル^® Quartus^® Primeのコンパイルでは、デフォルト以外のピン位置を検証します。

ガイドライン: HPS IP向けArria 10 EMIFで使用されるI/O レーン内の未使用のピン位置は、FPGAファブリックでアクセスすることが可能です。

詳細は、以下に示されているそれぞれのI/Oバンクに固有の章を参照してください。

HPS IPコア向けArria 10外部メモリー・インターフェイス (EMIF) は、I/Oバンク2Kにあるハード・メモリー・コントローラー (HMC) を使用します。そのため、レーン0、1、および2は、アドレスおよびコマンド信号に使用されます。アドレス信号とコマンド信号は、これらのI/Oレーン内の固定された位置にあります。

ガイドライン: I/Oバンク2KのI/Oレーン0、1、2の未使用ピンは、FPGA GPIOとして使用することができます。

HPS IPコア向けArria 10 EMIFがアドレスとコマンドに使用していないI/Oバンク2K、レーン0、1、2のピンは、FPGAファブリックで汎用I/Oとして使用することができます。これらのレーンの未使用のピン位置に割り当てられるFPGA GPIO信号は、I/Oバンク2KのVCCIOおよびVREFの供給レベルと互換性のあるI/O規格をサポートします。これらの供給レベルは、外部SDRAMの信号規格によって規定されます。

HPS IPコア向けArria 10 EMIFでは、ECCに関連するDQ/DQSデータグループ信号の位置をI/Oバンク2KのI/Oレーン3に固定しています。

ガイドライン: I/Oバンク2Kのレーン3は、HPS IPコア向けArria 10 EMIFによってECCデータに排他的に使用されます。

HPS EMIFでECCを使用する場合は、ECCデータに対応するDQ/DQSデータレーン信号をこの特定のI/Oレーンに配置する必要があります。ECCを使用しない場合に、一般的なHPS EMIFデータをこのI/Oレーンに配置することはできません。

ガイドライン: I/Oバンク2K、I/Oレーン3の未使用ピンは、FPGA GPIとして使用することができます。

HPS IPコア向けArria 10 EMIFがECCに使用していないI/Oバンク2K、I/Oレーン3のピンは、FPGAファブリックで汎用入力 (入力専用) として使用することができます。HPS IP向けArria 10 EMIFのコンフィグレーションでECCを使用していないためにレーン3を使用しない場合でも、未使用のピンを利用することはできますが、これらのピンは入力専用になります。レーン3の未使用のピン位置に割り当てられるFPGA GPI信号は、I/Oバンク2KのVCCIOおよびVREFの供給レベルと互換性のあるI/O規格をサポートします。これらの供給レベルは、外部SDRAMの信号規格によって規定されます。

HPS IPコア向けArria 10 EMIFは、16、24、32、40ビット・インターフェイスのすべての非ECC DQ/DQSデータレーン信号グループにI/Oバンク2Jを使用します。64、72ビット・インターフェイスの場合は、下位4つの非ECC DQ/DQSデータレーン信号グループがこのバンク内に配置されます。

ガイドライン: HPS IP向けArria 10 EMIFで使用していないレーンのI/Oピンは、FPGA GPIOとして使用することができます。

16、24ビット・インターフェイスの場合、HPS IP向けArria 10 EMIFは、非ECC DQ/DQSデータレーン信号にI/Oバンク2Jの2つのI/Oレーンを使用します。I/Oバンク2Jの他の2つのI/Oレーンは、FPGAファブリックで汎用I/Oとして使用することができます。使用されていないレーンのピンに割り当てられるFPGA GPIO信号は、I/Oバンク2JのVCCIOおよびVREFの供給レベルと互換性のあるI/O規格をサポートします。これらの供給レベルは、外部SDRAMの信号規格によって規定されます。

ガイドライン: HPS IP向けArria 10 EMIFで使用しているレーンの未使用ピンは、FPGA GPIとして使用することができます。

HPS IPコア向けArria 10 EMIFがDQ/DQSデータレーン信号に使用している I/Oバンク2JのI/Oレーンにおいて、未使用のピンはいずれも、FPGAファブリックで汎用の入力専用として使用することができます。これらの使用されているレーンの未使用のピン位置に割り当てられるFPGA GPI信号は、I/Oバンク2JのVCCIOおよびVREFの供給レベルと互換性のあるI/O規格をサポートします。これらの供給レベルは、外部SDRAMの信号規格によって規定されます。

HPS IPコア向けArria 10 EMIFは、64、72ビット・インターフェイスの上位4つの非ECC DQ/DQSデータレーン信号グループにI/Oバンク2Iを使用します。64ビットより狭いインターフェイスの場合、I/Oバンク2Iは使用されません。

ガイドライン: HPS IP向けArria 10 EMIFで使用していないレーンのI/Oピンは、FPGA GPIOとして使用することができます。

16、24、32、40ビット・インターフェイスの場合、HPS IP向けArria 10 EMIFはI/Oバンク2Iを使用しないため、バンク全体をFPGAファブリックで汎用I/Oとして使用することができます。利用可能なI/O規格には、HPS EMIFの外部SDRAM信号規格による制限がかかることはありません。通常の規則が適用されます。

ガイドライン: HPS IP向けArria 10 EMIFで使用しているレーンの未使用ピンは、FPGA GPIとして使用することができます。

64、72ビット・インターフェイスの場合は、I/Oバンク2IのI/Oレーンはすべて使用されます。未使用のピンは、FPGAファブリックで汎用の入力専用として使用することができます。これらの使用されているレーンの未使用のピン位置に割り当てられるFPGA GPI信号は、I/Oバンク2IのVCCIOおよびVREFの供給レベルと互換性のあるI/O規格をサポートします。これらの供給レベルは、外部SDRAMの信号規格によって規定されます。

HPS IPコア向けArria 10 EMIFを残りのSoCシステムのデザインに統合する際は、次の内容を考慮します。

ガイドライン: HPS SDRAMにアクセスするすべてのマスターの帯域幅を最適化するためのガイドラインに従います。

HPS EMIFに接続されているSDRAMへのアクセスは、HPS SDRAM L3インターコネクトを経由します。FPGAコアで高帯域幅のDMAマスターと関連バッファーを設計およびコンフィグレーションする際は、「DMAに関する考慮事項」の章を参照してください。「DMAに関する考慮事項」の章で説明されている規則は、密に結合されているHPSハードウェア・アクセラレーターだけでなく、高帯域幅のDMAマスターすべて (プラットフォーム・デザイナーのDMAコントローラー・コンポーネント、カスタム・ペリフェラルに統合されているDMAコントローラーなど)、さらに、FPGA-to-SDRAMおよびFPGA-to-HPSブリッジポートを介してHPSリソース (HPS SDRAMなど) にアクセスするFPGAコアの関連バッファーに適用されます。

ガイドライン: Arria 10 EMIF IP (HPS以外のバージョン) のインスタンスは、HPS IP向けArria 10 EMIFと同じI/Oカラムに配置することはできません。

インテル^® Arria^® 10 SoCデバイスには2つのI/Oカラムがあります。HPS IP向けArria 10 EMIFは、I/Oバンク2Kを含むカラムに配置する必要があります。デザインでHPS IP向けArria 10 EMIFを使用する場合は、HPS以外の他のArria 10 EMIF IPインスタンスを別のカラムに配置します。デザインでHPS IP向けArria10 EMIFをインスタンス化しない場合は、HPS以外のArria 10 EMIF IPをどちらのカラムにも配置することができます。PHYLite IPインスタンスは、HPS IP向けインテルArria 10 EMIFと同じカラムに配置することができます。HPS以外のEMIFがHPS向けArria 10 EMIFと同じI/Oカラムにある場合、 インテル^® Quartus^® Primeソフトウェアは、エラーを報告します。

ガイドライン: FPGA EMIFと外部メモリー・ツールキットを使用し、メモリー・インターフェイスが動作することを確認します。

HPS SDRAMコントローラーは外部メモリー・インターフェイス・ツールキットをサポートしていないため、最初にHPS以外のメモリー・コントローラーを使用して、メモリー・インターフェイスが動作することを確認します。FPGAメモリー・コントローラーをインスタンス化し、それをHPSメモリー・コントローラーが使用するI/Oと同じI/Oにルーティングするデザインを作成します。EMIFツールキットでインターフェイスが動作することを確認後、HPS IP向けArria 10外部メモリー・インターフェイスを適切にインスタンス化します。インスタンス化は、「HPSをSDRAMに接続するための考慮事項」の章のArria 10 HPS EMIF IPのインスタンス化に関するサブセクションで説明されている内容に従います。

その他の情報に関しては、External Memory Interfaces in Arria 10 Devices、External Memory Interface Handbook、Arria 10 External Memory Interface Pin Interfaceを参照してください。

デザインに最適なDMAの実装を選択します。

FPGA DMAのマスターは、HPSのプラットフォーム・デザイナー・コンポーネントでコンフィグレーション可能なFPGA-to-HPSブリッジおよびFPGA-to-SDRAMポートを介してHPSのリソースにアクセスすることができます。HPSのL3およびSDRAM L3インターコネクトは、これらのリソースの調停を提供し、セキュア領域とQoS (Quality of Service) の設定を適用します。HPSインターコネクトを介してリソースにアクセスするDMAのマスターおよび関連バッファーをプランニングおよび設計する際は、HPSインターコネクトのアーキテクチャーを確認し、インターコネクトによる帯域幅の最適化に利用することができる次のガイダンスとリソースを考慮します。

ガイドライン: FPGA-to-HPS Bridge Design Exampleを使用し、パフォーマンスを調整します。

FPGA-to-HPS Bridge Design Example は、FPGAとHPSリソース間の特定のデータ・トラフィックのアクセスパターンをモデル化するための便利なプラットフォームです。このデザイン例には、HPS内の Arm* Cortex-A9プロセッサーで動作するユーティリティーが含まれているため、エンドポイント間のデータパスやトランザクション特性 (バースト長など) の選択、転送帯域幅の報告を行うことができます。

最初の電源投入時に、デバイスがまだコンフィグレーションされていない状態の場合は、HPSの専用I/Oのみをプロセッサーで使用することができます。デバイスの他のI/Oがコンフィグレーションされる前にブートプロセスを可視化するには、専用I/Oを使用してシリアル・インターフェイスを接続する必要があります。

ガイドライン: UARTシリアル・インターフェイスをHPSデバイスの専用I/Oに接続し、ブートプロセスを可視化します。

システムでFPGAをリコンフィグレーションする際の最適な方法を特定するには、次の図を参照してください。

ガイドライン: FPGAのリコンフィグレーションを行うためにHPSをリブートすることがシステムで許容される場合は、プロセッサーのリブート方法でのフラッシュ・アップデートを使用します。

FPGAをリコンフィグレーションする代わりに、フラッシュに保存されているFPGAイメージを更新し、HPSをリセットすることができます。HPSがリブートすると、フラッシュ内の新しいFPGAイメージがロードされ、FPGAにコンフィグレーションされます。このフローは、他の多くの組み込み製品 (携帯電話、ネットワーク・ルーター、テレビなど) で使用されるファームウェアの更新フローに類似しています。この更新フローは、ファームウェアをフラッシュ内で更新し、デバイスを再起動して新しいファームウェアを有効にするものです。

FPGAのハードウェアをリコンフィグレーションするこの方法では、ハードウェアの設計者がFPGAロジックをパーシャル・リコンフィグレーションと組み合わせて静的領域と動的領域で構成される階層デザインに分割する必要がありません。よって、理想的な方法です。この方法は、 インテル^® Quartus^® Primeのスタンダード・エディションとプロ・エディションの両方でサポートされています。

ガイドライン: FPGAのリコンフィグレーションにHPSをリセットすることができない場合は、SoC FPGAデバイスのパーシャル・リコンフィグレーション (PR) の機能を活用する必要があります。

パーシャル・リコンフィグレーションを使用することにより、FPGAの一部 (ペルソナと呼ばれます) が置き換えられている間に、デバイスのI/Oを機能する状態で維持することができます。

ガイドライン: インテル^® Quartus^® Primeプロ・エディションは、階層的なデザインフローとパーシャル・リコンフィグレーションをサポートするコンフィグレーション・ファイルの生成をサポートする唯一のエディションであるため、 インテル^® Quartus^® Primeプロ・エディションを利用できる状態にしておきます。

置き替えが必要なハードウェアのみをデザインの動的領域に配置することが推奨されます。この分割化により、リコンフィグレーションの時間が最小限に抑えられ、ハードウェアのデザインが簡素化されます。これは、パーシャル・リコンフィグレーションを行う前にフリーズする必要があるハードウェアが少なくなるためです。パーシャル・リコンフィグレーション領域をフリーズさせると、パーシャル・リコンフィグレーションが発生している間、PR領域からの出力が既知のユーザー定義の状態に駆動されます。よって、周囲のハードウェアに悪影響が及ぶことはありません。

ガイドライン: パーシャル・リコンフィグレーションが行われる領域がフリーズロジックで隔離されていることを確認し、出力が既知の安全な状態に駆動されることを保証します。

ガイドライン: パーシャル・リコンフィグレーションが行われる領域では、フリーズが開始する前にメモリーアクセスまたはデータの移動が完了しているようにします。

ガイドライン: パーシャル・リコンフィグレーションが行われる領域のフリーズが解除され、置換されたロジックとの間でデータの移動が開始する前に、その領域でコンフィグレーションが完了していることを確認します。

また、置換するハードウェアがAvalon-MM、Avalon-ST、AXI などのインターコネクト規格に準拠している場合、フリーズ処理を行う際は、ハードウェアをフリーズする前に未処理のメモリー・トランザクションやデータの移動がないことを確認する必要があります。フリーズロジックでは、フリーズを開始する前に未処理のメモリー・トランザクションまたはデータの移動が完了していることを保証する必要があります。

消費電力と熱解析、SoCデバイスのピンの接続、電源設計とデカップリングに関するデザインの考慮事項と推奨事項に関しては、Arria 10 Device Design Guidelinesを参照してください。

以降の内容は、SoCデバイスに関する補足情報です。

ガイドライン: Power AnalyzerのEarly Power Estimator (EPE) スプレッドシートを使用する際は、AN 738: Intel Arria 10 Device Design Guidelinesの「Early Power Estimation」の章で示されているガイドラインに従います。

さらに、 インテル^® Arria^® 10のEPEスプレッドシートを使用する際は、 インテル^® Arria^® 10 SoCデバイスの以下のガイドラインを考慮します。

ガイドライン: Power Characteristicsの設定に、「Maximum」を選択します。

プロセス、電圧、温度 (PVT) にわたって最大電力要件を満たすことができる適切な電源設計を行う目的で消費電力を見積もる際は、デバイスの最大電力特性を使用します。

このタブでは、アプリケーションのI/Oエレメント (IOE) のさまざまなコンフィグレーションを記述します。IO-IPタブを使用し、各I/Oセットの背後にあるコントローラーIP を記述します。

ガイドライン: FPGA I/Oに割り当てられるHPSペリフェラルを追加します。

FPGA I/Oに割り当てられるHPSペリフェラルには、必要に応じてスプレッドシートに行を追加して、デザイン内の異なるHPSペリフェラルI/Oの特性を記述します。Bank Typeは、それぞれに応じて「3VIO」または「LVDSIO」に設定します。

ガイドライン: 共有I/Oに割り当てられるHPSペリフェラルを追加します。

HPS共有I/Oに割り当てられるHPSペリフェラルには、必要に応じてスプレッドシートに行を追加して、デザイン内の異なるHPSペリフェラルI/Oの特性を記述します。Bank Typeは、「HPS」に設定します。

このタブを使用し、IOタブで記述されているI/Oの背後にあるコントローラーIPを記述します。これには、HPSペリフェラル・コントローラーなどが含まれます。

ガイドライン: アプリケーションに向けてプラットフォーム・デザイナーのHPSコンポーネントでコンフィグレーションされたHPSペリフェラルを追加します。

HPSの専用I/Oに割り当てられる各HPSペリフェラルには、「IP」パラメーターに「… (Dedicated HPS)」のバリアントを選択します。この場合、これらのペリフェラルI/OのIOタブにエントリーはありません。共有I/OまたはFPGA I/Oに割り当てられる各HPSペリフェラルには、「IP」パラメーターに「...(Dedicated HPS)」を指定せずにバリアントを選択します。これらのペリフェラルI/OのIOタブにはエントリーが必要です。

ガイドライン: VCCL_HPSに900mVまたは950mVを選択します。

HPS MPUのオーバークロックをサポートするには、標準の900mVレベル、もしくは950mVのオーバードライブ・レベルのいずれかを選択します。HPS MPUのオーバークロック機能に関しては、Arria 10デバイス・データシートを参照し、達成可能な最大MPU周波数、およびデバイスのスピードグレードとHPS電源のオーバードライブ・レベルに関する要件を確認してください。

ガイドライン: スプレッドシートのHPSタブで、各CPUにFrequency、Application、および該当する場合はApplication Modeを選択します。

各CPUのApplication/Application Modeの設定では、業界標準のベンチマークのリストから選択することで、アプリケーションでのCPUの使用方法をモデル化することができます。「Custom」を選択し、ALUとキャッシュメモリーでのCPUの使用方法に関するパラメーターの一意のセットを定義することもできます。

インテル^® Arria^® 10 SoCデバイスでは、HPS (VCCL_HPS) により高い電源電圧 (0.9Vに対して0.95V) を供給することにより、より早い速度でHPSを動作させることができます。

HPS MPUのオーバークロック機能に関しては、 インテル^® Arria^® 10デバイス・データシートを参照し、達成可能な最大MPU周波数、およびデバイスのスピードグレードとHPS電源のオーバードライブ・レベルに関する要件を確認してください。

FPGAの電力はVCC電源から取得され、0.9Vまたは0.95Vにすることができます。FPGAとデバイスI/Oの電源は、デバイスの消費電力の大部分を占めています。

ガイドライン: ボードで0.95Vの電源レールを供給できるようにし、HPS (VCCL_HPS) とFPGA (VCC) には個別の電源レールを提供します。

インテル^® Arria^® 10 SoCデバイスは、10から50MHzのデフォルトのブート・クロック・モードおよび、より高速なブート・クロック・モードをサポートします。

より高速なブートクロック周波数を使用するには、CSELヒューズをデフォルトの設定の0x0から、0x7と0xEの間の任意の値に変更します。この設定により、ブートROMコードで、外部オシレーターの速度に応じてHPS PLLをより速い周波数で動作するようにコンフィグレーションすることができます。

詳細は、Intel Arria 10 Hard Processor System Technical Reference Manualの付録「Booting and Configuration」で、Clock Selectの章を参照してください。

ガイドライン: 0x7から0xEのCSEL値で有効にされる高速なブートクロックの周波数が必要な場合、HPSでは、VCCL_HPSの電圧を最低0.95Vにし、ブートエラーやシステムの不安定性に関する問題を防ぐ必要があります。

HPSのVCCL_HPSとFPGA電源に個別の電源レールが使用されている限り、FPGA電源のVccは、必要に応じて (デバイスの消費電力の低減に向けて) 0.9Vにすることも可能です。

CSELヒューズが0x0に設定されるデフォルトのブートモードでは、VCCL_HPS電圧を0.9Vにすることができます。

ガイドライン: AN 738: Intel Arria 10 Device Design Guidelinesの「Device Driver Power-Up」の章で示されているガイドラインに従います。

さらに、 インテル^® Arria^® 10 SoCデバイスに関する次のガイドラインを考慮します。

電源投入と電源切断のシーケンス

インテル^® Arria^® 10 SoCデバイスでは、電源シーケンスに関して、さらに次の電源レールを考慮する必要があります。

• VCCL_HPS
• VCCPLL_HPS、VCCIOREF_HPS
• VCCIO_HPS

詳細に関しては、インテル Arria 10コア・ファブリックおよび汎用I/Oハンドブックの「インテル Arria 10デバイスにおけるパワー・マネジメント」の章を参照してください。

ガイドライン: AN 738: Intel Arria 10 Device Design Guidelinesの「Power Pin Connections and Power Supplies」の章で示されているガイドラインに従います。

Intel Arria 10 GX, GT and SX Device Family Pin Connection Guidelinesの「Arria 10 SX Pin Connection Guidelines」の章で示されている インテル^® Arria^® 10 SoCデバイスに関するガイドラインに従います。

ガイドライン: PDN (電源供給ネットワーク) の設計時は、電源の最大過渡電流のランプ時間を考慮します。

PDN Toolを使用し、コア・ファブリックのVCC電源に対してアプリケーションのPDNに必要なターゲット・インピーダンスを計算する際は、Core Clock FrequencyとCurrent Ramp Up Periodパラメーターを使用して、VCCの最大過渡電流のランプ時間をモデル化します。この手順により、デフォルトのステップ関数解析に対してターゲット・インピーダンスの要件が緩和されるため、より少ないデカップリング・コンデンサーでより効率的なPDNを得ることができます。

最初の過渡電流の推定値は、EPEスプレッドシートから取得することができます。また、デザインが完成に近づいた段階では、 インテル^® Quartus^® PrimeのPower Analyzer Analysis Toolを使用することで、より正確な解析を行うことが可能です。

詳細は、デバイス固有の電源供給ネットワーク (PDN) ツール2.0ユーザーガイドを参照してください。

ガイドライン: HPS MPUの最大クロック周波数をオーバードライブします。

インテル^® Arria^® 10 SoCデバイスは、HPS MPUのオーバークロックをサポートします。

達成可能な最大MPU周波数、デバイスのスピードグレードとHPS電源のオーバードライブ・レベルに関する要件については、インテルArria 10デバイス・データシートを参照してください。

ガイドライン: AN 738: Intel Arria 10 Device Design Guidelinesの「Power Analysis」の章で示されているガイドラインに従います。

ガイドライン: Intel Arria 10 Device Design Guidelinesの「Power Optimization」の章で示されているガイドラインに従います。

インテル^® Arria^® 10 SoCデバイスにおいて、HPSは電力消費にあまり寄与しませんが、以下で詳述されるとおり、いくつかのデザイン上の選択とアーキテクチャーに関する特徴を考慮する必要があります。

HPSの電力消費に最も関係しているのは、プロセッサーのクロックスピードと、外部SDRAMプログラムメモリーのタイプ、サイズ、およびスピードです。

これらのシステム・パラメーターを慎重に選択し、過剰設計になることなくアプリケーションの機能的な要件とパフォーマンス要件を満たすことで、システムの消費電力を最小限に抑えることができます。

ガイドライン: インテル^® Arria^® 10 FPGA-to-HPSブリッジのデザイン例を使用し、アプリケーションのパフォーマンス要件に合わせてHPSのクロックとメモリー・インターフェイスのパラメーターを調整します。

デザイン例はプラットフォーム・デザイナーのサブシステムとして提供されているため、MPUのクロックスピード、インターコネクト・スピード、およびメモリーのタイプ、コンフィグレーション、スピードなどのパフォーマンスに関連するパラメーターを利用することができます。

インテル^® Arria^® 10 SoC開発キットでは、設計の初期段階でこのような解析を行うための便利なハードウェア・プラットフォームの選択肢を提供しています。 インテル^® Arria^® 10 SoC開発キットは、さまざまなメモリータイプとスピードを検討するための高速ソケット型外部SDRAMメモリー・ドーター・カードを備えています。

HPSと外部SDRAMのデザイン・パラメーターの最適なセットを使用することにより、デザインは、アプリケーションのパフォーマンス要件を満たす一方で消費電力が最小限に抑えられるように最適化されます。

詳細は、インテルのウェブサイトで提供されている開発キットおよびカードのウェブページ、FPGA-to-HPS Bridges Design Example、 インテル^® Arria^® 10 SoC開発キットのリンクを参照してください。

CPUのスタンバイモードとダイナミック・クロック・ゲーティング・ロジックは、MPUシステム・コンプレックス全体で利用することができます。各CPUをスタンバイモード、割り込み待機、またはイベント待機モードに設定することで、消費電力をさらに抑えることができます。

ガイドライン: スタンバイモードの詳細に関しては、 Arm* Cortex-A9 Technical Reference ManualのCortex-A9 Processor Power Controlの章を参照してください。

ガイドライン: SoC Design Examplesのウェブページより入手可能な消費電力最適化の例を活用します。

上記のガイドラインに関しては、 Arm* Cortex-A9 Technical Reference ManualおよびSoC Design Examplesを参照してください。

ガイドライン: プラットフォーム・デザイナーでHPSコンポーネントをコンフィグレーションする際は、アプリケーションで使用するペリフェラルのみを有効にします。

ガイドライン: 機能的な要件とパフォーマンス要件を維持しながら、最も低いクロックスピードでペリフェラルをコンフィグレーションします。

ガイドライン: 消費電力をさらに低減するには、非アクティブなペリフェラルをリセット状態にし、それらのクロックソースをゲートオフするようにアプリケーション・ソフトウェアをデザインします。

特定のペリフェラルについては、Intel Arria 10 Hard Processor System Technical Reference Manualの対応する章で、クロックとリセットに言及している内容を参照してください。

ペリフェラル・モジュールのクロックとリセット制御の詳細に関しては、Intel Arria 10 Hard Processor System Technical Reference Manualの「Clock Manager」と「Reset Manager」の内容を参照してください。

SoCデバイス上の内部POR回路で監視されている電源のいずれか (FPGAコア電源のVCCまたはHPS電源のVCCL_HPSなど) を指定されているトリップレベルよりも低くすると、FPGAファブリックはリセット状態になります。

ガイドライン: FPGAコア電源 (VCC) を切断すると、HPSの動作に影響します。

FPGAがPORリセットに入ると、ハード・メモリー・コントローラー (HMC) I/O、共有I/O、FPGA I/Oはすべてリセットされ、HPSはこれらのI/Oに接続されている外部SDRAMおよびペリフェラルへの接続を失います。HPSが完全に機能するには、POR回路で監視されるFPGA電源電圧がPOR値を上回っている必要があります。詳細は、 インテルArria 10コア・ファブリックおよび汎用I/Oハンドブック で示されています。FPGA I/Oの電源電圧は、 インテル^® Arria^® 10デバイス・データシートで指定されている推奨動作レベルにする必要があります。

ガイドライン: HPSの電源電圧 (VCCL_HPS) を切断しても、FPGAコアには影響しません。

FPGAファブリック、FPGA I/O、またはFPGA部分に予約されている共有I/Oの象限に影響を与えることなくHPSへの電源を切断することは可能ですが、HPS電源の電源切断シーケンス要件に従う必要があります。

詳細は、 インテルArria 10コア・ファブリックおよび汎用I/Oハンドブック の「Arria 10デバイスにおけるパワー・マネジメント」の章を参照してください。

ガイドライン: FPGAおよびHPS I/Oのバウンダリー・スキャン・テストを実行する前に、HPSがコールドリセットに維持されていることを確認します。

ほとんどのHPS専用I/OおよびHPS共有I/Oは、バウンダリー・スキャン・テストをサポートします。専用I/OバンクのHPSクロック入力およびリセット入力は該当しません。

サポートされているPHYインターフェイス・タイプの任意の組み合わせを、複数のHPS EMACインスタンスにわたってコンフィグレーションすることができます。

ガイドライン: 共有I/Oを使用するRMIIとRGMIIの場合、早期にI/Oフロア・プランニングのテンプレート・デザインを開発し、選択したPHYインターフェイス、および共有I/Oを使用することが予定されている他のHPSペリフェラルに対応する共有I/Oが十分にあることを確認します。

HPSコンポーネントによってFPGAファブリックに公開されるMIIまたはGMII PHYインターフェイスは、FPGAのソフト適応ロジックと汎用FPGA I/OおよびトランシーバーFPGA I/Oの機能を使用し、RMII、SGMII、SMII、TBIなどのほかのPHYインターフェイス標準に適合させることが可能です。

ガイドライン: PHYデバイスを選択する際は、必要なイーサネット・レート、利用可能なI/Oおよびトランシーバー、スキュー制御機能を提供するPHYデバイス、およびデバイスドライバーの可用性を考慮します。

インテル^® Arria^® 10 HPSエンベデッドEMAC (イーサネットMAC) PHYインターフェイスは、RGMIIインターフェイスを使用して業界標準のギガビット・イーサネットPHYに直接接続できるほか、RMIIインターフェイスを使用して10/100イーサネットPHYに直接接続することもできます。これには、HPSの3V I/Oバンクの共有I/Oピンを、サポートされている任意のI/O電圧で使用します。この電圧には通常、1.8V、2.5Vおよび3.0Vがあります。PHYインターフェイスに共有I/Oピンを使用すると、FPGAルーティング・リソースが使用されず、タイミングが固定されるため、インターフェイスでのタイミングが簡潔になります。このドキュメントでは、最も一般的なインターフェイスであるRGMIIとRMIIのデザイン・ガイドラインを説明します。

また、FPGAファブリックを介してPHYをHPS EMACに接続することもできます。これには、GMIIおよびMIIバス・インターフェイスをそれぞれ、ギガビットおよび10/100Mbpsのアクセスに使用します。

ガイドライン: GMII-to-SGMIIアダプターを使用し、トランシーバー・ベースのSGMII光モジュールに自動的に適合させることができます。

この章では、HPS共有I/Oを使用するRMIIおよびRGMII PHYインターフェイスに関するデザインの考慮事項について説明します。

RMIIは、システムに同期する50MHzの単一中央クロックソース (REF_CLK) をすべてのポートの送信パスおよび受信パスに使用します。これにより、各ポートのTX_CLKとRX_CLKのソース・シンクロナスのクロックペアではなく、単一のボード・オシレーターをデザインで使用できるため、ポート密度が高いシステムにおいてシステムのクロックが簡素化され、ピン数が低減します。

RMIIは、2ビット幅の送信データパスと受信データパスを使用します。データおよび制御信号はすべて、REF_CLKの立ち上がりエッジに同期しています。RX_ER制御信号は使用されません。10Mbpsモードでは、データおよび制御信号はすべて、REF_CLKクロックの10サイクルの間有効に保たれます。

インターフェイスのクロックスキーム

EMACおよびRMII PHYは、50MHzのREF_CLKのソースを提供することができます。HPS_CLK1入力などの既存のクロックソースを使用し、内部PLLでシステムのクロックデザインをさらに簡素化させて、クロックソースを追加する必要性をなくします。

この章では、HPS EMACまたはPHYをソースとするREF_CLKに関するシステムのデザインシナリオを説明します。

ガイドライン: アプリケーションのREF_CLKのソース選択に関する詳細は、PHYデータシートを確認してください。

選択したPHYがアプリケーションのREF_CLKのクロックスキームをサポートしていることを確認してください。PHYのデータシートで指定されている要件および考慮事項に注意してください。

I/Oピンのタイミング

HPS EMACとPHY間のREF_CLKソースからREF_CLK入力ピンのルーティング遅延の差を考慮してください。

RX_CLKがデイジーチェーンでソースからMACそしてPHY、またはソースからPHYにルーティングされる場合、フライト時間の差を考慮する必要があります。これらのREF_CLKのロードでは、クロックの到達時間が異なります。

ガイドライン: データと制御信号のルーティング遅延とスキューを考慮し、HPS SoCデバイスのデータシートおよびPHYのデータシートで指定されているセットアップとホールドを満たします。

信号長が24インチを超えない限り、信号長の一致は必要ありません。24インチを超える場合は、クロック遅延とデータ遅延において、基本的なタイミング解析を実行する必要があります。

周期は、50MHzのREF_CLKで20nsです。PHYが10Mbpsモードもしくは100Mbpsモードのいずれに設定されている場合でも、この周波数は変わりません。

HPS EMACのクロックはすべて、RX_CLKに基づいています。そのため、EMACまたはPHYのいずれかからのREF_CLKのTcoおよびPCBのフライト時間は無視することができます。12インチまでの一般的なボードトレースで生じるフライト時間はわずか2nsであり、RXDのTsuとRX_CLK間は最小4nsであるため、20nsの期間をはるかに下回ります。

RXDとRX_CLK間には、2nsのホールド要件があります。RX_CLKに対するTXDのTcoは、MACまたはPHYのいずれの場合でも通常2nsを超えるため、これも簡単に満たすことができます。 インテル^® Arria^® 10 SoCデバイスの場合、RX_CLKに対するTXDのTcoは7nsから10nsです。

ガイドライン: REF_CLKのソースがデューティー・サイクル要件を満たしていることを確認します。

REF_CLKにジッター仕様はありませんが、35%から65%のデューティー・サイクル要件があります。この要件は、 インテル^® Arria^® 10のPLLおよび、GPIOのクロック出力、つまり、HPS IPからのTX_CLK信号のクロック出力によって満たします。

RGMIIは、PHY層で10Mbps、100Mbps、および1000Mbpsの接続速度をサポートするため、最も一般的なインターフェイスです。

RGMIIは、4ビット幅の送信データパスおよび受信データパスを使用しており、それぞれが独自のソース・シンクロナスのクロックを備えています。送信におけるデータおよび制御信号はすべてTX_CLKにソース・シンクロナスで、受信におけるデータおよび制御信号はすべてRX_CLKにソース・シンクロナスです。

すべての速度モードにおいて、TX_CLKはMACがソースであり、RX_CLKはPHYがソースになります。1000Mbpsモードでは、TX_CLKおよびRX_CLKは125MHzであり、デュアル・データ・レート (DDR) 信号が使用されます。10Mbpsおよび100Mbpsのモードではそれぞれ、TX_CLKとRX_CLKは2.5MHzおよび25MHzであり、立ち上がりエッジのシングル・データ・レート (SDR) 信号が使用されます。

I/Oピンのタイミング

この章では、1000Mbpsモードの要件を満たすという観点からRGMIIインターフェイスのタイミングについて説明します。インターフェイスのタイミングマージンは、1000Mbpsモードにおいて最も厳しいため、これがここで考慮する唯一のシナリオになります。

125MHzでの周期は8nsですが、両方のエッジが使用されるため、有効な期間はわずか4nsになります。TXバスおよびRXバスは完全に独立しておりソース・シンクロナスであるため、タイミングは簡潔になります。RGMIIの仕様では、CLKがレシーバー側でDATAから一方の方向に最小1.0ns、最大2.6ns遅延するように求めています。

すなわち、TX_CLKはMAC出力からPHY入力に、RX_CLKはPHY出力からMAC入力に遅延する必要があります。信号は、出力ピンでの測定において、各方向+/- 500psのRGMIIスキュー仕様内でソース・シンクロナスに送信されます。それぞれの方向に必要な最小遅延は1nsですが、 インテル^® では、1.5nsから2.0nsの遅延をターゲットとし、大幅なタイミングマージンを確保することを推奨しています。

送信パスのセットアップおよびホールド

TX_CLKとTX_CTLおよびTXD[3:0] 間のセットアップおよびホールドのみが送信では重要です。 インテル^® Arria^® 10のI/Oでは、出力で最大800psの追加遅延を提供することができます。この遅延は、 インテル^® Quartus^® PrimeのAssignment Editorの出力遅延ロジックオプションを使用して有効にします。

ガイドライン: Arria 10からのTX_CLKには、800psのI/O遅延のほかに少なくとも200psの遅延を導入し、RGMIIの仕様にある1.0nsのPHY最小入力セットアップ時間を満たす必要があります。

この時間を合計で1.5nsから2.0nsの推奨遅延まで増やすことが強く推奨されます。これは、HPSから提供される800psのI/O遅延に700psから1200psの別の遅延を加えることで実現します。多くのPHYはプログラミング可能なスキューを提供します。一部はRGMII 2.0をサポートしており、デフォルトで送信データパスと受信データパスの両方のスキューが有効になります。

ガイドライン: PHYの遅延機能とFPGA I/Oの遅延機能の間において、CTLおよびD[3:0] に対するCLKの2nsの遅延、もしくは、ほとんどのPHYで広く使われている1.2nsの一般的な最小セットアップ・スキューを確保する必要があります。

詳細は、PHYベンダーより提供されているデータシートを確認してください。

ガイドライン: 要求されている遅延に必要な インテル^® 設定がデザインに含まれていることを確認し、HPS EMAC出力をコンフィグレーションします。

インテル^® Arria^® 10 SoC開発キットおよび関連する インテル^® Arria^® 10ゴールデン・ハードウェア・リファレンス・デザイン (GHRDはGSRDのハードウェア・コンポーネントです) では、PHYのスキューとFPGAのスキューの組み合わせは、Micrel PHYで実装されます。ゴールデン・システム・リファレンス・デザイン (GSRD) の インテル^® Quartus^® Primeの設定とPHYドライバーコードを参照してください。

受信パスのセットアップおよびホールド

受信のタイミングでは、RX_CLKとRX_CTLおよびRXD[3:0] 間のセットアップおよびホールドのみを考慮する必要があります。 インテル^® Arria^® 10のI/Oでは、最大3200psの遅延を入力に追加することができます。 インテル^® Arria^® 10の入力では、この3.2nsのI/O遅延により、PHY側もしくはボードトレースの遅延側でほかの内容を考慮することなく、RX_CLKのこのタイミングを達成することができます。

ガイドライン: ハードウェア開発者は、必要なFPGAスキューを指定し、ソフトウェア開発者がデバイス・ドライバー・コードにスキューを追加できるようにする必要があります。

このコード例は、 インテル^® Arria^® 10 GSRDのLinuxデバイスドライバーより入手することができます。

HPS EMAC PHYインターフェイスにFPGA I/Oを使用することは、PHYインターフェイスで使用できる共有I/Oが十分に残されていない場合や、HPS EMACでネイティブにサポートされていないPHYインターフェイスに適合させる場合に有効です。

ガイドライン: プラットフォーム・デザイナーでHPSコンポーネントをコンフィグレーションする際は、PHYインターフェイスの送信クロック周波数を指定します。

他のPHYインターフェイスに適合させる場合も含め、GMIIもしくはMIIには、HPS EMAC PHYインターフェイスの送信パスの最大クロック周波数を指定します (GMIIの場合は125MHz、MIIの場合は25MHz)。このコンフィグレーションにより、プラットフォーム・デザイナーでのシステム生成時に、クロックの適切なタイミング制約がPHYインターフェイスの送信クロックに適用されます。

GMIIおよびMIIは、EMAC信号を共有I/OではなくFPGAコアのルーティング・ロジックに駆動し、最終的にFPGA I/OピンまたはFPGAコアの内部レジスターに駆動することによってのみ、 インテル^® Arria^® 10で利用することができます。

ガイドライン: タイミング制約を適用し、Timing Analyzerでタイミングを検証します。

ルーティング遅延はFPGAコアおよびI/Oの構造で大きく異なる可能性があるため、タイミングレポートを確認し、特にGMIIの場合は、タイミング制約を作成することが重要です。GMIIは125MHzのクロックを備えており、RGMIIとは異なりシングル・データ・レートです。ただしGMIIでは、CLKとDATA間のスキューに関してRGMIIと同じ内容を考慮する必要はありません。信号はネガティブエッジで起動されて立ち上がりエッジでキャプチャーされるため、デザインによって自動的に中央に配置されます。

ガイドライン: インターフェイスI/OはFPGA I/O境界で登録します。

コアおよびI/Oの遅延は8nsを簡単に超えるため、インテルでは、これらのバスを各方向でI/Oエレメント (IOE) レジスターに登録することを推奨しています。これにより、それらがコアのFPGAロジック・ファブリックを移動する際に、アライメントが維持されるようにします。送信のデータと制御の場合は、HPS EMACからのemac[0,1,2]_gtx_clk出力の立ち下がりエッジでこれらの信号をラッチすることにより、clock-to-data/controlの関係を維持します。受信のデータと制御の場合は、FPGA I/O入力においてPHYをソースとするRX_CLKの立ち上がりエッジでラッチします。

ガイドライン: MIIモードにおける送信のタイミングを検討します。

MIIは、PHYが100Mbpsモードの場合は25MHz、PHYが10Mbpsモードの場合は2.5MHzであるため、最短のクロック周期は40nsです。PHYは、送信方向と受信方向の両方にクロックを供給します。送信のタイミングはPHYによって供給されるTX_CLKクロックに相対するため、ターンアラウンド・タイムが懸念されることがありますが、クロック周期が40nsと長いため、通常は問題になりません。

リファレンス・クロックはFPGAを介して送信され、その後データに出力されます。15nsの入力セットアップ時間を考慮すると、往復の遅延は25ns未満でなければなりません。送信のデータと制御は、HPS EMAC送信パスロジックによってPHYをソースとするTX_CLKのネガティブエッジでFPGAファブリックに起動されます。これにより、40nsのクロックとセットアップ間のタイミング・バジェットのうち20nsが取られることに注意してください。

データの到着タイミングにおける往復のクロックパス遅延によってPHYからSoCのボード伝播遅延が発生することに加え、SoCピンからHPS EMAC送信クロック・マルチプレクサーでの内部パス遅延が残りの20nsのセットアップ・タイミング・バジェットを消費するため、MIIモードの送信におけるデータと制御では、場合によっては、FPGAファブリックのphy_txclk_oクロック出力レジスターの立ち上がりエッジに、送信データと制御をリタイミングする必要があります。

FPGAのロジックを使用し、MII HPS EMAC PHY信号をFPGA I/OピンでRMII PHYインターフェイスに適合させることができます。

ガイドライン: 50MHzのREF_CLKソースを提供します。

RMII PHYは、単一の50MHzのリファレンス・クロック (REF_CLK) を送信と受信のデータおよび制御に使用します。50MHzのREF_CLKは、ボードレベルのクロックソース、FPGAファブリックから生成されるクロック、もしくはREF_CLKの生成が可能なPHYのいずれかによって提供します。

ガイドライン: 送信と受信のデータおよび制御パスを適応させます。

FPGAファブリックで公開されるHPS EMAC PHYインターフェイスはMIIであり、10Mbpsおよび100Mbpsの動作モードでそれぞれ2.5MHzおよび25MHzの個別の送信クロック入力と受信クロック入力を必要とします。送信データパスと受信データパスはどちらも4ビット幅です。RMII PHYは10Mbpsと100Mbpsの両方の動作モードにおいて、50MHzのREF_CLKを送信データパスと受信データパスに使用します。RMIIの送信データパスおよび受信データパスは2ビット幅です。10Mbpsでは、送信および受信のデータと制御は、50MhzのREF_CLKで10クロックサイクルの間安定して保たれます。FPGAファブリックの適応ロジックを提供し、HPS EMAC MIIと外部RMII PHYインターフェイスを適合させる必要があります。すなわち、25MHzおよび2.5MHzの4ビットと50MHzの2ビットを適合させ、10Mbpsモードにおいては10倍のオーバーサンプリングを行います。

ガイドライン: HPS EMAC MIIのtx_clk_inクロック入力でグリッチのないクロックソースを提供します。

HPSコンポーネントのMIIインターフェイスは、emac[0,1,2]_tx_clk_in入力ポートで2.5および25MHzの送信クロックを必要とします。2.5MHzと25MHzの切り替えは、HPS EMACの要求に応じてグリッチなしで行う必要があります。FPGA PLLを使用して2.5MHzおよび25MHzの送信クロックを提供し、それに加えてALTCLKCTRL IPブロックでカウンター出力をグリッチなしで選択することが可能です。

GMII-to-SGMIIアダプターコアを使用し、FPGAトランシーバーI/OピンでGMII HPS EMAC PHY信号をSGMII PHYインターフェイスに適合させることができます。これには、FPGAのロジックとマルチギガビット・トランシーバーI/OまたはLVDS SERDESをソフトCDRモードで使用します。この適合にカスタムロジックをデザインすることは可能ですが、この章では、プラットフォーム・デザイナーのアダプターIPを使用する方法を説明します。

ガイドライン: プラットフォーム・デザイナーで利用可能なGMII to SGMII Adapter IPを使用します。

プラットフォーム・デザイナーでHPSコンポーネントをEMAC 「To FPGA」 I/Oインスタンスにコンフィグレーションし、GMIIをPHYインターフェイス・タイプとして管理インターフェイスとともに選択します。生成されるHPSコンポーネントのGMII信号を、プラットフォーム・デザイナーでエクスポートしないでください。代わりに、Intel FPGA HPS GMII to TSE 1000BASE-X/SGMII PCS Bridge IPをプラットフォーム・デザイナーのサブシステムに追加し、HPSコンポーネントのGMII信号に接続します。GMII to SGMII Adapter IPは、プラットフォーム・デザイナーのIntel HPS EMAC Interface Splitter IPを使用して「emac」 コンジットをHPSコンポーネントから切り離し、GMII to SGMIIアダプターで使用します。アダプターIPは、1000BASE-X/SGMII PCS PHY-onlyモード (つまり、ソフトMACコンポーネントなし) でコンフィグレーションされたIntel Triple Speed Ethernet (TSE) MAC IPをインスタンス化します。インテルのGMII to SGMII Adapter IPの使用方法に関しては、Embedded Peripherals User Guideを参照してください。

MDIO PHY管理バスには、各MACごとに2つの信号 (MDCとMDIO) があります。MDCはクロック出力で、フリーランニングではありません。 2.5MHzでの最小周期は400nsです。MDIOは、High-Zバスのターンアラウンド周期を備える双方向データ信号です。

MACがPHYに書き込みを行うと、データは立ち下がりエッジで起動されます。つまり、200ns - 10ns = 190nsがフライトタイム、信号の整定、およびレシーバーでのセットアップにあります。また、データは次のネガティブエッジまで切り替わらないため、200nsのホールド時間があります。これらの要件は、ほぼすべてのボードトポロジーで非常に簡単に満たすことができます。MACがPHYから読み出す際は、PHYは読み取りデータを0から300nsでMACに戻し、100nsから10nsのセットアップ時間を引いた90nsをフライトタイム、信号の整定、およびレシーバーでのセットアップに残す必要があります。この要件もまた、非常に簡単に満たすことができます。

ガイドライン: MDCおよびMDIOのボードプルアップ

どちらの信号も、外部プルアップ抵抗を必要とします。正確なプルアップ抵抗値については、お使いのPHYのデータシートを確認してください。一般的な抵抗値は1KΩです。

ガイドライン: MDIOで要求されるインターフェイスのタイミングを確認します。

MDIOでは、MDCに関して、10nsのデータのセットアップとホールド時間が必要です。

ガイドライン: SoCデバイスのオンチップ終端 (OCT) を利用します。

インテル^® Arria^® 10デバイスでは、多くの設定に合わせて出力を調整することができます。50Ωの出力インピーダンスが多くの場合において最適な値です。 インテル^® Quartus^® Primeは、RGMII出力においてキャリブレーションなしで直列OCTを自動的に使用します。 インテル^® Quartus^® Primeのフィッターレポートを確認し、インターフェイスの出力のOCT設定を検証してください。

ガイドライン: 適切なボードレベルの終端をPHY出力で使用します。

出力にI/O調整を提供するPHYは少数であるため、 インテル^® では、シミュレーターを使用して、 インテル^® Arria^® 10デバイスへの信号パスを検証することを推奨しています。必要に応じてPHY出力ピン付近の各信号に直列抵抗を配置し、反射を減らします。

ガイドライン: PHY TX_CLKおよびEMAC RX_CLKの入力での反射を最小限に抑え、ダブルクロッキングを防ぎます。

接続が「T」としてルーティングされる場合は、REF_CLKのロードでダブルエッジが見られないようにシグナル・インテグリティーを維持する必要があることに注意してください。REF_CLKのロードでの反射を最小限に抑え、ダブルクロッキングを防ぎます。

ガイドライン: シグナル・インテグリティー (SI) シミュレーション・ツールを使用します。

SIシミュレーションは、これらの単方向信号で比較的容易に行うことができます。これらの信号はほとんどの場合においてポイントツーポイントであるため、各信号に配置する適切な直列抵抗を決定するだけで通常は十分です。多くの場合この抵抗は必要ありませんが、これを決定する際は、デバイスのドライブ強度とトレース長、およびトポロジーを検討する必要があります。

インテル^® Arria^® 10 HPSでは、組み込みUSB MACを業界標準のUSB 2.0 ULPI PHYに直接接続することができます。これには、1.8V、2.5V、および3.0VのI/O標準をサポートするHPS 3V I/Oバンク内の共有I/Oを使用します。FPGA配線リソースを使用せず、タイミングが固定されているため、デザインは簡潔になります。

このガイドでは、サポートされているすべてのPHY動作速度 (高速HS 480Mbps、フルスピードFS 12Mbps、および低速LS 1.5Mbps) を網羅するデザイン・ガイドラインについて説明します。

ガイドライン: デバイスがクロックを供給する場合のUSB PHYモードと、外部クロックがソースの場合のUSB PHYモードをどちらもサポートするボードをデザインすることが推奨されます。

Arria 10 SoCのULPI MACとPHY間のインターフェイスは、MACからPHYのDATA[7:0]、DIR、NXTおよび、MACからPHYのSTPで構成されます。最後に、60MHzの静的クロックがPHYまたは外部オシレーターから駆動されます。これは、HPSからUSB MACの一部のレジスターアクセスなどの動作に必要になります。PHYメーカーより提供されているリセットおよび電源投入に関する推奨事項に従っていることを確認してください。

お使いのUSB PHYが入力クロックモードと出力クロックモードの両方をサポートする場合、 インテル^® では、両方のモードをサポートするようにボードを設計し、潜在的なタイミングの問題を軽減することを推奨しています。通常、これらのモードは、HighまたはLowに引かれるパッシブ・ブートストラップ・ピンを介して選択されます。

ガイドライン: USB信号のトレース長が最小になっていることを確認します。

60MHzにおける周期は16.67nsであり、その間に、例えばクロックは外部PHYからMACに、そしてデータおよび制御信号はMACからPHYに移動する必要があります。往復遅延があるため、CLKおよびULPI信号の最大長は重要です。事前に準備されているタイミングデータに基づくと、最大長は7インチ未満にすることが推奨されます。これは5nsのTco仕様のPHYに基づいています。仕様がそれよりも遅い場合は、それに応じて全長を短くする必要があります。

バスのUSB PHY側にセットアップのタイミング・マージンがほとんどない場合は、PHYを入力クロックモードに切り替え、ボードから60MHzのクロックソースを供給することができる場合があります。

ガイドライン: シグナル・インテグリティーが考慮されていることを確認します。

シグナル・インテグリティーは主に、PHYからHPSのMACに駆動されるCLK信号において重要です。これらの信号は最大長のポイントツーポイントであるため、通常は終端せずに実行することができますが、 インテル^® では、トレースをシミュレーションし、反射を最小限に抑えることを推奨しています。シミュレーションで特に示されない限り、FPGAからの50Ωの出力設定を使用することが一般的に推奨されます。可能であれば、PHYベンダーより提供されている同様の設定を使用します。

ガイドライン: OTG動作を使用する場合は、デザインを適切に行います。

On-the-Go (OTG) の機能を使用する場合、SoCはホストまたはエンドポイントになることができます。ホストモードにおいては、USBフラッシュドライブをサポートしている場合や、潜在的にUSBハードドライブをサポートしている場合などの電力供給を考慮してください。これらの電力要件と逆電流は通常、 インテル^® Arria^® 10 SoCのインテル開発キットで使用されているような外部ダイオードと電流リミッターを使用して考慮する必要があります。

詳細は、 インテル^® Arria^® 10 SoC開発ボードの回路図を参照してください。

ガイドライン: QSPI_SS信号が番号順に使用されていることを確認します。

インテル^® Arria^® 10 SoCでは、最大4つのQSPIチップセレクトを使用することができます。デバイスは、チップセレクト0に接続されているQSPIからのみブートすることができます。

インテル^® Quartus^® Primeでは、QSPI_SS信号が順番に使用されることを前提としています。例えば、SS1を使用せずに、SS0とSS2を使用することはできません。

QSPI_SS1ピンは、BSEL0としても使用されることに注意してください。したがって、BSEL=0x6 (1.8V QSPI) を選択すると、QSPI_SS1の機能は使用できなくなります。

サポートされているQSPIデバイスの詳細に関しては、インテルFPGAサポート情報のウェブサイトで提供されている「インテル® Arria® 10 SoC FPGAがサポートするフラッシュデバイス」のページを参照してください。

QSPIフラッシュからのブートの詳細に関しては、RocketBoards.orgのウェブサイトの「Booting from QSPI Flash」のページを参照してください。

QSPIフラッシュのプログラミングの詳細に関しては、RocketBoards.orgのウェブサイトの「Programming QSPI Flash」のページを参照してください。

ガイドライン: 4バイトのアドレス指定を備えるQSPIフラッシュを使用する場合は、HPSがリセットされるたびにQSPIフラッシュがリセットされる、もしくは電源が再投入されるようにボードを設計します。

インテル^® Arria^® 10 HPSブートROMは、3バイトのアドレスモードのデフォルト設定で動作するように設計されています。動作中にQSPIフラッシュが4バイトのアドレス指定に切り替わる場合は、HPSがリセットされるたびにデフォルトの3バイトのアドレス指定モードに戻ることを保証する必要があります。これに従わない場合、HPSはQSPIチップからの起動、もしくはQSPIチップへのアクセスを行うことができません。

インテル^® Arria^® 10 SoC開発キットは、HPSがリセットされるたびにQSPIフラッシュがリセットされることを保証するリセットスキームを使用します。

ガイドライン: SD/MMCの電源イネーブルがデザインで使用されている場合は、電源イネーブルが正しく機能することを保証します。それには、次の回避策の1つを実装することが必要です。

SD/MMCの電源イネーブルは、ロジックHighでSD/MMCカードへの電源を有効にし、ロジックLowで電源を無効にするように機能することを目的としています。ただし、SD/MMCの電源イネーブル (SDMMC_PWR_ENA_HPS) 信号とBSEL[1] 信号は、同じ専用I/Oピンを共有します。SD/MMCカードからブートを行う際は、パワーオンリセット中にBSEL[1] がLowに引き下げられ、ブートROMによって第2ステージ・ブート・ローダーがフラッシュからオンチップRAMにコピーされないようにします。

ガイドライン: 1.8VでのSDカードの動作を使用する場合は、電圧変換トランシーバーが適切に実装されていることを確認します。

SDカードは、最初は3Vで動作します。一部のカードは、初期化後に1.8Vに切り替えることができます。さらに、一部のMMCカードは、1.8Vと3.3Vの両方で動作することができます。HPS I/Oは固定電圧レベルを使用しており、動的に変更することができないため、1.8Vで動作可能なカードでは、レベルシフトと分離をサポートするトランシーバーが必要です。

Intel Arria 10 Hard Processor System Technical Reference ManualのSD/MMC Controller内のVoltage Switchingの章で示されているガイドラインに従います。一部のMMCカードは、1.8VのI/O動作のみで動作することができ、最初の3.0Vでの動作は必要ありません。このような場合は、レベルシフターは必要ありません。

ガイドライン: 初期のIDモードとデータ転送モード、および通常の動作でのタイミングが考慮されていることを確認します。

SDカードは、最初に最大400KHzの周波数でIDプロセス時は動作します。デバイスが識別されると、ブートROMはデータ転送モードに切り替わります。このモードでは、クロックは最大12.5MHzで動作することができます。通常、第2ステージ・ブート・ローダーは、最大動作周波数の50MHzまでさらにインターフェイス速度を上げます。

詳細は、Intel Arria 10 Hard Processor System Technical Reference Manualの付録「Booting and Configuration」に記載されている「SD/MMC Controller Clock Options Based on CSEL and HPS_CLK fuse settings」の表を参照してください。

ガイドライン: HPSがリセットされる際に、SD/MMCカードがリセットされるようにします。

システムをSD/MMCから起動できるようにするには、HPSがリセットされるたびにSD/MMCカードもリセットされることを保証し、メモリーカードがブートコードで想定されている状態になるようにします。

ガイドライン: HPSをリセットした際にQSPIおよびSD/MMC/eMMCデバイスがリセットされるメカニズムがあることを確認します。

QSPIおよびSD/MMC/eMMCフラッシュデバイスは、ソフトウェアによって、ブートROMから正常にアクセスできない状態になる場合があります。これは、次のリセットでブートの失敗が発生する原因になる場合があります。この問題は、HPSがリセットされている一方で、フラッシュ部分がリセットされていないために発生します。

そのため、QSPIおよびSD/MMC/eMMCブート・フラッシュ・デバイスは、HPSリセット (ウォームまたはコールド) が発生するたびにリセットする必要があります。

ガイドライン: 選択したNANDフラッシュデバイスが、8ビットまたは16ビットのONFI 1.0に準拠するデバイスであることを確認します。

詳細に関しては、インテル® Arria® 10 SoC FPGA がサポートするフラッシュデバイスのウェブページで提供されている、サポートされるNANDデバイスのリストを参照してください。

ガイドライン: FPGAファブリックを介してUART信号をルーティングする場合、フロー制御信号を適切に接続します。

ガイドライン: FPGAファブリックを介してI²C信号をルーティングする際は、オープンドレイン・バッファーをインスタンス化します。

FPGAを介してI²C信号をルーティングする場合、HPSからFPGAファブリックへのI²Cピン (i2c*_out_data、i2c*_out_clk) はオープンドレインではなく、論理レベルが反転していることに注意してください。よって、論理レベル0をI²Cバスに駆動するには、対応するピンをHighに駆動します。この実装は、それらを使用してトライステート・バッファーの出力イネーブルに直接接続することができるので便利です。オープンドレイン・バッファーを実装するには、altiobufを使用する必要があります。

ガイドライン: プルアップがボードデザインの外部SDAおよびSCL信号に追加されていることを確認します。

I²C信号はオープンドレインであるため、バス上のデバイスがバスをLowに引き下げていない際に、バスを確実にHighに引き上げるためのプルアップが必要です。

この章では、Arria 10ハード・プロセッサー・システムに向けてソフトウェア開発プラットフォームを構築するためのデザイン上の考慮事項について説明します。

記載されている推奨事項に従い、最終アプリケーションのパフォーマンス、サポート、および市場投入までの時間に関する要件に合うソフトウェア・プラットフォームのコンポーネントを選択します。

ソフトウェア開発プラットフォームを正常に構築するため、 インテル^® では、HPSシステムの適切なコンフィグレーションとして知られているベースライン・プロジェクトから始めることを推奨しています。その後、最終アプリケーションに合わせてベースライン・プロジェクトを変更します。

GHRDは、 インテル^® Arria^® 10 SoC開発キット向けの完全なHPSデザインを含む インテル^® Quartus^® Primeプロジェクトです。GHRDは、ブートソース、SDRAMメモリーおよび、開発ボード上のその他のペリフェラルへの接続を備えています。

HPSの機能を有効に活用するには、 インテル^® Arria^® 10 SoCを備えるハードウェア・デザインを使用する必要があります。ハードウェア・デザインの目的は、FPGA部分、HPSのピン・マルチプレクサーおよびI/Oを含むSoCと、DDRAMをコンフィグレーションすることです。SoC EDSソフトウェア・プロジェクトはすべて、ハードウェア・デザインに依存します。

GHRDは、Quartus Primeデザイン・スイート (QPDS) のすべてのメジャーリリースにおいて回帰テストが行われています。また、既知のハードウェアの問題に対する最新のバグ修正が含まれています。そのためGHRDは、SoC FPGAハードウェア・システムの優れたコンフィグレーションとして機能することが知られています。

ガイドライン: 最新のGHRDを新規SoC FPGAハードウェア・プロジェクトのベースラインとして使用します。その後、最終アプリケーションのニーズに応じてデザインを変更することが可能です。

インテル^® Arria^® 10 SoCをサポートするオペレーティング・システムは、Linux OSを含めていくつかあります。詳細に関しては、インテルのSoC パートナーOSエコシステム・ウェブページを参照してください。

インテル^® では、さまざまなLinuxカーネルの選択肢をSoCデバイスに向けてサポートしています。サポートされるカーネルには、最新の安定版カーネル、最新のLTSI (Long Term Support Initiative) カーネルおよび、リアルタイムのプリエンプション (PREEMPT_RT) を備えるLTSIカーネルがあります。

インテルでは、ユーザースペースの観点から、Yocto Projectと互換性のあるAngstromディストリビューションを可能にしています。

パートナーOSプロバイダーは、SoC FPGAデバイスに向けたボード・サポート・パッケージおよび商用サポートを提供しています。Linuxコミュニティーもまた、SoC FPGAデバイスに向けたボード・サポート・パッケージおよびコミュニティー・サポートを提供しています。

SoC FPGAのオペレーティング・システムの選択には、多くの内容が考慮されます。それには、オペレーティング・システムの機能、ライセンス条項、OSに基づく共同ソフトウェア・プロジェクトおよびフレームワーク、利用可能なデバイスドライバーおよびリファレンス・ソフトウェア、社内のレガシーコードおよびOSに関する知識、お使いのシステムのリアルタイム要件、アプリケーションに必要な機能上の安全性およびその他の認証などがあります。

アプリケーションに適したOSを選択する際に、 インテル^® では、SoC FPGAで利用可能なオープンソースおよび市販のオペレーティング・システムで提供されている機能とサポートサービスに関して理解することを推奨しています。インテルのOSパートナー、業界のウェブサイトより、選択を行う際に参考となる情報を取得することができます。

オペレーティング・システムとベアメタル・アプリケーションのリアルタイム・パフォーマンスに関しては、多くの誤解があります。 Arm* Cortex* のAクラス・プロセッサーの場合、リアルタイム・オペレーティング・システムが提供する多くの機能により、プロセッサーのリソースを効率的に使用しています。また、ランタイムのアプリケーションを管理する機能が提供されています。

これらの効率性により、アプリケーションには十分なリアルタイム・パフォーマンスがもたらされ、利用可能なデバイスドライバー、ミドルウェア・パッケージ、ソフトウェア・アプリケーションおよびサポートサービスの大部分を継承できるようになります。オペレーティング・システムを選択する際にはこの内容を考慮することが重要です。

HPSは、ベアメタル・コンフィグレーション (OSなし) で使用することができます。インテルでは、高レベルAPIおよび低レベルマクロで構成されるハードウェア・ライブラリー (HWLib) をほとんどのHPSペリフェラルに提供しています。

ベアメタル・ソフトウェアは通常、ボードの立ち上げに使用されますが、ベアメタルは実際のアプリケーション・プラットフォームとしても使用することができます。ただし、HPSに向けてベアメタル・アプリケーションを開発するには、ランタイムの機能の開発について理解し、ベアメタル・アプリケーションがMPUのサブシステムで利用可能なリソースを効率的に使用できるようにする必要があります。

そのため、小さなLightweight RTOSでさえも、MPUシステム・コンプレックスのリソースをより効率的に使用する簡単なスケジューリング、プロセス間通信、および割り込み処理の機能を提供します。

アプリケーションをブートローダーに含めることには次の利点があります。

• ブート時間短縮の可能性
• 大容量ストレージやネットワークなど、ブートローダーにすでに実装されている機能へのアクセス

以下は、利用可能なブートローダーとそのソースコードです。

• U-Boot: オープンソースGPLライセンス
• MPL: オープンソースBSDライセンス
• UEFI: オープンソースBSDライセンス

インテル^® Arria^® 10 HPSのデュアルコア Arm* Cortex-A9 MPCore* は、対称型マルチプロセッシング (SMP) と非対称型マルチプロセッシング (AMP) のコンフィグレーション・モードをサポートすることができます。

ガイドライン: 市販のオペレーティング・システムで利用可能なパフォーマンスおよび最適化を理解し、SMP対応のOSまたはRTOSが、パフォーマンス要件およびリアルタイム要件を満たしているかを確認します。

SMPモードでは、単一のOSインスタンスが両方のコアを制御します。SMPのコンフィグレーションは、さまざまなOSメーカーによって広くサポートされており、マルチプロセッシングの最も一般的で簡単なコンフィグレーション・モードです。

Linux*および商業用に開発されたオペレーティング・システムは、CPUコアのリソースを最大限に活用する機能を提供しており、それらを効率的に使用することで、最適なパフォーマンスと使いやすさを実現します。例えば、SMP対応のオペレーティング・システムは、プロセッサー親和性を設定するオプションを提供します。つまり、各タスクまたはスレッドを特定のコアで実行するように割り当てることができます。この機能により、ソフトウェア開発者は、それぞれの Arm* Cortex-A9コアへのワークロード分散をより適切に制御し、AMPの代替としてシステムの応答性を高めることができます。

次の図は、GSRDのコンフィグレーションを示しています。

図 16. Linux向けGSRDの概要

Linux向けのGSRDは、十分にテストされた優れたデザインとして知られ、HPSとFPGAのリソースをどちらも使用するシステムを紹介しています。これは、ベースライン・プロジェクトとして使用することを目的にしています。

ガイドライン: ソフトウェア開発プラットフォームを正常に構築するため、インテルでは、GSRDをベースライン・プロジェクトとして使用することを推奨しています。

GSRDは、インテルSoC開発ボードをターゲットとしており、ソースおよびプリコンパイルの両方の形式で提供されます。RocketBoards.orgからGSRDをダウンロードし、それをアプリケーションのニーズに応じて変更します。

ガイドライン: 新しいプロジェクトではすべて、最新バージョンのGSRDをベースラインとして使用することが推奨されます。

次の図は、GSRDの詳細なビルドフローを示しています。詳細は、Golden System Reference Design (GSRD) User Manualsを参照してください。

GSRDのビルドプロセスは、オンラインより入手可能ないくつかのGitツリーに依存しています。以下にその一部を示します。

ガイドライン: アルテラ・オープンソースのサイトにあるリポジトリーのコンテンツが永続的に利用可能であると想定せず、独自にGitリポジトリーを管理してください。Gitリポジトリーの管理は、Gitサービス・プロバイダーを利用するなどのさまざまな方法で実現することができます。独自のGitリポジトリーを管理する利点には、ビルドの再現性、ソースコードの管理、Gitによって有効化された分散モデルの活用などがあります。

GSRDは、Yoctoレシピを使用して構築されたrootfilesystemを使用しています。レシピはさまざまなオープンソース・パッケージのソースを取り込み、それらをrootfilesystemに構築しています。これらのレシピの一部は汎用であり、特定のバージョンを参照しないため、最終結果はビルドごとに異なる場合があります。

Linuxのデバイスツリーは、Linuxオペレーティング・システムのカーネルに基盤となるハードウェアを記述するデータ構造です。このデータ構造をOSのカーネルへ渡すことで、単一のOSバイナリーでハードウェアの多くのバリエーションをサポートすることが可能になります。この柔軟性は、ハードウェアにFPGAが含まれている場合に、特に重要になります。

詳細に関しては、LinuxのDevice Tree Generator User Guideを参照してください。

インテルのハードウェア・ライブラリー (HWLib) は、SoC EDSで提供される一連の低レベル・ベアメタル・ソフトウェア・ユーティリティーであり、HPSのさまざまなコンポーネントを制御するためにデザインされています。HWLibはまた、インテルのOSパートナーでのオペレーティング・システムに向けたボード・サポート・パケージ構築に一般的に使用されています。

ベアメタル開発を開始するためのガイドのフルセットについては、Intel SoC FPGA Embedded Development Suite Getting Started Guidesのウェブページを開き、Getting Started with HwLibs Baremetal Developmentの部分までスクロールしてください。

HWlibを使用するソフトウェア・アプリケーションでは、MPUシステム・コンプレックス、キャッシュ、およびメモリーのリソースを管理するためのラン・タイム・プロビジョニングが必要です。これらのプロビジョニングは通常、オペレーティング・システムが提供するものです。

ガイドライン: インテル^® では、ラン・タイム・プロビジョニングの開発について十分に理解している場合にのみ、HWlibを使用してアプリケーションを管理することを推奨しています。

ガイドライン: <SoC EDS installation folder>/embedded/examples/software/で提供されているHWLIB例をベアメタル開発の開始点として使用します。

HWLIBの詳細に関しては、SoCエンベデッド・デザイン・スイート (EDS) ユーザ・ガイドを参照してください。

パートナーOSのプロバイダーは、SoC FPGAデバイスに向けたボード・サポート・パッケージおよび商用サポートを提供します。サポートには通常、プロジェクトを開始するための例と関連するドキュメントが含まれています。

インテル^® Arria^® 10のブートフローを次の図に表しています。

ブート・ローダー・ソフトウェアは、ソフトウェア開発プラットフォームにおいて最も重要なコンポーネントの1つです。ブートローダーの役割は、システムを初期化し、次のブートイメージであるOSまたはベアメタル・アプリケーションに制御をロードし渡すことです。

ブート・ローダー・ソフトウェアは、利用可能なHPSのオンチップメモリー外で動作するように設計されており、HPSのコンフィグレーションに不可欠な初期のハードウェア設定、HPSのフラッシュとペリフェラル・コンポーネントを制御するソフトウェアの機能、早期デバッグとトラブルシューティングを可能にするユーティリティーを提供します。

例えば、U-bootブートローダー・ソフトウェアは、HPSのECCレジスターをコンフィグレーションします。HPS IPコンポーネントに向けたArria 10外部メモリー・インターフェイスにおけるDDR SDRAMのECCコンフィグレーション設定は、ビット・ストリーム・ペリフェラルのRawバイナリーファイル (.rbf) に変換されます。ブート・ローダー・ソフトウェアは、ビット・ストリームからECC SDRAMのコンフィグレーション設定を抽出し、HPSでECCレジスターを設定します。

ガイドライン: お使いのソフトウェア開発プラットフォームに適したブートローダーを選択するには、GPLおよびオープンソースのBSDライセンスについて十分に理解し、どのライセンス条項がご自身の要件に最適かを検討します。

ガイドライン: 最新バージョンのブート・ローダー・ソフトウェアを使用することが推奨されます。

ガイドライン: 必要とされるさまざまな初期化設定の量を考えると、ブートローダーを最初から作成することは推奨されません。提供されているブートローダーのオプションには、HPSのさまざまな部分に対する最適なデフォルト・コンフィグレーション設定が含まれています。

次の図は、U-Bootブートローダーのフローを示しています。このフローは、UEFIのフローと類似しています。

ガイドライン: ソフトウェア開発ツール (コンパイラー、アセンブラー、リンカー、アーカイバーなど) を決定します。また、使用しているツールのバージョンを特定します。

その他の開発ツールもまた、サードパーティーのプロバイダーから提供されています。

ガイドライン: ソフトウェア・デバッグ・ツールを決定します。

Arm* DS-5* for Intel^® SoC FPGA Editionには、フル機能を備えたEclipseベースのデバッグ環境が含まれます。ほかにも、サードパーティーのプロバイダーから提供されている、Lauterbach T32などのデバッグツールがあります。

デバッグツールは通常、エンベデッド・ソフトウェア・プログラムの実行におけるトレースも提供しますが、外部ハードウェアが必要になる場合があります。例えば、SoC EDSで提供されるDS-5は、非リアルタイムおよびリアルタイムのトレースをどちらもサポートします。リアルタイムのトレースに使用する場合は、「DSTREAM」と呼ばれる外部トレースユニットが必要です。Lauterbach T32も同様の例になります。この場合は、リアルタイムのトレースに外部ハードウェアが追加で必要になります。

予約済みBSEL設定

起動の初期段階で、ターゲットへのJTAG接続を確立できない場合は、BSELの設定を0x0の「予約済み」に設定し、ブートROMが特定のブートソースから起動しないようにすることが有効な場合があります。その後、テストプログラムをダウンロードして、デバッガーで実行することができます。

ブートローダーのUARTでのログの記録

最初の電源投入時に、デバイスがまだコンフィグレーションされていない状態である場合は、プロセッサーでは専用のHPS I/Oのみを使用することができます。デバイスの他のI/Oをコンフィグレーションする前にブートプロセスを可視化するには、専用I/Oを使用して、シリアル・インターフェイスに接続する必要があります。

ガイドライン: UARTシリアル・インターフェイスをHPSデバイスの専用I/Oに接続し、ブートプロセスの可視性を取得します。このオプションはNANDでは使用できません。

ガイドライン: SDRAMの初期化方法を決定します。

サポートするSDRAM初期化シナリオを決定し、それに応じて計画します。

ガイドライン: サポートするブートソースを決定します。

ガイドライン: ブート・フラッシュ・デバイスを選択します。

詳細は、インテル® Arria® 10 SoC FPGAがサポートするフラッシュデバイスのウェブページを参照してください。

ガイドライン: 選択したブートソースにBSELピンをコンフィグレーションします。

ブートソースは、BSELピンで選択されます。

ボードに使用可能な別のブートソースがない場合でも、デバッグを目的としてブートソースを変更することが有効な場合があります。例えば、QSPIから起動するボードでは、予約済みブートを選択し、ブートROMが何も行わないようにすることが効果的な場合があります。もしくは、FPGAからのブートを選択し、FPGAファブリックにテストイメージを配置することもできます。

システムで許容される場合は (スペース上の制約)、スイッチまたは少なくとも抵抗を備えるように計画し、必要に応じてBSELを変更できるようにします。

ガイドライン: ブート・クロック・ソースを決定します。

可能な組み合わせは、Intel Arria 10 Hard Processor System Technical Reference Manualで説明されています。また、それらの組み合わせは、CSELピンで選択されます。

ガイドライン: 可能であれば、ヒューズの溶断を開発の最後まで延期し、デバッグにおける柔軟性を高めます。ヒューズが溶断すると、元の値に戻すことはできません。デザインの開発段階では、 CSELの値を変更することにより検討を行うことができます。この場合、CSELヒューズビットを恒久的にプログラミングする必要はなく、HPS_FUSESECシャドーレジスターをCSELヒューズビットのプロキシーとして使用します。デバイスをデフォルトの動作に戻すには、単にデバイスの電源を再投入します。

ガイドライン: ブートヒューズのコンフィグレーション方法を決定します。

さまざまなヒューズが利用可能であり、それらはブートフローに影響します。例えば、FPGAヒューズからのブートを切断すると、ブートソースの特定にBSELピンは使用されず、HPSはFPGAファブリックからのみブートします。このプロトコルは、いくつかのセキュリティー・シナリオにおいて有効です。

ヒューズの完全なリストとそれぞれの動作に関して、およびそれらのヒューズをどのようにプロジェクトに設定するかを事前に決定する際は、Arria 10 HPS Technical Reference Manualを参照してください。

ガイドライン: CSELのオプションをコンフィグレーションする方法を提供します。

最終製品で必要なCSELの設定が1つだけの場合でも、ヒューズのシャドーレジスターを使用してさまざまなCSELの値を利用できるようにしておくことは、デバッグの目的において有益な場合があることに注意してください。単一の値を使用する場合でも、可能であれば、CSELのコンフィグレーションを変更できるようにボードを設計します。このコンフィグレーションはデバッグに役立ちます。これは、抵抗、ジャンパー、またはスイッチで実現することができます。

ガイドライン: ボードを正しくコンフィグレーションし、フラッシュのプログラミングがサポートされるようにします。

HPS Flash Programmerは、SoC EDSで提供されるツールであり、 インテル^® Arria^® 10のボードでQSPIおよびNANDフラッシュデバイスをプログラミングするために使用することができます。このツールは、比較的少量のデータ (ブートローダーなど) を書き込むことを目的としています。このツールはJTAGを介して動作するため、速度が制限されます。

HPS Flash Programmerツールを使用する場合は、使用する予定のデバイスがサポートされていることを確認してください。サポートされているデバイスは、SoCエンベデッド・デザイン・スイート (EDS) ユーザ・ガイドに記載されています。

ガイドライン: ONFI 1.0に準拠するNANDフラッシュを選択します。

NANDからブートする際は、選択したデバイスがONFI 1.0に準拠していることを確認してください。

また、ブートに使用されるNANDデバイスには、x8インターフェイスおよび、ce#ピンとrb#ピンの1組のペアのみが必要です。x16インターフェイスは、最大4組のce#ピンとrb#ピンのペアの有無にかかわらず、NANDが大容量ストレージデバイスとして使用されており、FPGAファブリックI/Oに接続されている場合にのみ使用することができます。

ONFI 1.0に非準拠のデバイスには一部、ブートROMとの互換性を備えるものがありますが、HPS Flash Programmerは、ONFIに準拠するデバイスのみをサポートします。

HPS Flash Programmerは、SoC EDSのバージョン16.1以降のリリースにおいてNANDのプログラミングをサポートしています。

詳細は、NANDフラッシュ・インターフェイスのデザイン・ガイドライン の内容を参照してください。

ガイドライン: 16MB未満のQSPIフラッシュをベアメタル・アプリケーションに使用します。

16MB未満のQSPIフラッシュは、HPSブートROMからのアクセスが可能な3バイトのアドレス指定を常に使用します。よって、HPSがリセット (コールドまたはウォーム) される際に、QSPIフラッシュのリセットまたは電源の再投入を行う必要がありません。

16MBを超えるQSPIの場合は、QSPIの4バイト・アドレス指定拡張コマンドを使用することを検討します (該当する場合)。

一部のQSPIフラッシュでは拡張コマンドセットが提供されており、4バイトのアドレス指定モードに切り替えることなく4バイトのアドレス指定を使用することができます。これによりフラッシュは3バイトのアドレス指定モードで保持され、次のリセットサイクルでQSPIフラッシュのリセットもしくは電源の再投入を行わずにブートROMからアクセスすることができます。

QSPIのブートに関しては、Arria 10 QSPI Boot Getting Started Guideを参照してください。

HPSで開始するコンフィグレーションでは、FPP (高速パッシブパラレル) モードを使用することにより、HPSでFPGAをコンフィグレーションすることが可能です。このフローでは、QSPI、SD/MMC、およびNANDフラッシュなどのHPSでアクセス可能なストレージ位置を使用します。 インテル^® Arria^® 10 SoCのFPGAコンフィグレーション・フローは、外部コンフィグレーション・データ・ソースをFPGAのコンフィグレーション・サブシステム (CSS) ブロックに接続する インテル^® Arria^® 10 FPGAデバイスのものと同じです。

JTAG、アクティブシリアル、高速パッシブパラレルなどの外部ソースによってFPGAがコンフィグレーションされる従来のFPGAコンフィグレーション・フローを使用する場合は、HPSブート・ソフトウェアをコンフィグレーションし、FPGAおよびHPS共有I/Oのコンフィグレーションを回避する必要があります。外部ソースでFPGAをコンフィグレーションする際は、HPS専用ブートI/Oを除くすべてのI/Oがコンフィグレーションされるため、この役割を実行しないようにHPS第2ステージ・ブートローダーをセットアップする必要があります。FPGAのコンフィグレーション中にHPSをブートした場合、ブートローダーはFPGAがユーザーモードに入るまで待機します。FPGAのコンフィグレーション後は、それをリコンフィグレーションしないことが重要です。この動作を行うと、HPS共有I/Oが一時的にオフラインになります。

デバイスに電源が入り、HPSがブートROMでソフトウェアの実行を開始すると、すべてのデバイスI/Oは、デフォルトの入力トライステートの動作モードになります。ブートROMは、サンプリングされたBSELピンに基づき専用のブートI/Oをコンフィグレーションします。ブートプロセス中のこの時点でコンフィグレーションされるI/Oは、HPSフラッシュデバイスに接続されるHPS専用I/Oのみであり、他のI/Oはすべてデフォルトの入力トライステートの動作モードに維持されます。第2ステージ・ブートローダーは、残りの専用HPSブートI/Oと、FPGAおよびHPS共有I/Oをコンフィグレーションします。これは、FPGA全体をコンフィグレーションする、もしくは早期I/Oリリース・ビットストリームをコンフィグレーションすることによりHPS共有I/OとHPS DDR I/Oのみをコンフィグレーションすることで行われます。

HPS早期I/Oリリース

HPSによって開始されるコンフィグレーション・フローは、早期I/Oリリースと呼ばれる機能をサポートします。早期I/Oリリースの機能により、HPSのブート時間を最小限に抑えることができます。これは、デバイスI/OのコンフィグレーションをFPGAファブリックの大部分のコンフィグレーションから独立して行うことで実現します。

この機能は、HPSのブート時間を短縮します。これは、FPGAコンフィグレーション・ファイルの大部分がFPGAファブリックのコンフィグレーションに使用され、I/Oのコンフィグレーションには一部のみが使用されることが理由です。コンフィグレーション・ファイルのI/O部分は、HPS共有I/O、HPS SDRAM I/O、および残りのFPGA I/Oのコンフィグレーションに使用されます。HPS専用I/Oは、FPGAコンフィグレーション・ビットストリームの影響を受けません。

FPGAファブリックから独立してI/Oをコンフィグレーションすることで、HPS SDRAMコントローラーが機能するようになり、HPSブートローダーは次のステージのブートコンテンツをSDRAMに取り込むことができます。I/Oがコンフィグレーションされると、残りのFPGAファブリックのコンフィグレーションは、すぐに行う、もしくはブートが完了した後にアプリケーションによって行うことができます。

ガイドライン: 早期I/Oリリースでは、起動に固定電源を使用します。

早期I/Oリリースのコンフィグレーション・フローを使用している場合、最初は、SmartVIDを使用してデバイスに電力を供給することができません。FPGAがコンフィグレーションされるまでは、代わりに固定電源を使用します。FPGAがコンフィグレーションされると、SmartVIDを有効にすることができます。

ガイドライン: HPS専用I/Oは、デバイスI/Oのコンフィグレーションに影響を受けない唯一のピンです。よって、コンフィグレーション・サイクルにわたって機能を維持する必要があるインターフェイスは、専用I/Oバンクに配置することが重要です。ブート時にHPSペリフェラルおよびHPS SDRAMへのアクセスが必要な場合は、HPSの早期I/Oリリースモードを使用してデバイスをコンフィグレーションする必要があります。

例えば、FPGAがコンフィグレーションされている間にシステムでUARTの動作を維持する必要がある場合は、専用I/OをUARTに使用する必要があります。HPSブートソースが外部フラッシュになる場合は、フラッシュを専用HPS I/Oに接続し、残りのI/Oがコンフィグレーションされている間にその機能を維持する必要があります。その他のユースケースに関しては、このドキュメントのFPGAのリコンフィグレーション の内容を参照してください。

HPSで開始するFPGAコアのコンフィグレーション

FPGAコンフィグレーションが失敗した場合 (例えばビットエラーのため)、HPS共有I/OおよびSDRAM I/Oは、入力トライステート・モードになります。早期I/Oリリース後にHPSでFPGA コンフィグレーションを開始してコンフィグレーションが失敗した場合、共有I/OペリフェラルまたはHPS SDRAMへのHPSアクセスは、I/Oがトライステートになっているために失敗します。HPS専用I/Oへの影響はありません。

この動作は、FPGAコアとコンフィグレーションの両方を含むRaw Binary File (.rbf) を使用するFPGAのフル・コンフィグレーションには影響しません。この場合、デバイスが正常にコンフィグレーションされた後にのみ、HPSはHPS共有I/OおよびHPS SDRAMにアクセスすることができます。

ガイドライン: HPS共有I/OまたはHPS SDRAMへのアクセスに依存しないコンフィグレーション障害回避または回復メカニズムを提供します。

ソフトウェアをSDRAM から実行する場合は、コンフィグレーションを開始する前にソフトウェアでコンフィグレーション・ビットストリームのチェックサムを実行することにより、この問題を回避することができます。例えば、.rbfにはCRC (巡回冗長検査) を含めることができるため、ファイルの内容をFPGAコアにプログラミングする前にソフトウェアで検証を行うことができます。

ガイドライン: ECCを有効にし、訂正可能なビットストリームの破損問題を回避します。

ソフトウェアが完全にオンチップRAMから実行されている際に、コンフィグレーション障害が発生した場合は、ペリフェラル・コンフィグレーションの.rbfを再度プログラミングし、HPS共有I/OとSDRAM I/Oを再度アクティブにすることで、ソフトウェアを回復することができます。

I/Oがリコンフィグレーションされると、ソフトウェアでFPGAファブリックをリコンフィグレーションすることができます。この場合、同じイメージまたはフォールバック・イメージ (同じ障害が再発しないように) のいずれかを使用します。

FPGAファブリックの残りの部分をコンフィグレーションする前に、ソフトウェアでまずビットストリームの整合性チェックを実行することが推奨されます。この整合性チェックの目的は、ビットストリームの破損によるコンフィグレーションの問題を回避することです。ビットストリームが破損している場合、FPGAファブリックのコンフィグレーションは失敗し、HPS専用I/Oを除くすべてのデバイスI/Oが入力トライステートの動作モードに戻ります。

SoC FPGAは、QSPI、NAND、SD/MMC/eMMCなどのタイプのフラッシュデバイスをサポートします。

ECCは、HPS全体で、すべてのRAMに実装されています。これには、外部HPS EMIF、L2キャッシュデータRAM、およびすべてのペリフェラルRAMなどが含まれます。HPSのECCコントローラーはすべて、拡張ハミング・コード・アルゴリズムに基づいており、シングルエラーの訂正とダブルエラーの検出 (SECDED) を提供します。パリティー保護は、 Arm* Cortex-A9 MPCore* L1キャッシュメモリーとL2タグRAMに提供されます。ECCは、HPS EMIFおよび内部HPS RAMで選択的に有効にすることができます。診断テストモードとエラー挿入機能は、ソフトウェアの制御下で利用することができます。電源投入時またはコールドリセット時に、ECCはデフォルトで無効になります。

生成されたブートコードは、BSPの生成時に選択されたユーザーオプションに基づきECCをコンフィグレーションして初期化し、有効にします。カスタム・ファームウェアおよびベアメタル・アプリケーション・コードによるECC機能へのアクセスは、インテルが提供するHWLIBSライブラリーを使用することで容易になります。このライブラリーは、HPSのハードウェアの機能をプログラミングするためのシンプルなAPIを提供します。

詳細に関しては、SoCエンベデッド・デザイン・スイート (EDS) ユーザ・ガイド内の「ブート・ツール・ユーザガイド」および「ハードウェア・ライブラリ」の章を参照してください。

HPSのそれぞれのRAMには、固有の機能と要件を備える独自のECCコントローラーがあります。ただし、システムの統合に関する一般的なデザインの考慮事項がいくつかあります。

ガイドライン: HPSのECCに関連するリセットをリセット・マネージャー・モジュールで適切にコンフィグレーションします。

リセット・マネージャーは、HPSのECCに関連するリセットを管理します。Arria 10 Hard Processor System Technical Reference Manualの第3章「Reset Manager」を参照してください。

ガイドライン: ECCの制御、ステータス、および割り込み管理をシステム・マネージャー・モジュールで適切にコンフィグレーションします。

システム・マネージャーには、ECCに関連するレジスターのセットが含まれており、それによってHPS内のすべてのECCコントローラーのシステムレベルの制御とステータスを管理しています。ECCに関連する割り込みもまた、この一連のレジスターを介して管理されます。Arria 10 Hard Processor System Technical Reference ManualのSystem Managerの章を参照してください。

ガイドライン: ECCを有効にする前に、メモリーが初期化されていることを確認します。

HPSでRAMのECCを有効にする前に、ECCで保護されるメモリーへの書き込みを行い、メモリーデータの内容とECCシンドローム・ビットを初期化することが必要です。これに従わない場合は、ECCが有効になった後に、初期化されていない位置からの読み出しを行うと、意図しないビット・エラー割り込みが生成されます。初期化手順の詳細に関しては、Arria 10 Hard Processor System Technical Reference Manualの適切なペリフェラルの章を参照してください。

HPSの外部SDRAMインターフェイスのECCは、SDRAMアダプターに実装されています。SDRAMアダプターのECCコントローラーは、アドレスとデータの両方でSECDEDを実行し、メモリー内の目的の位置での有効なデータアクセスを保証します。

ガイドライン: すべてのSDRAM領域を初期化します。

ECCを有効にする前に、SoCシステムのいずれかの部分がSDRAMアダプターを介してアクセスすることができる外部SDRAMのすべての領域を初期化する必要があります。これには、プログラム・コードとデータ領域、およびFPGAマスターによって、またはL2キャッシュ・ライン・フェッチ時にアクセスされるメモリーの他の領域が含まれます。L2キャッシュが有効になっている場合は、初期化の領域を拡張することを検討します。キャッシュラインのフェッチは、プログラムコードとデータのフットプリントを超えて広がることがあるため、初期化されていないRAMの位置からビット・エラーが発生する可能性があります。ECCスクラブのメモリー領域は、 インテル^® SoC EDSツールチェーンのBSP Editorユーティリティーで定義およびコンフィグレーションすることができます。

ガイドライン: SDRAMアダプターのECC書き込み動作を検討します。

部分的な書き込み (SDRAMメモリー・インターフェイス幅未満) の場合、アダプターはリードモディファイライトのシーケンスを実装することで、ECCビットをインターフェイス・ワード幅全体に対して維持します。ファームウェアやアプリケーション・ソフトウェアの作成時、およびシステム内の他のマスターからのアクセス時に、幅の狭いアクセスがアプリケーションの帯域幅やレイテンシーに与える影響を考慮します。

16ビットのデータでECCを有効にしてEMIFを使用する際の詳細に関しては、Intel Arria 10 SX Device Errata and Design Recommendationsを参照してください。

L2キャッシュメモリーはECCで保護されており、タグRAMはパリティー保護されています。L2キャッシュのECCは、システム・マネージャーのコントロール・レジスターを介して有効になります。

ガイドライン: L1およびL2キャッシュは、ECCが有効にされているキャッシュ可能なメモリー領域に対して、ライトバックおよびライトアロケートとしてコンフィグレーションする必要があります。

インテル SoC EDSを介してサポートされるBSPの場合、BSP Editorユーティリティーを使用してBSPをECCサポートに対してコンフィグレーションすることができます。ベアメタル・ファームウェアの場合は、Arria 10 Hard Processor System Technical Reference ManualのCortex-A9 Microprocessor Unit Subsystemの章で、L2 Cache Controller Address Map for Arria 10の内容を参照してください。

ガイドライン: ACPを使用しL3インターコネクトを介して行われるキャッシュ・コヒーレント・アクセスでは、L2キャッシュ・コントローラーでECCが有効になっている場合、64ビット幅の64ビットにアライメントされた書き込みアクセスを行う必要があります。

ECCを有効にしてもL2キャッシュのパフォーマンスに影響はありませんが、ACPを使用するアクセスは、64ビット幅にし、メモリー内で64ビットにアライメントされている必要があります。これには、FPGA-to-HPSブリッジを介してACPにアクセスするFPGAマスターが含まれます。Arria 10 Hard Processor System Technical Reference ManualのHPS-FPGAブリッジに言及している章のFPGA-to-HPS Access to ACP部にある表8-3で、ブリッジ幅とFPGAマスター幅の可能な組み合わせ、アライメント、バーストサイズとバースト長を確認してください。

HPSのすべてのペリフェラルRAMはECCで保護されています。各ペリフェラルには、ECC (エラー訂正検出) コントローラーの独自のインスタンスがあります。詳細は、Arria 10 Hard Processor System Technical Reference Manualの第11章で説明されています。

ガイドライン: NANDのリードモディファイライト動作中に、ソフトウェアでECCを更新する必要があります。

NANDフラッシュ・コントローラーのECCハードウェアは、フラッシュデバイスのページバッファーからリードモディファイライト動作が実行されている際に使用されません。ソフトウェアでは、このようなリードモディファイライト動作中にECCを更新する必要があります。リードモディファイライト動作をハードウェアのECCで機能させるには、フラッシュデバイスのリードモディファイライト機能に依存することなく、ページ全体をシステムメモリーに読み込み、変更後、フラッシュに書き戻す必要があります。

ガイドライン: コピーバック・コマンドの際にNANDフラッシュ・コントローラーでECCの検証を実行できないことを考慮します。

NANDフラッシュ・コントローラーは、コピーバック・コマンドの際にECCの検証を行うことができません。フラッシュ・コントローラーはECCデータをコピーしますが、コピー動作時にECCのデータを検証しません。

インテル^® Arria^® 10 SoCは、階層化されたハードウェアとソフトウェアのソリューションを通じてセキュアなシステムを実装するためのフレームワークを提供します。セキュアなシステムを設計する際は、システムのセキュリティー要件に応じていくつかのセキュリティー・レベルを実装することができます。

ガイドライン: デザインにおいて暗号化する必要がある部分を特定します。デザインにおいて認証する必要がある部分を特定します。

セキュアブート - 信頼の連鎖とイメージの認証

セキュアブートは、すべてのブートステージで信頼の連鎖が確立されることを保証します。各ブートステージでは、イメージの署名付き証明書を確認することにより、ロードおよび実行を行う前に後続のステージを認証する必要があります。

ブートステージは、最初の第2ステージ・ブートローダーから、OSによってロードされる最終アプリケーションまでおよぶ場合があります。

詳細は、Intel Arria 10 SoC Secure Boot User Guideを参照してください。

デザインのIPの保護 - AES暗号化

FPGAデザインのIPを保護するには、AES暗号化を使用します。目的のブートデバイスのストレージ領域に格納する前に、デザインIPを暗号化します。AESセキュリティー・キーがSoCによって確認されると、イメージはコンフィグレーションのロード時に復号化されます。

セキュアブートとIP - 認証と暗号化

このレベルでは、システムの起動時にすべてのランタイムSWとデータIPが認証され、正常に複合化されるため、最も高いセキュリティーが提供されます。

耐タンパー性

このセキュリティー・レベルでは、定義されているロジックを使用し、デバイスを改ざんする試みが検出された際に通知を送信します。

ガイドライン: 開発およびフィールド問題のデバッグや診断に使用することができる、ボードへの利用可能なJTAG接続を備えることが推奨されます。

このデバイスには、FPGAとHPSのJTAGがチェーンになっているJTAGポートが1つあります。

HPSは、HPS共有I/OもしくはFPGA I/Oのいずれかを介して2つのトレース・インターフェイスを提供します。HPS共有I/Oで提供されるインターフェイスは低速トレース・インターフェイスであり、低帯域幅のトラフィックのトレースに使用することができます (低周波数で動作するMPUなど)。このインターフェイスは単なる4ビットのDDRインターフェイスであるため、提供される帯域幅は限られます。

トレース帯域幅を向上させるには、標準トレース・インターフェイスであるFPGAへの32ビット・シングル・データ・レート・インターフェイスを使用することができます。一般的にトレースモジュールは、トレースデータがダブル・データ・レートで送信されることを想定しているため、シングル・データ・レートのトレースデータをダブル・データ・レートに変換する必要があります。

この変換は、DDIO Megawizard IPをインスタンス化し、それを出力専用モードに設定して行うことが推奨されます。トレースデータの最下位16ビットは最初にオフチップに送信される必要があるため、それらのビットをDDIO IPのdatain_l[15:0] ポートに接続します。

トレースベンダーより提供されているデータシートを参照し、トレースバスに終端が必要かを判断してください。トレースベンダーが必要と示している終端が含まれていない場合は、トレースデータの破損につながる、もしくはインターフェイスの最大動作周波数が制限される可能性があります。

インテルSoC開発キットに移植されたオペレーティング・システムのBSP (ボード・サポート・パッケージ) のテクニカルサポートは、オペレーティング・システムのプロバイダーより提供されます。

インテルでは、インテル インテル^® SoC FPGAエンベデッド開発スイートのサポートおよびFPGA開発に向けたデザインツールを提供しています。SoC EDSには、 Arm* Development Studio 5* (DS-5*) for Intel^® SoC FPGA Editionが含まれています。

インテルは、インテル開発キットをサポートしています。

他のボードのテクニカルサポートは、それぞれのボードのプロバイダーまたは販売代理店より提供されます。

昨今のオープンソース組み込みソフトウェアにおける機能更新の性質に基づき、インテルのソフトウェアに関連するドキュメントのほとんどは、コミュニティー・ウェブサイトのRocketBoards.orgでも提供されています。

インテル^® Arria^® 10開発キットを使用している場合は、既存のビルド済みU-bootおよびUEFIブートローダーを使用し、デザインのテストを行うことができます。これらのビルド済みブートローダーは、さまざまなHPSブートフラッシュで動作し、次のレイアウトに従いHPSの専用I/Oおよび共有I/Oを割り当てます。