AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

ID 683117
日付 4/17/2019
Public
ドキュメント目次

1. インテル® Stratix® 10 SoCデバイスのデザイン・ガイドライン概要

更新対象:
インテル® Quartus® Prime デザインスイート 18.1
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ずこの翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

このデザイン・ガイドラインは、 インテル® Stratix® 10 SoC FPGAデバイスを使用するデザインに向けた一連のガイドラインと推奨事項、および考慮すべき項目を提供することを目的にしています。このガイドラインは、 インテル® Stratix® 10 SoC FPGAデザイン、プラットフォーム・デザイナーのサブシステム・デザイン、ボードデザイン、ソフトウェア・アプリケーション・デザインのプランニングおよび初期設計段階において役立ちます。

このアプリケーション・ノートには、 インテル® Stratix® 10ハード・プロセッサー・システム (HPS) デバイスの詳細、機能、ハードウェアまたはソフトウェア・システムのデザインに関する情報がすべて含まれているわけではありません。

インテル® Stratix® 10 HPSの機能および各ペリフェラルについての詳細は、Intel Stratix 10 Hard Processor System Technical Reference Manualを参照ください。

注: インテルでは、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションおよびインテル® SoC FPGAエンベデッド開発スイート (SoC EDS) プロ・エディションを使用し、 インテル® Stratix® 10 SoCのデザインを開発することを推奨しています。インテル Quartus Prime 開発ソフトウェア・スタンダード・エディションおよびインテル SoC FPGA エンベデッド開発スイート・スタンダート・エディショントは引き続き インテル® Stratix® 10 SoCファミリーをメンテナンス・ベースでサポートしますが、今後の機能拡張はプロ・エディションでのみサポートされる予定です。インテル Quartus Prime 開発ソフトウェア・プロ・エディションで開発されたハードウェアは、 インテル® SoC FPGAエンベデッド開発スイート・プロ・エディションで開発されたソフトウェアのみをサポートします。

インテル Quartus Prime 開発ソフトウェア・スタンダード・エディションで開発されたハードウェアは、 インテル® SoC FPGAエンベデッド開発スイート・スタンダート・エディションで開発されたソフトウェアのみをサポートします。