インテル Cyclone 10 GX デバイス・データシート
Cyclone 10 GX デバイス・データシート
Cyclone® 10 GX デバイスは拡張グレード、工業用グレード、およびオートモーティブ・グレードで提供されています。拡張デバイスは、-E5(より高速)および-E6 スピードグレードで提供されます。工業用グレードのデバイスは、-I5 および-I6 スピードグレードで提供されます。オートモーティブ・グレードのデバイスは、-A6 スピードグレードで提供されます。
電気的特性
以下の項では、 Cyclone® 10 GX デバイスの動作条件および電力消費について解説します。
動作条件
Cyclone® 10 GX デバイスは、定義されたパラメーターのセットに従って評価されます。 Cyclone® 10 GX デバイスの可能な限りの高性能と信頼性を維持するには、この項で説明する動作要件を考慮する必要があります。
絶対最大定格
この項では、 Cyclone® 10 GX デバイスの絶対最大定格を定義します。この値は、デバイスを使用した試験結果、破損に至るまでの理論的なモデル、破損のメカニズムに基づいています。デバイスの機能的動作は、これらの条件を示唆するものではありません。
シンボル | 記述 | 条件 | Min | Max | 単位 |
---|---|---|---|---|---|
VCC | コア電源電圧 | — | -0.50 | 1.21 | V |
VCCP | 周辺回路およびトランシーバー・ファブリック・インターフェイスの電源 | — | -0.50 | 1.21 | V |
VCCERAM | エンベデッド・メモリー電源 | — | -0.50 | 1.36 | V |
VCCPT | プログラマブル電源とI/O プリドライバー用電源 | — | -0.50 | 2.46 | V |
VCCBAT | デザイン・セキュリティー揮発性キーレジスター用バッテリー・バックアップ電源 | — | -0.50 | 2.46 | V |
VCCPGM | コンフィグレーション・ピン電源 | 1 | -0.50 | 2.46 | V |
VCCIO | I/O バッファー電源 | 3 V I/O | -0.50 | 4.10 | V |
LVDS I/O | -0.50 | 2.46 | V | ||
VCCA_PLL | PLL(Phase-Locked Loop)アナログ電源 | — | -0.50 | 2.46 | V |
VCCT_GXB | トランスミッタ電力 | — | -0.50 | 1.34 | V |
VCCR_GXB | レシーバー電力 | — | -0.50 | 1.34 | V |
VCCH_GXB | トランスミッタ出力バッファー電力 | — | -0.50 | 2.46 | V |
IOUT | ピンあたりのDC 出力電流 | — | -25 | 25 | mA |
TJ | 動作ジャンクション温度 | — | -55 | 125 | °C |
TSTG | 保存温度(バイアスなし) | — | -65 | 150 | °C |
最大許容オーバーシュート/アンダーシュート電圧
遷移中は、入力信号が次の表に示す電圧までオーバーシュートする場合があり、また、100 mA 未満かつ期間が20 ns 未満の入力電流に対して-2.0 V までアンダーシュートする場合があります。
許容されるオーバーシュートの期間は、デバイス寿命におけるHigh タイムのパーセンテージとして指定されています。DC 信号は、100% のデューティサイクルに相当します。
例えば、LVDS I/O で2.70 V にオーバーシュートする信号は、デバイス寿命に亘って~4% しか2.70 V にありません。
シンボル | 記述 | 条件(V) | TJ = 100° C でのオーバーシュート時間(%) | 単位 | |
---|---|---|---|---|---|
LVDS I/O2 | 3 V I/O | ||||
Vi (AC) | AC 入力電圧 | 2.50 | 3.80 | 100 | % |
2.55 | 3.85 | 42 | % | ||
2.60 | 3.90 | 18 | % | ||
2.65 | 3.95 | 9 | % | ||
2.70 | 4.00 | 4 | % | ||
> 2.70 | > 4.00 | オーバーシュートは許されない | % |
推奨動作条件
この項では、 Cyclone® 10 GX デバイスのAC およびDC パラメーターの機能上の動作制限を示します。
推奨動作条件
シンボル | 記述 | 条件 | Min 3 | Typ | Max 3 | 単位 |
---|---|---|---|---|---|---|
VCC | コア電源電圧 | — | 0.87 | 0.9 | 0.93 | V |
VCCP | 周辺回路およびトランシーバー・ファブリック・インターフェイスの電源 | — | 0.87 | 0.9 | 0.93 | V |
VCCPGM | コンフィグレーション・ピン電源 | 1.8 V | 1.71 | 1.8 | 1.89 | V |
1.5 V | 1.425 | 1.5 | 1.575 | V | ||
1.2 V | 1.14 | 1.2 | 1.26 | V | ||
VCCERAM | エンベデッド・メモリー電源 | 0.9 V | 0.87 | 0.9 | 0.93 | V |
VCCBAT 4 | バッテリー・バックアップ電源(デザイン・セキュリティー揮発性キーレジスター用) | 1.8 V | 1.71 | 1.8 | 1.89 | V |
1.2 V | 1.14 | 1.2 | 1.26 | V | ||
VCCPT | プログラマブル電源技術とI/O プリドライバー用電源 | 1.8 V | 1.71 | 1.8 | 1.89 | V |
VCCIO | I/O バッファー電源 | 3.0 V (3 V I/O のみ) | 2.85 | 3.0 | 3.15 | V |
2.5 V (3 V I/O のみ) | 2.375 | 2.5 | 2.625 | V | ||
1.8 V | 1.71 | 1.8 | 1.89 | V | ||
1.5 V | 1.425 | 1.5 | 1.575 | V | ||
1.35 V | 5 | 1.35 | 5 | V | ||
1.25 V | 1.19 | 1.25 | 1.31 | V | ||
1.2 V | 5 | 1.2 | 5 | V | ||
VCCA_PLL | PLL アナログ電圧レギュレーター電源 | — | 1.71 | 1.8 | 1.89 | V |
VREFP_ADC | 電圧センサーの高精度電圧リファレンス | — | 1.2475 | 1.25 | 1.2525 | V |
VI 6 | DC 入力電圧 | 3 V I/O | -0.3 | — | 3.3 | V |
LVDS I/O | -0.3 | — | 2.19 | V | ||
VO | 出力電圧 | — | 0 | — | VCCIO | V |
TJ | 動作ジャンクション温度 | 拡張 | 0 | — | 100 | °C |
工業用 | -40 | — | 100 | °C | ||
車載用機器 | -40 | — | 125 | °C | ||
tRAMP 7 | 電源ランプ時間 | 標準POR | 200 µs | — | 100 ms | — |
高速POR | 200 µs | — | 4 ms | — |
トランシーバー電源動作条件
シンボル | 記述 | 条件 | Min 8 | Typ | Max 8 | 単位 |
---|---|---|---|---|---|---|
VCCT_GXB[L][C,D] | トランスミッタ電源 |
チップ-チップ ≤ 12.5 Gbps または、 バックプレーン ≤ 6.6 Gbps |
1.0 | 1.03 | 1.06 | V |
チップ-チップ ≤ 11.3 Gbps |
0.92 | 0.95 | 0.98 | |||
VCCR_GXB[L][C,D] | レシーバー電源 |
チップ-チップ ≤ 12.5 Gbps または、 バックプレーン ≤ 6.6 Gbps |
1.0 | 1.03 | 1.06 | V |
チップ-チップ ≤ 11.3 Gbps |
0.92 | 0.95 | 0.98 | |||
VCCH_GXBL | トランシーバーの高電圧電源 | 1.710 | 1.8 | 1.890 | V |
DC 特性
パワーアップ・キャリブレーション仕様後のOCT のバリエーションは、 Cyclone® 10 GX デバイス・データシートの将来のリリースで利用可能になります。
消費電流と消費電力
インテルは、デザインの消費電力を計算する方法として、Excel ベースのEPE(Early Power Estimator)およびQuartus Prime Power Analyzer 機能の2 種類の方法を提供しています。
デザインを開始する前にExcel ベースのEPE を使用して、デザインの消費電流を見積もります。EPE は、これらの電流がリソースの使用によって大きく変化するため、デバイス電力の大きさの推定値を提供します。
Quartus Prime Power Analyzer は、配置配線を完了した後、デザインの詳細に基づいてより良い品質の見積もりを提供します。Power Analyzer は、詳細な回路モデルと組み合わされた場合、ユーザー入力、シミュレーション派生、および推定信号アクティビティーの組み合わせを適用し、非常に正確な電力見積もりを生成できます。
I/O ピンのリーク電流
シンボル | 記述 | 条件 | Min | Max | 単位 |
---|---|---|---|---|---|
II | 入力ピン | VI = 0 V~VCCIOMAX | -80 | 80 | µA |
IOZ | トライステートI/O ピン | VO = 0 V~VCCIOMAX | -80 | 80 | µA |
バスホールド特性
バスホールドのトリップポイントは、JEDEC 規格から算出した入力電圧に基づきます。
パラメーター | シンボル | 条件 | VCCIO (V) | 単位 | |||||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|---|
1.2 | 1.5 | 1.8 | 2.5 | 3.0 | |||||||||
Min | Max | Min | Max | Min | Max | Min | Max | Min | Max | ||||
バスホールドLow、保持電流 | ISUSL | VIN > VIL (max) | 8 9、26 10 | — | 12 9、32 10 | — | 30 9、55 10 | — | 60 | — | 70 | — | µA |
バスホールドHigh、保持電流 | ISUSH | VIN < VIH (min) | -8 9、-26 10 | — | -12 9、-32 10 | — | -30 9、-55 10 | — | -60 | — | -70 | — | µA |
バスホールドLow、オーバードライブ電流 | IODL | 0 V < VIN < VCCIO | — | 125 | — | 175 | — | 200 | — | 300 | — | 500 | µA |
バスホールドHigh、オーバードライブ電流 | IODH | 0 V < VIN < VCCIO | — | -125 | — | -175 | — | -200 | — | -300 | — | -500 | µA |
バスホールドのトリップポイント | VTRIP | — | 0.3 | 0.9 | 0.38 | 1.13 | 0.68 | 1.07 | 0.70 | 1.7 | 0.8 | 2 | V |
OCT キャリブレーション精度仕様
OCT(オンチップ終端)キャリブレーションをイネーブルすると、キャリブレーションはキャリブレーション・ブロックに接続されたI/O のパワーアップ時に自動的に実行されます。
シンボル | 記述 | 条件(V) | 抵抗の許容値 | 単位 | |
---|---|---|---|---|---|
–E5、–I5 | –E6、–I6、–A6 | ||||
25-Ω と50-Ω RS | キャリブレーション付き内部直列終端(25-Ω と50-Ω 設定) | VCCIO = 1.8、1.5、1.2 | ± 15 | ± 15 | % |
34-Ω と40-Ω RS | キャリブレーション付き内部直列終端(34-Ω と40-Ω 設定) | VCCIO = 1.5、1.25、1.2 | ± 15 | ± 15 | % |
VCCIO = 1.35 | ± 20 | ± 20 | % | ||
48-Ω、60-Ω、80-Ω と120-Ω RS | キャリブレーション付き内部直列終端(48-Ω、60-Ω、80-Ω と120-Ω 設定) | VCCIO = 1.2 | ± 15 | ± 15 | % |
240-Ω RS | キャリブレーション付き内部直列終端(240-Ω 設定) | VCCIO = 1.2 | ± 20 | ± 20 | % |
30-Ω RT | キャリブレーション付き内部並列終端(30-Ω 設定) | VCCIO = 1.5、1.35、1.25 | -10~+40 | -10~+40 | % |
34-Ω、48-Ω、80-Ω と240-Ω RT | キャリブレーション付き内部並列終端(34-Ω、48-Ω、80-Ω と240-Ω 設定) | VCCIO = 1.2 | ± 15 | ± 15 | % |
40-Ω、60-Ω と120-Ω RT | キャリブレーション付き内部並列終端(40-Ω、60-Ω と120-Ω 設定) | VCCIO = 1.5、1.35、1.25、1.2 | -10~+40 | -10~+40 | % |
VCCIO = 1.2 11 | ± 15 | ± 15 | % | ||
80-Ω RT | キャリブレーション付き内部並列終端(80-Ω 設定) | VCCIO = 1.2 | ± 15 | ± 15 | % |
キャリブレーションなしのOCT 抵抗許容差の仕様
シンボル | 記述 | 条件(V) | 抵抗の許容値 | 単位 | |
---|---|---|---|---|---|
–E5、–I5 | –E6、–I6、–A6 | ||||
25-Ω と50-Ω RS | キャリブレーションなしの内部直列終端(25-Ω と50-Ω 設定) | VCCIO = 3.0、 2.5 | ± 40 | ± 40 | % |
VCCIO = 1.8、1.5、1.2 | ± 50 | ± 50 | % | ||
34-Ω と40-Ω RS | キャリブレーションなしの内部直列終端(34-Ω と40-Ω 設定) | VCCIO = 1.5、1.35、1.25、1.2 | ± 50 | ± 50 | % |
48-Ω と60-Ω RS | キャリブレーションなしの内部直列終端(48-Ω と60-Ω 設定) | VCCIO = 1.2 | ± 50 | ± 50 | % |
120-Ω RS | キャリブレーションなしの内部直列終端(120-Ω 設定) | VCCIO = 1.2 | ± 50 | ± 50 | % |
100-Ω RD | 内部差動終端(100-Ω 設定) | VCCIO = 1.8 | ± 35 | ± 40 | % |
方程式の定義は以下の通りです。
- 計算されたROCT 値は、温度およびVCCIO の変化に伴うOCT 抵抗の範囲を示します。
- RSCAL はパワーアップ時のOCT 抵抗値です。
- ΔT は、パワーアップ時の温度に対する温度の変化です。
- ΔV は、パワーアップ時のVCCIO に対する電圧の変化です。
- dR/dT は、温度に伴うRSCAL の変化率です。
- dR/dV は、電圧に伴うRSCAL の変化率です。
ピン・キャパシタンス
シンボル | 記述 | Max | 単位 |
---|---|---|---|
CIO_COLUMN | カラムI/O ピンの入力キャパシタンス | 2.5 | pF |
COUTFB | 兼用クロック出力/フィードバック・ピンの入力キャパシタンス | 2.5 | pF |
内部ウィークプルアップおよびウィークプルダウン抵抗
コンフィグレーション、テスト、およびJTAG ピンを除くすべてのI/O ピンには、ウィークプルアップをイネーブルするオプションがあります。ウィークプルダウン機能は、 Cyclone® 10 GX デバイスにおける内部ウィークプルダウン抵抗値の表に記載されているピンでのみ使用できます。
シンボル | 記述 | 条件(V)12 | 値 13 | 単位 |
---|---|---|---|---|
RPU | プログラマブルなプルアップ抵抗のオプションがイネーブルされた場合の、コンフィグレーション前とコンフィグレーション中、およびユーザーモードのI/O ピンのプルアップ抵抗値です。 | VCCIO = 3.0 ±5% | 25 | kΩ |
VCCIO = 2.5 ±5% | 25 | kΩ | ||
VCCIO = 1.8 ±5% | 25 | kΩ | ||
VCCIO = 1.5 ±5% | 25 | kΩ | ||
VCCIO = 1.35 ±5% | 25 | kΩ | ||
VCCIO = 1.25 ±5% | 25 | kΩ | ||
VCCIO = 1.2 ±5% | 25 | kΩ |
ピン名 | 記述 | 条件(V) | 値13 | 単位 |
---|---|---|---|---|
nIO_PULLUP | ユーザーI/O ピンと兼用I/O ピンの内部プルアップを決定する専用入力ピンです。 | VCC = 0.9 ±3.33% | 25 | kΩ |
TCK | 専用のJTAG テストクロック入力ピンです。 | VCCPGM = 1.8 ±5 % | 25 | kΩ |
VCCPGM = 1.5 ±5% | 25 | kΩ | ||
VCCPGM = 1.2 ±5% | 25 | kΩ | ||
MSEL[0:2] | FPGA デバイスのコンフィグレーション手法を設定するコンフィグレーション入力ピンです。 | VCCPGM = 1.8 ±5% | 25 | kΩ |
VCCPGM = 1.5 ±5% | 25 | kΩ | ||
VCCPGM = 1.2 ±5% | 25 | kΩ |
I/O 規格仕様
以下の表に、 Cyclone® 10 GX デバイスがサポートするさまざまなI/O 規格の入力電圧(VIH、VIL)、出力電圧(VOH、VOL)、および電流ドライブ特性(IOH、IOL)を示します。
最小電圧値には、最小のVCCIO 値を使用します。最大電圧値については、最大のVCCIO 値を使用します。
汎用I/O 規格で達成可能な最大周波数を決定するには、タイミングクロージャ解析を実行する必要があります。
シングルエンドI/O 規格の仕様
I/O 規格 | VCCIO (V) | VIL (V) | VIH (V) | VOL (V) | VOH (V) | IOL 14(mA) | IOH 14 (mA) | ||||
---|---|---|---|---|---|---|---|---|---|---|---|
Min | Typ | Max | Min | Max | Min | Max | Max | Min | |||
3.0-V LVTTL | 2.85 | 3 | 3.15 | -0.3 | 0.8 | 1.7 | 3.3 | 0.4 | 2.4 | 2 | -2 |
3.0-V LVCMOS | 2.85 | 3 | 3.15 | -0.3 | 0.8 | 1.7 | 3.3 | 0.2 | VCCIO – 0.2 | 0.1 | -0.1 |
2.5 V | 2.375 | 2.5 | 2.625 | -0.3 | 0.7 | 1.7 | 3.3 | 0.4 | 2 | 1 | -1 |
1.8 V | 1.71 | 1.8 | 1.89 | -0.3 | 0.35 × VCCIO | 0.65 × VCCIO | VCCIO + 0.3 | 0.45 | VCCIO – 0.45 | 2 | -2 |
1.5 V | 1.425 | 1.5 | 1.575 | -0.3 | 0.35 × VCCIO | 0.65 × VCCIO | VCCIO + 0.3 | 0.25 × VCCIO | 0.75 × VCCIO | 2 | -2 |
1.2 V | 1.14 | 1.2 | 1.26 | -0.3 | 0.35 × VCCIO | 0.65 × VCCIO | VCCIO + 0.3 | 0.25 × VCCIO | 0.75 × VCCIO | 2 | -2 |
シングルエンドSSTL、HSTL およびHSUL I/O リファレンス電圧仕様
I/O 規格 | VCCIO (V) | VREF (V) | VTT (V) | ||||||
---|---|---|---|---|---|---|---|---|---|
Min | Typ | Max | Min | Typ | Max | Min | Typ | Max | |
SSTL-18 Class I、II | 1.71 | 1.8 | 1.89 | 0.833 | 0.9 | 0.969 | VREF – 0.04 | VREF | VREF + 0.04 |
SSTL-15 Class I、II | 1.425 | 1.5 | 1.575 | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO |
SSTL-135/ SSTL-135 Class I、II | 1.283 | 1.35 | 1.418 | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO |
SSTL-125/ SSTL-125 Class I、II | 1.19 | 1.25 | 1.31 | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO |
SSTL-12/ SSTL-12 Class I、II | 1.14 | 1.2 | 1.26 | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO |
HSTL-18 Class I、II | 1.71 | 1.8 | 1.89 | 0.85 | 0.9 | 0.95 | — | VCCIO /2 | — |
HSTL-15 Class I、II | 1.425 | 1.5 | 1.575 | 0.68 | 0.75 | 0.9 | — | VCCIO /2 | — |
HSTL-12 Class I、II | 1.14 | 1.2 | 1.26 | 0.47 × VCCIO | 0.5 × VCCIO | 0.53 × VCCIO | — | VCCIO /2 | — |
HSUL-12 | 1.14 | 1.2 | 1.3 | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO | — | — | — |
POD12 | 1.16 | 1.2 | 1.24 | 0.69 × VCCIO | 0.7 × VCCIO | 0.71 × VCCIO | — | VCCIO | — |
シングルエンドSSTL、HSTL、およびHSUL I/O 規格信号仕様
I/O 規格 | VIL(DC) (V) | VIH(DC) (V) | VIL(AC) (V) | VIH(AC) (V) | VOL (V) | VOH (V) | IOL 15(mA) | IOH 15 (mA) | ||
---|---|---|---|---|---|---|---|---|---|---|
Min | Max | Min | Max | Max | Min | Max | Min | |||
SSTL-18 Class I | -0.3 | VREF -0.125 | VREF + 0.125 | VCCIO + 0.3 | VREF – 0.25 | VREF + 0.25 | VTT – 0.603 | VTT + 0.603 | 6.7 | –6.7 |
SSTL-18 Class II | -0.3 | VREF -0.125 | VREF + 0.125 | VCCIO + 0.3 | VREF – 0.25 | VREF + 0.25 | 0.28 | VCCIO -0.28 | 13.4 | –13.4 |
SSTL-15 Class I | — | VREF – 0.1 | VREF + 0.1 | — | VREF – 0.175 | VREF + 0.175 | 0.2 × VCCIO | 0.8 × VCCIO | 8 | –8 |
SSTL-15 Class II | — | VREF – 0.1 | VREF + 0.1 | — | VREF – 0.175 | VREF + 0.175 | 0.2 × VCCIO | 0.8 × VCCIO | 16 | -16 |
SSTL-135/ SSTL-135 Class I、II | — | VREF – 0.09 | VREF + 0.09 | — | VREF – 0.16 | VREF + 0.16 | 0.2 × VCCIO | 0.8 × VCCIO | — | — |
SSTL-125/ SSTL-125 Class I、II | — | VREF – 0.09 | VREF + 0.09 | — | VREF – 0.15 | VREF + 0.15 | 0.2 × VCCIO | 0.8 × VCCIO | — | — |
SSTL-12/ SSTL-12 Class I、II | — | VREF – 0.10 | VREF + 0.10 | — | VREF – 0.15 | VREF + 0.15 | 0.2 × VCCIO | 0.8 × VCCIO | — | — |
HSTL–18 Class I | — | VREF -0.1 | VREF + 0.1 | — | VREF – 0.2 | VREF + 0.2 | 0.4 | VCCIO – 0.4 | 8 | -8 |
HSTL-18 Class II | — | VREF – 0.1 | VREF + 0.1 | — | VREF – 0.2 | VREF + 0.2 | 0.4 | VCCIO – 0.4 | 16 | -16 |
HSTL–15 Class I | — | VREF – 0.1 | VREF + 0.1 | — | VREF – 0.2 | VREF + 0.2 | 0.4 | VCCIO – 0.4 | 8 | -8 |
HSTL-15 Class II | — | VREF – 0.1 | VREF + 0.1 | — | VREF – 0.2 | VREF + 0.2 | 0.4 | VCCIO -0.4 | 16 | -16 |
HSTL-12 Class I | -0.15 | VREF – 0.08 | VREF + 0.08 | VCCIO + 0.15 | VREF – 0.15 | VREF + 0.15 | 0.25 × VCCIO | 0.75 × VCCIO | 8 | -8 |
HSTL-12 Class II | -0.15 | VREF – 0.08 | VREF + 0.08 | VCCIO + 0.15 | VREF – 0.15 | VREF + 0.15 | 0.25 × VCCIO | 0.75 × VCCIO | 16 | -16 |
HSUL-12 | — | VREF – 0.13 | VREF + 0.13 | — | VREF – 0.22 | VREF + 0.22 | 0.1 × VCCIO | 0.9 × VCCIO | — | — |
POD12 | -0.15 | VREF – 0.08 | VREF + 0.08 | VCCIO + 0.15 | VREF – 0.15 | VREF + 0.15 | (0.7 – 0.15) × VCCIO | (0.7 + 0.15) × VCCIO | — | — |
差動SSTL I/O 規格の仕様
I/O 規格 | VCCIO (V) | VSWING(DC) (V) | VSWING(AC) (V) | VIX(AC) (V) | ||||||
---|---|---|---|---|---|---|---|---|---|---|
Min | Typ | Max | Min | Max | Min | Max | Min | Typ | Max | |
SSTL-18 Class I、II | 1.71 | 1.8 | 1.89 | 0.25 | VCCIO + 0.6 | 0.5 | VCCIO + 0.6 | VCCIO/2 – 0.175 | — | VCCIO/2 + 0.175 |
SSTL-15 Class I、II | 1.425 | 1.5 | 1.575 | 0.2 | 16 | 2(VIH(AC) – VREF) | 2(VREF – VIL(AC)) | VCCIO/2 – 0.15 | — | VCCIO/2 + 0.15 |
SSTL-135/ SSTL-135 Class I、II | 1.283 | 1.35 | 1.45 | 0.18 | 16 | 2(VIH(AC) – VREF) | 2(VIL(AC) – VREF) | VCCIO/2 – 0.15 | VCCIO /2 | VCCIO/2 + 0.15 |
SSTL-125/ SSTL-125 Class I、II | 1.19 | 1.25 | 1.31 | 0.18 | 16 | 2(VIH(AC) – VREF) | 2(VIL(AC) – VREF) | VCCIO/2 – 0.15 | VCCIO /2 | VCCIO/2 + 0.15 |
SSTL-12/ SSTL-12 Class I、II | 1.14 | 1.2 | 1.26 | 0.16 | 16 | 2(VIH(AC) – VREF) | 2(VIL(AC) – VREF) | VREF – 0.15 | VCCIO /2 | VREF + 0.15 |
POD12 | 1.16 | 1.2 | 1.24 | 0.16 | — | 0.3 | — | VREF – 0.08 | — | VREF + 0.08 |
差動HSTL I/Oおよび差動HSUL I/O 規格の仕様
I/O 規格 | VCCIO (V) | VDIF(DC) (V) | VDIF(AC) (V) | VIX(AC) (V) | VCM(DC)(V) | ||||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|---|
Min | Typ | Max | Min | Max | Min | Max | Min | Typ | Max | Min | Typ | Max | |
HSTL-18 Class I、II | 1.71 | 1.8 | 1.89 | 0.2 | — | 0.4 | — | 0.78 | — | 1.12 | 0.78 | — | 1.12 |
HSTL-15 Class I、II | 1.425 | 1.5 | 1.575 | 0.2 | — | 0.4 | — | 0.68 | — | 0.9 | 0.68 | — | 0.9 |
HSTL-12 Class I、II | 1.14 | 1.2 | 1.26 | 0.16 | VCCIO + 0.3 | 0.3 | VCCIO + 0.48 | — | 0.5 × VCCIO | — | 0.4 × VCCIO | 0.5 × VCCIO | 0.6 × VCCIO |
HSUL-12 | 1.14 | 1.2 | 1.3 | 2(VIH(DC) – VREF) | 2(VREF – VIH(DC)) | 2(VIH(AC) – VREF) | 2(VREF – VIH(AC)) | 0.5 × VCCIO – 0.12 | 0.5 × VCCIO | 0.5 × VCCIO +0.12 | 0.4 × VCCIO | 0.5 × VCCIO | 0.6 × VCCIO |
差動I/O 規格の仕様
I/O 規格 | VCCIO (V) | VID (mV) 17 | VICM(DC) (V) | VOD (V) 18 | VOCM (V) 18 | ||||||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
Min | Typ | Max | Min | 条件 | Max | Min | 条件 | Max | Min | Typ | Max | Min | Typ | Max | |
LVDS19 | 1.71 | 1.8 | 1.89 | 100 | VCM = 1.25 V | — | 0 | DMAX ≤700 Mbps | 1.85 | 0.247 | — | 0.6 | 1.125 | 1.25 | 1.375 |
1 | DMAX >700 Mbps | 1.6 | |||||||||||||
RSDS (HIO) 20 | 1.71 | 1.8 | 1.89 | 100 | VCM = 1.25 V | — | 0.3 | — | 1.4 | 0.1 | 0.2 | 0.6 | 0.5 | 1.2 | 1.4 |
Mini-LVDS (HIO) 21 | 1.71 | 1.8 | 1.89 | 200 | — | 600 | 0.4 | — | 1.325 | 0.25 | — | 0.6 | 1 | 1.2 | 1.4 |
LVPECL22 | 1.71 | 1.8 | 1.89 | 300 | — | — | 0.6 | DMAX ≤700 Mbps | 1.7 | — | — | — | — | — | — |
1 | DMAX >700 Mbps | 1.6 |
スイッチング特性
この項では、拡張グレードのデバイス用の Cyclone® 10 GX コアおよびペリフェラル・ブロックの性能特性について説明します。
トランシーバー性能仕様
Cyclone 10 GX デバイスにおけるトランシーバー性能仕様
シンボル/説明 | 条件 | データレート | 単位 |
---|---|---|---|
チップ-チップ 23 | 最大データレート VCCR_GXB = VCCT_GXB = 1.03 V |
12.5 | Gbps |
最大データレート VCCR_GXB = VCCT_GXB = 0.95 V |
11.3 | Gbps | |
最小データレート | 1.0 24 | Gbps | |
バックプレーン | 最大データレート VCCR_GXB = VCCT_GXB = 1.03 V |
6.6 | Gbps |
最小データレート | 1.0 24 | Gbps |
シンボル/説明 | 条件 | 周波数 | 単位 |
---|---|---|---|
サポートされている出力周波数 | 最大周波数 | 6.25 | GHz |
最低周波数 | 500 | MHz |
シンボル/説明 | 条件 | 周波数 | 単位 |
---|---|---|---|
サポートされている出力周波数 | 最大周波数 | 5.15625 | GHz |
最低周波数 | 2450 | MHz |
Cyclone 10 GX デバイスにおける高速シリアル・トランシーバー-ファブリック・インターフェイスの性能
シンボル/説明 | 条件(V) | コア・スピードグレード | 単位 | |
---|---|---|---|---|
-5 | -6 | |||
20 ビット・インターフェイス-FIFO | VCC = 0.9 | 400 | 400 | MHz |
20 ビット・インターフェイス・レジスター | VCC = 0.9 | 400 | 400 | MHz |
32 ビット・インターフェイス-FIFO | VCC = 0.9 | 404 | 335 | MHz |
32 ビット・インターフェイス・レジスター | VCC = 0.9 | 404 | 335 | MHz |
64 ビット・インターフェイス-FIFO | VCC = 0.9 | 234 | 222 | MHz |
64 ビット・インターフェイス・レジスター | VCC = 0.9 | 234 | 222 | MHz |
Cyclone 10 GX デバイスにおけるトランシーバーの仕様
シンボル/説明 | 条件 | Min | Typ | Max | 単位 |
---|---|---|---|---|---|
サポートされるI/O 規格 | 専用のリファレンス・クロックピン | CML、差動LVPECL、LVDS、およびHCSL | |||
RX リファレンス・クロックピン | CML、差動LVPECL、およびLVDS | ||||
入力リファレンス・クロック周波数 (CMU PLL) |
61 | — | 800 | MHz | |
入力リファレンス・クロック周波数 (ATX PLL) |
100 | — | 800 | MHz | |
入力リファレンス・クロック周波数 (fPLL PLL) |
25 25 / 50 | — | 800 | MHz | |
立ち上がり時間 | 20 % から80 % へ | — | — | 400 | ps |
立ち下がり時間 | 80 % から20 % へ | — | — | 400 | ps |
デューティサイクル | — | 45 | — | 55 | % |
スペクトラム拡散変調クロック周波数 | PCIe | 30 | — | 33 | kHz |
スペクトラム拡散ダウンスプレッド | PCIe | — | 0~-0.5 | — | % |
オンチップ終端抵抗 | — | — | 100 | — | Ω |
VMAX 絶対最大定格 | 専用のリファレンス・クロックピン | — | — | 1.6 | V |
RX リファレンス・クロックピン | — | — | 1.2 | V | |
VMIN 絶対最大定格 | — | -0.4 | — | — | V |
ピーク-ピーク差動入力電圧 | — | 200 | — | 1600 | mV |
VICM(AC 結合) | VCCR_GXB = 0.95 V | — | 0.95 | — | V |
VCCR_GXB = 1.03 V | — | 1.03 | — | V | |
VICM (DC 結合) | PCIe リファレンス・クロックのHCSL I/O 規格 | 250 | — | 550 | mV |
トランスミッタREFCLK 位相ノイズ(622 MHz)26 | 100 Hz | — | — | -70 | dBc/Hz |
1 kHz | — | — | -90 | dBc/Hz | |
10 kHz | — | — | -100 | dBc/Hz | |
100 kHz | — | — | -110 | dBc/Hz | |
≥ 1 MHz | — | — | -120 | dBc/Hz | |
トランスミッタREFCLK 位相ジッター(100 MHz) | 1.5 MHz ~ 100 MHz(PCIe) | — | — | 4.2 | ps (rms) |
RREF | — | — | 2.0 k ±1% | — | Ω |
クロック周波数の最大変化率 TSSC-MAX-PERIOD-SLEW 27 |
Max SSC df/dt | 0.75 | ps/UI |
シンボル/説明 | 条件 | トランシーバー・スピードグレード1、2、3、4 と5 | 単位 | ||
---|---|---|---|---|---|
Min | Typ | Max | |||
トランシーバー・キャリブレーション用のCLKUSR ピン | トランシーバー・キャリブレーション | 100 | — | 125 | MHz |
reconfig_clk | リコンフィグレーション・インターフェイス | 100 | — | 125 | MHz |
クロック・ネットワーク | 最大性能 | チャネルスパン | 単位 | ||
---|---|---|---|---|---|
ATX | fPLL | CMU | |||
x1 | 12.5 | 12.5 | 10.3125 | 6 チャンネル | Gbps |
x6 | 12.5 | 12.5 | N/A | 6 チャンネル | Gbps |
PLL フィードバック補償モード | 12.5 | 12.5 | N/A | サイドワイド | Gbps |
1.03 V におけるxN | 12.5 | 12.5 | N/A | サイドワイド | Gbps |
0.95 V におけるxN | 10.5 | 10.5 | N/A | サイドワイド | Gbps |
シンボル/説明 | 条件 | Min | Typ | Max | 単位 |
---|---|---|---|---|---|
サポートされるI/O 規格 | — | 高速差動I/O、CML、差動LVPECL、およびLVDS 28 | |||
レシーバーピンのVMAX 絶対最大定格 29 | — | — | — | 1.2 | V |
レシーバーピンのVMIN 絶対最大定格 29 | — | -0.4 | — | — | V |
デバイス・コンフィグレーション前の最大ピーク-ピーク差動入力電圧VID(diff p-p) | — | — | — | 1.6 | V |
デバイス・コンフィグレーション後の最大ピーク-ピーク差動入力電圧VID(diff p-p) | VCCR_GXB = 0.95 V | — | — | 2.4 | V |
VCCR_GXB = 1.03 V | — | — | 2.0 | V | |
レシーバーのシリアル入力ピンでの最小差動アイ・オープニング 30 | — | 50 | — | — | mV |
差動オンチップ終端抵抗 | 85-Ω 設定 | — | 85 ± 30% | — | Ω |
100-Ω 設定 | — | 100 ± 30% | — | Ω | |
VICM(AC およびDC 結合) 31 | VCCR_GXB = 0.95 V | — | 600 | — | mV |
VCCR_GXB = 1.03 V | — | 700 | — | mV | |
tLTR 32 | — | — | — | 10 | µs |
tLTD 33 | — | 4 | — | — | µs |
tLTD_manual 34 | — | 4 | — | — | µs |
tLTR_LTD_manual 35 | — | 15 | — | — | µs |
ランレングス | — | — | — | 200 | UI |
CDR PPM 許容差 | PCIe のみ | -300 | — | 300 | PPM |
他のすべてのプロトコル | -1000 | — | 1000 | PPM | |
プログラマブルDC ゲイン | 設定 = 0~4 | 0 | — | 10 | dB |
High ゲインモードおよびデータレート≤6 Gbps におけるプログラマブルAC ゲイン |
設定 = 0~28 VCCR_GXB = 0.95 V |
0 | — | 19 | dB |
設定 = 0~28 VCCR_GXB = 1.03 V |
0 | — | 21 | dB | |
High ゲインモードおよびデータレート≤12.5 Gbps におけるプログラマブルAC ゲイン |
設定 = 0~28 VCCR_GXB = 1.03 V |
0 | — | 未定 | dB |
シンボル/説明 | 条件 | Min | Typ | Max | 単位 |
---|---|---|---|---|---|
サポートされるI/O 規格 | — | 高速差動I/O 36 | — | ||
差動オンチップ終端抵抗 | 85-Ω 設定 | — | 85 ± 20% | — | Ω |
100-Ω 設定 | — | 100 ± 20% | — | Ω | |
VOCM(AC 結合) | VCCT_GXB = 0.95 V | — | 450 | — | mV |
VCCT_GXB = 1.03 V | — | 500 | — | mV | |
VOCM(DC 結合) | VCCT_GXB = 0.95 V | — | 450 | — | mV |
VCCT_GXB = 1.03 V | — | 500 | — | mV | |
立ち上がり時間 37 | 20 % から80 % へ | 20 | — | 130 | ps |
立ち下がり時間37 | 80 % から20 % へ | 20 | — | 130 | ps |
差動ペア内スキュー | TX VCM = 0.5 V およびSLEW_R5 のスルーレート設定38 | — | — | 15 | ps |
シンボル | VOD 設定 | VOD/VCCT_GXB 比 |
---|---|---|
VOD 差分値 = VOD/VCCT_GXB 比 x VCCT_GXB | 31 | 1.00 |
30 | 0.97 | |
29 | 0.93 | |
28 | 0.90 | |
27 | 0.87 | |
26 | 0.83 | |
25 | 0.80 | |
24 | 0.77 | |
23 | 0.73 | |
22 | 0.70 | |
21 | 0.67 | |
20 | 0.63 | |
19 | 0.60 | |
18 | 0.57 | |
17 | 0.53 | |
16 | 0.50 | |
15 | 0.47 | |
14 | 0.43 | |
13 | 0.40 | |
12 | 0.37 |
|
コア性能の仕様
クロックツリーの仕様
パラメーター | 性能(すべてのスピードグレード) | 単位 |
---|---|---|
グローバルクロック、リージョナル・クロック、および狭い範囲でのペリフェラル・クロック | 644 | MHz |
広い範囲でのペリフェラル・クロック | 525 | MHz |
PLL 仕様
フラクショナルPLL 仕様
シンボル | パラメーター | 条件 | Min | Typ | Max | 単位 |
---|---|---|---|---|---|---|
fIN | 入力クロック周波数 | — | 30 | — | 800 41 | MHz |
fINPFD | 位相周波数検出器(PFD)への入力クロック周波数 | — | 30 | — | 700 | MHz |
fCASC_INPFD | 縦続接続先カスケードPLL のPFD への入力クロック周波数 | — | 30 | — | 60 | MHz |
fVCO | PLL 電圧制御発振器(VCO)の動作範囲 | 整数 | 6 | — | 14.025 | GHz |
小数 | 6 | — | 12.5 | GHz | ||
tEINDUTY | 入力クロックのデューティサイクル | — | 45 | — | 55 | % |
fOUT | 内部グローバルクロックまたはリージョナル・クロックの出力周波数 | — | — | — | 644 | MHz |
fDYCONFIGCLK | reconfig_clk のダイナミック・コンフィグレーション・クロック | — | — | — | 100 | MHz |
tLOCK | デバイスの終わりのコンフィグレーションまたはpll_powerdown のデアサートからロックするのに必要な時間 | — | — | — | 1 | ms |
tDLOCK | 動的にロックするのに必要な時間(任意の非ポストスケール・カウンター/遅延の切り換えまたはリコンフィグレーション後) | — | — | — | 1 | ms |
fCLBW | PLL の閉ループ帯域幅 | — | 0.3 | — | 4 | MHz |
tPLL_PSERR | PLL 位相シフトの精度 | — | — | — | 50 | ps |
tARESET | pll_powerdown 信号の最小パルス幅 | — | 10 | — | — | ns |
tINCCJ 42 43 | 入力クロックのサイクル間ジッター | FREF ≥ 100 MHz | — | — | 0.13 | UI (p-p) |
FREF < 100 MHz | — | — | 650 | ps (p-p) | ||
tOUTPJ 44 | クロック出力の周期ジッター | FOUT ≥ 100 MHz | — | — | 600 | ps (p-p) |
FOUT < 100 MHz | — | — | 60 | mUI (p-p) | ||
tOUTCCJ 44 | クロック出力のサイクル間ジッター | FOUT ≥ 100 MHz | — | — | 600 | ps (p-p) |
FOUT < 100 MHz | — | — | 60 | mUI (p-p) | ||
dKBIT | デルタシグマ変調器(DSM)のビット数 | — | — | 32 | — | ビット |
I/O PLL 仕様
シンボル | パラメーター | 条件 | Min | Typ | Max | 単位 |
---|---|---|---|---|---|---|
fIN | 入力クロック周波数 | -5 スピードグレード | 10 | — | 700 45 | MHz |
–6 スピードグレード | 10 | — | 650 45 | MHz | ||
fINPFD | PFD への入力クロック周波数 | — | 10 | — | 325 | MHz |
fCASC_INPFD | 縦続接続先カスケードPLL のPFD への入力クロック周波数 | — | 10 | — | 60 | MHz |
fVCO | PLL VCO 動作範囲 | -5 スピードグレード | 600 | — | 1434 | MHz |
-6 スピードグレード | 600 | — | 1250 | MHz | ||
fCLBW | PLL の閉ループ帯域幅 | — | 0.1 | — | 8 | MHz |
tEINDUTY | 入力クロックまたは外部フィードバック・クロック入力のデューティサイクル | — | 40 | — | 60 | % |
fOUT | 内部グローバルクロックまたはリージョナル・クロックの出力周波数 (C カウンター) | -5、-6 スピードグレード | — | — | 644 | MHz |
fOUT_EXT | 外部クロック出力の出力周波数 | -5スピード・グレード | — | — | 720 | MHz |
–6スピード・グレード | — | — | 650 | MHz | ||
tOUTDUTY | 専用外部クロック出力のデューティサイクル(50 % に設定した場合) | — | 45 | 50 | 55 | % |
tFCOMP | 外部フィードバック・クロック補償時間 | — | — | — | 10 | ns |
fDYCONFIGCLK | mgmt_clk とscanclk のダイナミック・コンフィグレーション・クロック | — | — | — | 100 | MHz |
tLOCK | デバイスの終わりのコンフィグレーションまたはareset のデアサートからロックするのに必要な時間 | — | — | — | 1 | ms |
tDLOCK | 動的にロックするのに必要な時間(任意の非ポストスケール・カウンター/遅延の切り換えまたはリコンフィグレーション後) | — | — | — | 1 | ms |
tPLL_PSERR | PLL 位相シフトの精度 | — | — | — | ±50 | ps |
tARESET | areset 信号の最小パルス幅 | — | 10 | — | — | ns |
tINCCJ 46 47 | 入力クロックのサイクル間ジッター | FREF ≥ 100 MHz | — | — | 0.15 | UI (p-p) |
FREF < 100 MHz | — | — | 750 | ps (p-p) | ||
tOUTPJ_DC | 専用クロック出力の周期ジッター | FOUT ≥ 100 MHz | — | — | 175 | ps (p-p) |
FOUT < 100 MHz | — | — | 17.5 | mUI (p-p) | ||
tOUTCCJ_DC | 専用クロック出力のサイクル間ジッター | FOUT ≥ 100 MHz | — | — | 175 | ps (p-p) |
FOUT < 100 MHz | — | — | 17.5 | mUI (p-p) | ||
tOUTPJ_IO 48 | 通常I/O クロック出力の周期ジッター | FOUT ≥ 100 MHz | — | — | 600 | ps (p-p) |
FOUT < 100 MHz | — | — | 60 | mUI (p-p) | ||
tOUTCCJ_IO 48 | 通常I/O クロック出力のサイクル間ジッター | FOUT ≥ 100 MHz | — | — | 600 | ps (p-p) |
FOUT < 100 MHz | — | — | 60 | mUI (p-p) | ||
tCASC_OUTPJ_DC | カスケード接続されたPLL における専用クロック出力の周期ジッター | FOUT ≥ 100 MHz | — | — | 175 | ps (p-p) |
FOUT < 100 MHz | — | — | 17.5 | mUI (p-p) |
DSP ブロック仕様
モード | 性能 | 単位 | |||
---|---|---|---|---|---|
–E5 | –I5 | –E6 | –I6 | ||
固定小数点18 × 19 乗算モード | 456 | 438 | 364 | 346 | MHz |
固定小数点27 × 27 乗算モード | 450 | 434 | 358 | 344 | MHz |
固定小数点18 × 18 乗算加算器モード | 459 | 440 | 370 | 351 | MHz |
36 ビット入力モードで加算された固定小数点18 × 18 乗算加算器 | 444 | 422 | 349 | 326 | MHz |
固定小数点18 x 19 シストリック・モード | 459 | 440 | 370 | 351 | MHz |
複素数 18 × 19 乗算モード | 456 | 438 | 364 | 346 | MHz |
浮動小数点乗算モード | 447 | 427 | 347 | 326 | MHz |
浮動小数点加算器または減算モード | 388 | 369 | 288 | 266 | MHz |
浮動小数点乗算加算器または減算モード | 386 | 368 | 290 | 270 | MHz |
浮動小数点乗算器累積モード | 418 | 393 | 326 | 294 | MHz |
浮動小数点ベクター1 モード | 404 | 382 | 306 | 282 | MHz |
浮動小数点ベクター2 モード | 383 | 367 | 293 | 278 | MHz |
メモリーブロックの仕様
最大メモリーブロック性能を達成するには、オンチップPLL からのグローバル・クロック・ルーティングを介したメモリー・ブロック・クロックを使用し、出力デューティサイクルを50 % に設定します。Quartus Prime ソフトウェアを使用して、メモリー・ブロック・クロッキング方式のタイミングをレポートします。
エラー検出巡回冗長検査(CRC)機能を使用すると、fMAX の劣化はありません。
メモリー | モード | 性能 | |||
---|---|---|---|---|---|
–E5、–I5 | –E6 | –I6 | 単位 | ||
MLAB | シングルポート、サポートされているすべての幅(×16/×32) | 570 | 490 | 490 | MHz |
シンプルなデュアルポート、サポートされているすべての幅(×16/×32) | 570 | 490 | 490 | MHz | |
Read-during-write オプションがOld Data に設定されたシンプルなデュアルポート、サポートされているすべての幅 | 400 | 330 | 330 | MHz | |
ROM、サポートされているすべての幅(×16/×32) | 570 | 490 | 490 | MHz | |
M20K ブロック | シングルポート、サポートされているすべての幅 | 625 | 530 | 510 | MHz |
シンプルなデュアルポート、サポートされているすべての幅 | 625 | 530 | 510 | MHz | |
Read-during-write オプションがOld Data に設定されたシンプルなデュアルポート、サポートされているすべての幅 | 470 | 410 | 410 | MHz | |
ECC をイネーブルしたシンプルなデュアルポート、512 × 32 | 410 | 360 | 360 | MHz | |
ECC と任意のパイプライン・レジスターをイネーブルしたシンプルなデュアルポート、512 × 32 | 520 | 470 | 470 | MHz | |
真のデュアルポート、サポートされているすべての幅 | 600 | 480 | 480 | MHz | |
ROM、サポートされているすべての幅 | 625 | 530 | 510 | MHz |
温度検知ダイオードの仕様
内部温度検知ダイオードの仕様
温度範囲 | 精度 | オフセット較正オプション | サンプリング・レート | 変換時間 | 分解能 |
---|---|---|---|---|---|
-40 〜 125°C | ±5°C | なし | 1 MHz | < 5 ms | 10 ビット |
外部温度検知ダイオードの仕様
記述 | Min | Typ | Max | 単位 |
---|---|---|---|---|
Ibias、ダイオードソース電流 | 10 | — | 100 | μA |
Vbias、ダイオード両端の電圧 | 0.3 | — | 0.9 | V |
直列抵抗値 | — | — | < 1 | Ω |
ダイオードの理想係数 | — | 1.03 | — | — |
内部電圧センサーの仕様
パラメーター | Min | Typ | Max | 単位 | |
---|---|---|---|---|---|
分解能 | — | — | 6 | ビット | |
サンプリング・レート | — | — | 500 | Ksps | |
微分非直線性誤差(DNL) | — | — | ±1 | LSB | |
積分非直線性誤差(INL) | — | — | ±1 | LSB | |
ゲイン誤差 | — | — | ±1 | % | |
オフセット誤差 | — | — | ±1 | LSB | |
入力容量 | — | 20 | — | pF | |
クロック周波数 | 0.1 | — | 11 | MHz | |
ユニポーラ入力モード | Vsigp の入力信号範囲 | 0 | — | 1.5 | V |
Vsign のコモンモード電圧 | 0 | — | 0.25 | V | |
Vsigp – Vsign の入力信号範囲 | 0 | — | 1.25 | V |
ペリフェラル性能の仕様
この項はペリフェラルの性能、高速I/O および外部メモリー・インターフェイスについて説明します。
実際に達成可能な周波数は、デザインやシステム固有の要因により異なります。システムで達成可能な最大周波数を決定するには、デザインの適切なタイミング収束を確認し、使用しているデザインとシステム設定に基づくHSPICE/IBIS シミュレーションを実行する必要があります。
高速I/O の仕様
シンボル | 条件 | –E5、–I5 | –E6、–I6 | 単位 | |||||
---|---|---|---|---|---|---|---|---|---|
Min | Typ | Max | Min | Typ | Max | ||||
fHSCLK_in (入力クロック周波数)真の差動I/O 規格 | クロックブースト係数 W = 1 ~ 40 49 | 10 | — | 700 | 10 | — | 625 | MHz | |
fHSCLK_in (入力クロック周波数)シングルエンドI/O 規格 | クロックブースト係数 W = 1 ~ 4049 | 10 | — | 625 | 10 | — | 525 | MHz | |
fHSCLK_OUT(出力クロック周波数) | — | — | — | 700 50 | — | — | 625 50 | MHz | |
トランスミッタ | 真の差動I/O 規格:fHSDR(データレート) 51 | SERDES 係数J = 4 ~ 10 52 53 54 | 54 | — | 1434 | 54 | — | 1250 | Mbps |
SERDES 係数J = 352 53 54 | 54 | — | 1076 | 54 | — | 938 | Mbps | ||
SERDES 係数J = 2、DDR レジスター使用 | 54 | — | 275 55 | 54 | — | 250 55 | Mbps | ||
SERDES 係数J = 1、DDR レジスター使用 | 54 | — | 275 55 | 54 | — | 250 55 | Mbps | ||
tx Jitter :真の差動I/O 規格 | データレートの合計ジッター、600 Mbps ~ 1.6 Gbps | — | — | 200 | — | — | 250 | ps | |
データレートの合計ジッター、< 600 Mbps | — | — | 0.12 | — | — | 0.15 | UI | ||
tDUTY 56 | 差動I/O 規格のTX 出力クロック・デューティサイクル | 45 | 50 | 55 | 45 | 50 | 55 | % | |
tRISE とtFALL 53 57 | 真の差動I/O 規格 | — | — | 180 | — | — | 200 | ps | |
TCCS 56 51 | 真の差動I/O 規格 | — | — | 150 | — | — | 150 | ps | |
レシーバー | 真の差動I/O 規格:fHSDRDPA(データレート) | SERDES 係数J = 4 ~ 1052 53 54 | 150 | — | 1434 | 150 | — | 1250 | Mbps |
SERDES 係数J = 352 53 54 | 150 | — | 1076 | 150 | — | 938 | Mbps | ||
fHSDR(データレート)(DPA なし) 51 | SERDES 係数J = 3 ~ 10 | 54 | — | 58 | 54 | — | 58 | Mbps | |
SERDES 係数J = 2、DDR レジスター使用 | 54 | — | 55 | 54 | — | 55 | Mbps | ||
SERDES 係数J = 1、DDR レジスター使用 | 54 | — | 55 | 54 | — | 55 | Mbps | ||
DPA(FIFO モード) | DPA ランレングス | — | — | — | 10000 | — | — | 10000 | UI |
DPA(ソフトCDR モード) | DPA ランレングス | SGMII/GbE プロトコル | — | — | 5 | — | — | 5 | UI |
他のすべてのプロトコル | — | — | 208 UI あたり50 データ遷移 | — | — | 208 UI あたり50 データ遷移 | — | ||
ソフトCDR モード | ソフトCDR のPPM 許容差 | — | — | — | 300 | — | — | 300 | ± ppm |
非DPA モード | サンプリング・ウィンドウ | — | — | — | 300 | — | — | 300 | ps |
DPA ロック時間の仕様
規格 | トレーニング・パターン | トレーニング・パターンの1 回の繰り返しにおけるデータ遷移数 | 256 データ遷移ごとの反復回数59 | 最大データ遷移 |
---|---|---|---|---|
SPI-4 | 00000000001111111111 | 2 | 128 | 640 |
パラレル高速I/O | 00001111 | 2 | 128 | 640 |
10010000 | 4 | 64 | 640 | |
その他 | 10101010 | 8 | 32 | 640 |
01010101 | 8 | 32 | 640 |
LVDS ソフトCDR/DPA 正弦ジッター許容値仕様
ジッター周波数(Hz) | 正弦ジッター(UI) | |
---|---|---|
F1 | 10,000 | 25.00 |
F2 | 17,565 | 25.00 |
F3 | 1,493,000 | 0.28 |
F4 | 50,000,000 | 0.28 |
ハード・メモリー・コントローラーでサポートされるメモリー規格
メモリー規格 | レートサポート | スピードグレード | ピンポンPHY サポート | 最大周波数(MHz) | |
---|---|---|---|---|---|
I/O バンク | 3V のI/O バンク | ||||
DDR3 SDRAM | ハーフレート | -5 | あり | 533 | 225 |
— | 533 | 225 | |||
-6 | あり | 466 | 166 | ||
— | 466 | 166 | |||
クオーターレート | -5 | あり | 933 | 450 | |
— | 933 | 450 | |||
-6 | あり | 933 | 333 | ||
— | 933 | 333 | |||
DDR3L SDRAM | ハーフレート | -5 | あり | 533 | 225 |
— | 533 | 225 | |||
-6 | あり | 466 | 166 | ||
— | 466 | 166 | |||
クオーターレート | -5 | あり | 933 | 450 | |
— | 933 | 450 | |||
-6 | あり | 933 | 333 | ||
— | 933 | 333 | |||
LPDDR3 SDRAM | ハーフレート | -5 | — | 400 | 225 |
-6 | — | 333 | 166 | ||
クオーターレート | -5 | — | 800 | 450 | |
-6 | — | 666 | 333 |
DLL 範囲の仕様
パラメーター | 性能(すべてのスピードグレード向け) | 単位 |
---|---|---|
DLL の動作周波数範囲 | 600 – 1333 | MHz |
DQS ロジックブロック仕様
シンボル | 性能(すべてのスピードグレード向け) | 単位 |
---|---|---|
tDQS_PSERR | 5 | ps |
メモリー出力クロックジッターの仕様
プロトコル | パラメーター | シンボル | データレート(Mbps) | Min | Max | 単位 |
---|---|---|---|---|---|---|
DDR3 | クロック周期ジッター | tJIT(per) | 1,866 | -40 | 40 | ps |
サイクル間周期ジッター | tJIT(cc) | 1,866 | -40 | 40 | ps | |
デューティサイクル・ジッター | tJIT(duty) | 1,866 | -40 | 40 | ps |
OCT キャリブレーション・ブロック仕様
シンボル | 記述 | Min | Typ | Max | 単位 |
---|---|---|---|---|---|
OCTUSRCLK | OCT キャリブレーション・ブロックで必要なクロック | — | — | 20 | MHz |
TOCTCAL | RS OCT/RT OCT キャリブレーションに必要なOCTUSRCLK クロックサイクル数 | > 2000 | — | — | サイクル |
TOCTSHIFT | OCT コードのシフトアウトに必要なOCTUSRCLK クロックサイクル数 | — | 32 | — | サイクル |
TRS_RT | RS OCT とRT OCT の間をダイナミックに切り換えるための双方向I/O バッファーにおけるdyn_term_ctrl 信号とoe 信号の遷移の間に必要な時間 | — | 2.5 | — | ns |
コンフィグレーションの仕様
この項では、 Cyclone® 10 GX デバイスのコンフィグレーションの仕様およびタイミングについて説明します。
POR の仕様
JTAG コンフィグレーション・タイミング
シンボル | 記述 | Min | Max | 単位 |
---|---|---|---|---|
tJCP | TCK クロックの周期 | 30、167 61 | — | ns |
tJCH | TCK クロックのHigh 時間 | 14 | — | ns |
tJCL | TCK クロックのLow 時間 | 14 | — | ns |
tJPSU (TDI) | TDI JTAG ポートのセットアップ時間 | 2 | — | ns |
tJPSU (TMS) | TMS JTAG ポートのセットアップ時間 | 3 | — | ns |
tJPH | JTAG ポートのホールド時間 | 5 | — | ns |
tJPCO | JTAG ポートのClock-to-Output | — | 11 | ns |
tJPZX | JTAG ポートの高インピーダンスから有効出力まで | — | 14 | ns |
tJPXZ | JTAG ポートの有効出力から高インピーダンスまで | — | 14 | ns |
FPP コンフィグレーション・タイミング
FPP コンフィグレーションのDCLK-DATA[ ]比(r)
FPP(高速パッシブパラレル)コンフィグレーションでは、暗号化または圧縮機能をオンにする時に異なるDCLK-DATA[ ]比が必要です。
DCLK-DATA[ ]比に応じて、ホストはDATA[ ]レートのr 倍のDCLK 周波数をBps(バイト/秒)またはWps(ワード/秒)で送信する必要があります。例えば、r が2 のFPP ×16 では、DCLK の周波数はWps の DATA[ ]レートの2 倍でなければなりません。
コンフィグレーション・スキーム | 暗号化 | 圧縮 | DCLK-DATA[ ]比(r) |
---|---|---|---|
FPP(8 ビット幅) | Off | Off | 1 |
On | Off | 1 | |
Off | On | 2 | |
FPP(16 ビット幅) | Off | Off | 1 |
On | Off | 2 | |
Off | On | 4 | |
FPP(32 ビット幅) | Off | Off | 1 |
On | Off | 4 | |
Off | On | 8 |
DCLK-DATA[ ] = 1 の場合のFPP コンフィグレーション・タイミング
シンボル | パラメーター | Min | Max | 単位 |
---|---|---|---|---|
tCF2CD | nCONFIG Low からCONF_DONE Low | 480 | 1,440 | ns |
tCF2ST0 | nCONFIG Low からnSTATUS Low | 320 | 960 | ns |
tCFG | nCONFIG Low パルス幅 | 2 | — | μs |
tSTATUS | nSTATUS Low パルス幅 | 268 | 3,000 62 | μs |
tCF2ST1 | nCONFIG High からnSTATUS High | — | 3,000 63 | μs |
tCF2CK 64 | nCONFIG High からDCLK の最初の立ち上がりエッジ | 3,010 | — | μs |
tST2CK 64 | nSTATUS High からDCLK の最初の立ち上がりエッジ | 10 | — | μs |
tDSU | DCLK の立ち上がりエッジ前のDATA[ ]セットアップ時間 | 5.5 | — | ns |
tDH | DCLK の立ち上がりエッジ後のDATA[ ]ホールド時間 | 0 | — | ns |
tCH | DCLK High 時間 | 0.45 × 1/fMAX | — | s |
tCL | DCLK Low 時間 | 0.45 × 1/fMAX | — | s |
tCLK | DCLK 周期 | 1/fMAX | — | s |
fMAX | DCLK 周波数(FPP ×8/×16/×32) | — | 100 | MHz |
tCD2UM | CONF_DONE High からユーザーモード 65 | 175 | 830 | μs |
tCD2CU | CONF_DONE High からCLKUSR イネーブル | 4 × 最大DCLK 周期 | — | — |
tCD2UMC | CONF_DONE High からCLKUSR オプションがオンのユーザーモード | tCD2CU + (600 × CLKUSR 周期) | — | — |
DCLK-DATA[ ] >1 の場合のFPP コンフィグレーション・タイミング
シンボル | パラメーター | Min | Max | 単位 |
---|---|---|---|---|
tCF2CD | nCONFIG Low からCONF_DONE Low | 480 | 1,440 | ns |
tCF2ST0 | nCONFIG Low からnSTATUS Low | 320 | 960 | ns |
tCFG | nCONFIG Low パルス幅 | 2 | — | μs |
tSTATUS | nSTATUS Low パルス幅 | 268 | 3,000 66 | μs |
tCF2ST1 | nCONFIG High からnSTATUS High | — | 3,000 66 | μs |
tCF2CK 67 | nCONFIG High からDCLK の最初の立ち上がりエッジ | 3,010 | — | μs |
tST2CK 67 | nSTATUS High からDCLK の最初の立ち上がりエッジ | 10 | — | μs |
tDSU | DCLK の立ち上がりエッジ前のDATA[ ]セットアップ時間 | 5.5 | — | ns |
tDH | DCLK の立ち上がりエッジ後のDATA[ ]ホールド時間 | N–1/fDCLK 68 | — | s |
tCH | DCLK High 時間 | 0.45 × 1/fMAX | — | s |
tCL | DCLK Low 時間 | 0.45 × 1/fMAX | — | s |
tCLK | DCLK 周期 | 1/fMAX | — | s |
fMAX | DCLK 周波数(FPP ×8/×16/×32) | — | 100 | MHz |
tR | 入力立ち上がり時間 | — | 40 | ns |
tF | 入力立ち下がり時間 | — | 40 | ns |
tCD2UM | CONF_DONE High からユーザーモード69 | 175 | 830 | μs |
tCD2CU | CONF_DONE High からCLKUSR イネーブル | 4 × 最大DCLK 周期 | — | — |
tCD2UMC | CONF_DONE High からCLKUSR オプションがオンのユーザーモード | tCD2CU + (600 × CLKUSR 周期) | — | — |
AS コンフィグレーション・タイミング
シンボル | パラメーター | Min | Max | 単位 |
---|---|---|---|---|
tCO | DCLK の立ち下がりエッジからAS_DATA0/ASDO 出力 | — | 2 | ns |
tSU | DCLK の立ち下がりエッジ前のデータ・セットアップ時間 | 1 | — | ns |
tDH | DCLK の立ち下がりエッジ後のデータホールド時間 | 1.5 | — | ns |
tCD2UM | CONF_DONE High からユーザーモード | 175 | 830 | μs |
tCD2CU | CONF_DONE High からCLKUSR イネーブル | 4 × 最大DCLK 周期 | — | — |
tCD2UMC | CONF_DONE High からCLKUSR オプションがオンのユーザーモード | tCD2CU + (600 × CLKUSR 周期) | — | — |
AS コンフィグレーション・スキームにおけるDCLK 周波数仕様
パラメーター | Min | Typ | Max | Quartus Prime ソフトウェアの設定 | 単位 |
---|---|---|---|---|---|
AS コンフィグレーション・スキームにおけるDCLK 周波数 | 5.3 | 7.5 | 9.7 | 12.5 | MHz |
10.5 | 15.0 | 19.3 | 25.0 | MHz | |
21.0 | 30.0 | 38.5 | 50.0 | MHz | |
42.0 | 60.0 | 77.0 | 100.0 | MHz |
PS コンフィグレーション・タイミング
シンボル | パラメーター | Min | Max | 単位 |
---|---|---|---|---|
tCF2CD | nCONFIG Low からCONF_DONE Low | 480 | 1,440 | ns |
tCF2ST0 | nCONFIG Low からnSTATUS Low | 320 | 960 | ns |
tCFG | nCONFIG Low パルス幅 | 2 | — | μs |
tSTATUS | nSTATUS Low パルス幅 | 268 | 3,000 70 | μs |
tCF2ST1 | nCONFIG High からnSTATUS High | — | 3,000 71 | μs |
tCF2CK 72 | nCONFIG High からDCLK の最初の立ち上がりエッジ | 3,010 | — | μs |
tST2CK 72 | nSTATUS High からDCLK の最初の立ち上がりエッジ | 10 | — | μs |
tDSU | DCLK の立ち上がりエッジ前のDATA[ ]セットアップ時間 | 5.5 | — | ns |
tDH | DCLK の立ち上がりエッジ後のDATA[ ]ホールド時間 | 0 | — | ns |
tCH | DCLK High 時間 | 0.45 × 1/fMAX | — | s |
tCL | DCLK Low 時間 | 0.45 × 1/fMAX | — | s |
tCLK | DCLK 周期 | 1/fMAX | — | s |
fMAX | DCLK 周波数 | — | 125 | MHz |
tCD2UM | CONF_DONE High からユーザーモード73 | 175 | 830 | μs |
tCD2CU | CONF_DONE High からCLKUSR イネーブル | 4 × 最大DCLK 周期 | — | — |
tCD2UMC | CONF_DONE High からCLKUSR オプションがオンのユーザーモード | tCD2CU + (600 × CLKUSR 周期) | — | — |
初期化
コンフィグレーション・ファイル
コンフィグレーション・スキームのコンフィグレーション・ビットストリーム形式には、次の2 種類があります。
- PS およびFPP:.rbf(Raw バイナリーファイル)
- AS:.rpd(Raw プログラミング・データファイル)
.rpd ファイルのサイズは、インテル・コンフィグレーション・デバイスの容量に従います。ただし、.rpd ファイルの実際のコンフィグレーション・ビットストリーム・サイズは.rbf ファイルと同じです。
製品タイプ | 製品ライン | 非圧縮コンフィグレーション・ビットストリーム・サイズ(ビット) | IOCSR ビットストリーム・サイズ(ビット) | 推奨されるEPCQ-L シリアル・コンフィグレーション・デバイス |
---|---|---|---|---|
Cyclone® 10 GX | GX 085 | 81,923,582 | 2,507,264 | EPCQ-L256 またはそれ以上の密度 |
GX 105 | 81,923,582 | 2,507,264 | EPCQ-L256 またはそれ以上の密度 | |
GX 150 | 81,923,582 | 2,507,264 | EPCQ-L256 またはそれ以上の密度 | |
GX 220 | 81,923,582 | 2,507,264 | EPCQ-L256 またはそれ以上の密度 |
最小コンフィグレーション時間の見積もり
製品タイプ | 製品ライン | アクティブシリアル76 | 高速パッシブパラレル77 | ||||
---|---|---|---|---|---|---|---|
幅 | DCLK (MHz) | 最小コンフィグレーション時間 (ms) | 幅 | DCLK (MHz) | 最小コンフィグレーション時間 (ms) | ||
Cyclone® 10 GX | GX 085 | 4 | 100 | 204.81 | 32 | 100 | 25.60 |
GX 105 | 4 | 100 | 204.81 | 32 | 100 | 25.60 | |
GX 150 | 4 | 100 | 204.81 | 32 | 100 | 25.60 | |
GX 220 | 4 | 100 | 204.81 | 32 | 100 | 25.60 |
リモート・システム・アップグレード
ユーザー・ウォッチドッグ内部回路のタイミング仕様
パラメーター | Min | Typ | Max | 単位 |
---|---|---|---|---|
ユーザー・ウォッチドッグ内部オシレーターの周波数 | 5.3 | 7.9 | 12.5 | MHz |
I/O タイミング
Quartus Prime タイミング・アナライザーは、配置配線が完了した後にデザインの詳細情報をもとに、より精度の高い正確なI/O タイミングデータを提供します。
プログラマブルIOE 遅延
パラメーター81 | 使用可能な設定 | 最小オフセット82 | 高速モデル | 低速モデル | 単位 | ||
---|---|---|---|---|---|---|---|
拡張 | 工業用 | –E5、–I5 | –E6、–I6 | ||||
Input Delay Chain Setting (IO_IN_DLY_CHN) | 64 | 0 | 2.012 | 2.003 | 5.241 | 6.035 | ns |
Output Delay Chain Setting (IO_OUT_DLY_CHN) | 16 | 0 | 0.478 | 0.475 | 1.263 | 1.462 | ns |
用語集
用語 | 定義 |
---|---|
差動I/O 規格 | レシーバーの入力波形
トランスミッタの出力波形
|
fHSCLK | I/O PLL 入力クロック周波数 |
fHSDR | 高速I/O ブロック:LVDSの最大/最小データ転送レート(fHSDR = 1/TUI)、DPA なし |
fHSDRDPA | 高速I/O ブロック:LVDSの最大/最小データ転送レート(fHSDR = 1/TUI)、DPA あり |
J | 高速I/O ブロック:デシリアライゼーション・ファクター(パラレル・データ・バスの幅) |
JTAG タイミング仕様 | JTAG タイミング仕様
|
RL | レシーバー差動入力ディスクリート抵抗( Cyclone® 10 GX デバイスの外部) |
サンプリング・ウィンドウ(SW) | タイミングダイアグラム:データが正しくキャプチャーされるために有効でなければならない期間。セットアップ時間とホールド時間は、サンプリング・ウィンドウ内の理想的なストローブ位置を決定します。
|
シングルエンド電圧リファレンス形式のI/O 規格 | SSTL とHSTL I/O のJEDEC 規格は、AC とDC の両方の入力信号値を定義しています。AC 値は、レシーバーがそのタイミング仕様を満たさなければならない電圧レベルを示します。DC 値は、レシーバーの最終的なロジック状態が明白に定義されている電圧レベルを示します。レシーバー入力がAC 値を超えた後、レシーバーは新しいロジック状態に変化します。 入力がDC しきい値を超えていれば、新しいロジック状態が維持されます。このアプローチは、入力波形のリンギングの存在下で予測可能なレシーバータイミングを提供することを意図しています。 シングルエンド電圧リファレンス形式のI/O 規格
|
tC | 高速レシーバー/トランスミッタの入力および出力クロック周期 |
TCCS(チャネル間スキュー) | 同じPLL によってドライブされるチャネル全体のtCO のばらつきやクロックスキューを含む、最速の出力エッジと最低速の出力エッジ間のタイミング差。クロックはTCCS 測定に含まれます(この表のSW のタイミングダイアグラム図を参照)。 |
tDUTY | 高速I/O ブロック:高速トランスミッタ出力クロック上のデューティサイクル |
tFALL | 信号のHigh からLow への遷移時間(80~20%) |
tINCCJ | PLL クロック入力のサイクル間ジッター許容値 |
tOUTPJ_IO | PLL でドライブされるGPIO の周期ジッター |
tOUTPJ_DC | PLL でドライブされる専用クロック出力の周期ジッター |
tRISE | 信号のLow からHigh への遷移時間(20~80%) |
TUI(Timing Unit Interval) | スキュー、伝播遅延、およびデータ・サンプリング・ウィンドウのために許容されるタイミングバジェット。(TUI = 1/(レシーバー入力クロック周波数の逓倍係数)= tC/w) |
VCM(DC) | DC コモンモード入力電圧 |
VICM | コモンモード入力電圧:レシーバーにおける差動信号のコモンモード |
VID | 入力差動電圧振幅:レシーバーにおける差動伝送の正導体と相補導体間の電圧の差 |
VDIF(AC) | AC 差動入力電圧:スイッチングに必要な最小AC 入力差動電圧 |
VDIF(DC) | DC 差動入力電圧:スイッチングに必要な最小DC 入力差動電圧 |
VIH | 電圧入力High:デバイスがロジックHigh として受け入れる、入力に印加される最小正電圧 |
VIH(AC) | 入力High レベルAC 電圧 |
VIH(DC) | 入力High レベルDC 電圧 |
VIL | 電圧入力Low:デバイスがロジックLow として受け入れる、入力に印加される最大正電圧 |
VIL(AC) | 入力Low レベルAC 電圧 |
VIL(DC) | 入力Low レベルDC 電圧 |
VOCM | 出力コモンモード電圧:トランスミッタにおける差動信号のコモンモード |
VOD | 出力差動電圧振幅:トランスミッタにおける差動伝送ラインの正導体と相補導体間の電圧の差 |
VSWING | 差動入力電圧 |
VIX | 入力差動クロスポイント電圧 |
VOX | 出力差動クロスポイント電圧 |
W | 高速I/O ブロック:クロック・ブースト・ファクター |
改訂履歴
日付 | バージョン | 変更内容 |
---|---|---|
2017年5月 | 2017.05.08 | 初版 |