インテル Cyclone 10 GX デバイス・データシート

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C10GX51002 | 2017.05.08

Cyclone 10 GX デバイス・データシート

このデータシートでは、 Cyclone^® 10 GX デバイスの電気的特性、スイッチング特性、コンフィグレーション仕様、およびI/O タイミングを説明します。

Cyclone^® 10 GX デバイスは拡張グレード、工業用グレード、およびオートモーティブ・グレードで提供されています。拡張デバイスは、-E5（より高速）および-E6 スピードグレードで提供されます。工業用グレードのデバイスは、-I5 および-I6 スピードグレードで提供されます。オートモーティブ・グレードのデバイスは、-A6 スピードグレードで提供されます。

電気的特性

以下の項では、 Cyclone^® 10 GX デバイスの動作条件および電力消費について解説します。

動作条件

Cyclone^® 10 GX デバイスは、定義されたパラメーターのセットに従って評価されます。 Cyclone^® 10 GX デバイスの可能な限りの高性能と信頼性を維持するには、この項で説明する動作要件を考慮する必要があります。

絶対最大定格

この項では、 Cyclone^® 10 GX デバイスの絶対最大定格を定義します。この値は、デバイスを使用した試験結果、破損に至るまでの理論的なモデル、破損のメカニズムに基づいています。デバイスの機能的動作は、これらの条件を示唆するものではありません。

注意:

以下の絶対最大定格表に記載されている範囲外の条件下では、デバイスに恒久的な損傷を与える可能性があります。また、絶対最大定格で長期間デバイスを動作させる場合、デバイスに望ましくない影響を与える場合があります。

表 1. Cyclone^® 10 GX デバイスの絶対最大定格—暫定仕様
シンボル	記述	条件	Min	Max	単位
V_CC	コア電源電圧	—	-0.50	1.21	V
V_CCP	周辺回路およびトランシーバー・ファブリック・インターフェイスの電源	—	-0.50	1.21	V
V_CCERAM	エンベデッド・メモリー電源	—	-0.50	1.36	V
V_CCPT	プログラマブル電源とI/O プリドライバー用電源	—	-0.50	2.46	V
V_CCBAT	デザイン・セキュリティー揮発性キーレジスター用バッテリー・バックアップ電源	—	-0.50	2.46	V
V_CCPGM	コンフィグレーション・ピン電源	¹	-0.50	2.46	V
V_CCIO	I/O バッファー電源	3 V I/O	-0.50	4.10	V
V_CCIO	I/O バッファー電源	LVDS I/O	-0.50	2.46	V
V_{CCA_PLL}	PLL（Phase-Locked Loop）アナログ電源	—	-0.50	2.46	V
V_{CCT_GXB}	トランスミッタ電力	—	-0.50	1.34	V
V_{CCR_GXB}	レシーバー電力	—	-0.50	1.34	V
V_{CCH_GXB}	トランスミッタ出力バッファー電力	—	-0.50	2.46	V
I_OUT	ピンあたりのDC 出力電流	—	-25	25	mA
T_J	動作ジャンクション温度	—	-55	125	°C
T_STG	保存温度（バイアスなし）	—	-65	150	°C

¹ LVDS のI/O 値は、すべての専用および二重機能コンフィグレーションI/O に適用されます。

最大許容オーバーシュート/アンダーシュート電圧

遷移中は、入力信号が次の表に示す電圧までオーバーシュートする場合があり、また、100 mA 未満かつ期間が20 ns 未満の入力電流に対して-2.0 V までアンダーシュートする場合があります。

許容されるオーバーシュートの期間は、デバイス寿命におけるHigh タイムのパーセンテージとして指定されています。DC 信号は、100% のデューティサイクルに相当します。

例えば、LVDS I/O で2.70 V にオーバーシュートする信号は、デバイス寿命に亘って～4% しか2.70 V にありません。

表 2. Cyclone^® 10 GX デバイスの遷移中に許容される最大オーバーシュート—暫定仕様. 以下の表には、最大許容入力オーバーシュート電圧とデバイスの寿命に対するパーセンテージとしてのオーバーシュート電圧の持続時間が記載されています。LVDS のI/O 値は、`VREFP_ADC` および`VREFN_ADC` のI/O ピンに適用されます。
シンボル	記述	条件（V）		T_J = 100° C でのオーバーシュート時間（％）	単位
シンボル	記述	LVDS I/O²	3 V I/O	T_J = 100° C でのオーバーシュート時間（％）	単位
V_i (AC)	AC 入力電圧	2.50	3.80	100	％
		2.55	3.85	42	％
		2.60	3.90	18	％
		2.65	3.95	9	％
		2.70	4.00	4	％
		> 2.70	> 4.00	オーバーシュートは許されない	％

² LVDS のI/O 値は、すべての専用および二重機能コンフィグレーションI/O に適用されます。

推奨動作条件

この項では、 Cyclone^® 10 GX デバイスのAC およびDC パラメーターの機能上の動作制限を示します。

推奨動作条件

表 3. Cyclone^® 10 GX デバイスの推奨動作条件—暫定仕様. 以下の表には、 Cyclone^® 10 GX デバイスから期待される定常状態の電圧値が記載されています。電源ランプはすべて平坦ではなく、単調でなければなりません。
シンボル	記述	条件	Min ³	Typ	Max ³	単位
V_CC	コア電源電圧	—	0.87	0.9	0.93	V
V_CCP	周辺回路およびトランシーバー・ファブリック・インターフェイスの電源	—	0.87	0.9	0.93	V
V_CCPGM	コンフィグレーション・ピン電源	1.8 V	1.71	1.8	1.89	V
		1.5 V	1.425	1.5	1.575	V
		1.2 V	1.14	1.2	1.26	V
V_CCERAM	エンベデッド・メモリー電源	0.9 V	0.87	0.9	0.93	V
V_CCBAT ⁴	バッテリー・バックアップ電源（デザイン・セキュリティー揮発性キーレジスター用）	1.8 V	1.71	1.8	1.89	V
V_CCBAT ⁴	バッテリー・バックアップ電源（デザイン・セキュリティー揮発性キーレジスター用）	1.2 V	1.14	1.2	1.26	V
V_CCPT	プログラマブル電源技術とI/O プリドライバー用電源	1.8 V	1.71	1.8	1.89	V
V_CCIO	I/O バッファー電源	3.0 V （3 V I/O のみ）	2.85	3.0	3.15	V
		2.5 V （3 V I/O のみ）	2.375	2.5	2.625	V
		1.8 V	1.71	1.8	1.89	V
		1.5 V	1.425	1.5	1.575	V
		1.35 V	⁵	1.35	⁵	V
		1.25 V	1.19	1.25	1.31	V
		1.2 V	⁵	1.2	⁵	V
V_{CCA_PLL}	PLL アナログ電圧レギュレーター電源	—	1.71	1.8	1.89	V
V_{REFP_ADC}	電圧センサーの高精度電圧リファレンス	—	1.2475	1.25	1.2525	V
V_I ⁶	DC 入力電圧	3 V I/O	-0.3	—	3.3	V
V_I ⁶	DC 入力電圧	LVDS I/O	-0.3	—	2.19	V
V_O	出力電圧	—	0	—	V_CCIO	V
T_J	動作ジャンクション温度	拡張	0	—	100	°C
		工業用	-40	—	100	°C
		車載用機器	-40	—	125	°C
t_RAMP ⁷	電源ランプ時間	標準POR	200 µs	—	100 ms	—
t_RAMP ⁷	電源ランプ時間	高速POR	200 µs	—	4 ms	—

³ この値は、DC（静的）電源装置の許容誤差のバジェットを示し、動的許容誤差の要件は含まれません。動的許容誤差要件の追加バジェットについては、PDN ツールを参照してください。

⁴ Cyclone^® 10 GX デバイスでデザイン・セキュリティー機能を使用しない場合は、V_CCBAT を1.5 V〜1.8 V の電源に接続してください。 Cyclone^® 10 GX POR（パワーオンリセット）回路はV_CCBAT をモニターします。V_CCBAT に電源が投入されていない場合、 Cyclone^® 10 GX デバイスはPOR を終了しません。

⁵ 最小および最大電圧値については、I/O 標準仕様の項を参照してください。

⁶ LVDS のI/O 値は、すべての専用および二重機能コンフィグレーションI/O に適用されます。

⁷ t_ramp は、個々の電源装置のランプ時間であり、すべての組み合わせた電源装置のランプ時間ではありません。

トランシーバー電源動作条件

表 4. Cyclone^® 10 GX デバイスのトランシーバー電源動作条件—暫定仕様
シンボル	記述	条件	Min ⁸	Typ	Max ⁸	単位
V_{CCT_GXB[L][C,D]}	トランスミッタ電源	チップ-チップ ≤ 12.5 Gbps または、バックプレーン ≤ 6.6 Gbps	1.0	1.03	1.06	V
V_{CCT_GXB[L][C,D]}	トランスミッタ電源	チップ-チップ ≤ 11.3 Gbps	0.92	0.95	0.98
V_{CCR_GXB[L][C,D]}	レシーバー電源	チップ-チップ ≤ 12.5 Gbps または、バックプレーン ≤ 6.6 Gbps	1.0	1.03	1.06	V
V_{CCR_GXB[L][C,D]}	レシーバー電源	チップ-チップ ≤ 11.3 Gbps	0.92	0.95	0.98
V_{CCH_GXBL}	トランシーバーの高電圧電源		1.710	1.8	1.890	V

注: 使用されていないトランシーバー・チャネルに関連するV_{CCR_GXB} ピンとV_{CCT_GXB} ピンは、消費電力を最小限に抑えるためにバンク単位で接地することができます。特定のデザインの消費電力を最小限に抑えるためにパッケージをピン配置する方法については、 Cyclone^® 10 GX Pin Connection Guidelines とQuartus Prime ピンのレポートを参照してください。

⁸ この値は、DC（静的）電源装置の許容誤差のバジェットを示し、動的許容誤差の要件は含まれません。動的許容誤差要件の追加バジェットについては、PDN ツールを参照してください。

DC 特性

パワーアップ・キャリブレーション仕様後のOCT のバリエーションは、 Cyclone^® 10 GX デバイス・データシートの将来のリリースで利用可能になります。

消費電流と消費電力

インテルは、デザインの消費電力を計算する方法として、Excel ベースのEPE（Early Power Estimator）およびQuartus Prime Power Analyzer 機能の2 種類の方法を提供しています。

デザインを開始する前にExcel ベースのEPE を使用して、デザインの消費電流を見積もります。EPE は、これらの電流がリソースの使用によって大きく変化するため、デバイス電力の大きさの推定値を提供します。

Quartus Prime Power Analyzer は、配置配線を完了した後、デザインの詳細に基づいてより良い品質の見積もりを提供します。Power Analyzer は、詳細な回路モデルと組み合わされた場合、ユーザー入力、シミュレーション派生、および推定信号アクティビティーの組み合わせを適用し、非常に正確な電力見積もりを生成できます。

I/O ピンのリーク電流

表 5. Cyclone^® 10 GX デバイスにおけるI/O ピンのリーク電流—暫定仕様. V_O = V_CCIO〜V_CCIOMAX の場合、I/O あたり300 μA のリーク電流が予想されます。
シンボル	記述	条件	Min	Max	単位
I_I	入力ピン	V_I = 0 V～V_CCIOMAX	-80	80	µA
I_OZ	トライステートI/O ピン	V_O = 0 V～V_CCIOMAX	-80	80	µA

バスホールド特性

バスホールドのトリップポイントは、JEDEC 規格から算出した入力電圧に基づきます。

表 6. Cyclone^® 10 GX デバイスのバスホールド・パラメーター—暫定仕様
パラメーター	シンボル	条件	V_CCIO (V)										単位
			1.2		1.5		1.8		2.5		3.0
			Min	Max	Min	Max	Min	Max	Min	Max	Min	Max
バスホールドLow、保持電流	I_SUSL	V_IN > V_IL (max)	8 ⁹、26 ¹⁰	—	12 ⁹、32 ¹⁰	—	30 ⁹、55 ¹⁰	—	60	—	70	—	µA
バスホールドHigh、保持電流	I_SUSH	V_IN < V_IH (min)	-8 ⁹、-26 ¹⁰	—	-12 ⁹、-32 ¹⁰	—	-30 ⁹、-55 ¹⁰	—	-60	—	-70	—	µA
バスホールドLow、オーバードライブ電流	I_ODL	0 V < V_IN < V_CCIO	—	125	—	175	—	200	—	300	—	500	µA
バスホールドHigh、オーバードライブ電流	I_ODH	0 V < V_IN < V_CCIO	—	-125	—	-175	—	-200	—	-300	—	-500	µA
バスホールドのトリップポイント	V_TRIP	—	0.3	0.9	0.38	1.13	0.68	1.07	0.70	1.7	0.8	2	V

⁹ この値は、LVDS I/O バンクにのみ適用されます。

¹⁰ この値は、3 V I/O バンクにのみ適用されます。

OCT キャリブレーション精度仕様

OCT（オンチップ終端）キャリブレーションをイネーブルすると、キャリブレーションはキャリブレーション・ブロックに接続されたI/O のパワーアップ時に自動的に実行されます。

表 7. Cyclone^® 10 GX デバイスにおけるOCT キャリブレーション精度仕様—暫定仕様. キャリブレーション時に、キャリブレーションされたオンチップ直列終端（R_S OCT）とオンチップ並列終端（R_T OCT）のキャリブレーション精度が適用されます。キャリブレーション後にプロセス、電圧、温度（PVT）の状態が変化すると、許容誤差が変化することがあります。
シンボル	記述	条件（V）	抵抗の許容値		単位
シンボル	記述	条件（V）	–E5、–I5	–E6、–I6、–A6	単位
25-Ω と50-Ω R_S	キャリブレーション付き内部直列終端（25-Ω と50-Ω 設定）	V_CCIO = 1.8、1.5、1.2	± 15	± 15	％
34-Ω と40-Ω R_S	キャリブレーション付き内部直列終端（34-Ω と40-Ω 設定）	V_CCIO = 1.5、1.25、1.2	± 15	± 15	％
34-Ω と40-Ω R_S	キャリブレーション付き内部直列終端（34-Ω と40-Ω 設定）	V_CCIO = 1.35	± 20	± 20	％
48-Ω、60-Ω、80-Ω と120-Ω R_S	キャリブレーション付き内部直列終端（48-Ω、60-Ω、80-Ω と120-Ω 設定）	V_CCIO = 1.2	± 15	± 15	％
240-Ω R_S	キャリブレーション付き内部直列終端（240-Ω 設定）	V_CCIO = 1.2	± 20	± 20	％
30-Ω R_T	キャリブレーション付き内部並列終端（30-Ω 設定）	V_CCIO = 1.5、1.35、1.25	-10～+40	-10～+40	％
34-Ω、48-Ω、80-Ω と240-Ω R_T	キャリブレーション付き内部並列終端（34-Ω、48-Ω、80-Ω と240-Ω 設定）	V_CCIO = 1.2	± 15	± 15	％
40-Ω、60-Ω と120-Ω R_T	キャリブレーション付き内部並列終端（40-Ω、60-Ω と120-Ω 設定）	V_CCIO = 1.5、1.35、1.25、1.2	-10～+40	-10～+40	％
40-Ω、60-Ω と120-Ω R_T	キャリブレーション付き内部並列終端（40-Ω、60-Ω と120-Ω 設定）	V_CCIO = 1.2 ¹¹	± 15	± 15	％
80-Ω R_T	キャリブレーション付き内部並列終端（80-Ω 設定）	V_CCIO = 1.2	± 15	± 15	％

¹¹ POD12 I/O 規格にのみ適用されます。

キャリブレーションなしのOCT 抵抗許容差の仕様

表 8. Cyclone^® 10 GX デバイスにおけるキャリブレーションなしのOCT 抵抗許容差の仕様—暫定仕様. 次の表には、PVT の変更に対する Cyclone^® 10 GX キャリブレーションなしのOCT 抵抗許容値が記載されています。
シンボル	記述	条件（V）	抵抗の許容値		単位
シンボル	記述	条件（V）	–E5、–I5	–E6、–I6、–A6	単位
25-Ω と50-Ω R_S	キャリブレーションなしの内部直列終端（25-Ω と50-Ω 設定）	V_CCIO = 3.0、 2.5	± 40	± 40	％
25-Ω と50-Ω R_S	キャリブレーションなしの内部直列終端（25-Ω と50-Ω 設定）	V_CCIO = 1.8、1.5、1.2	± 50	± 50	％
34-Ω と40-Ω R_S	キャリブレーションなしの内部直列終端（34-Ω と40-Ω 設定）	V_CCIO = 1.5、1.35、1.25、1.2	± 50	± 50	％
48-Ω と60-Ω R_S	キャリブレーションなしの内部直列終端（48-Ω と60-Ω 設定）	V_CCIO = 1.2	± 50	± 50	％
120-Ω R_S	キャリブレーションなしの内部直列終端（120-Ω 設定）	V_CCIO = 1.2	± 50	± 50	％
100-Ω R_D	内部差動終端（100-Ω 設定）	V_CCIO = 1.8	± 35	± 40	％

図 1. 再キャリブレーションなしのOCT バリエーションの方程式

方程式の定義は以下の通りです。

計算されたR_OCT 値は、温度およびV_CCIO の変化に伴うOCT 抵抗の範囲を示します。
R_SCAL はパワーアップ時のOCT 抵抗値です。
ΔT は、パワーアップ時の温度に対する温度の変化です。
ΔV は、パワーアップ時のV_CCIO に対する電圧の変化です。
dR/dT は、温度に伴うR_SCAL の変化率です。
dR/dV は、電圧に伴うR_SCAL の変化率です。

ピン・キャパシタンス

表 9. Cyclone^® 10 GX デバイスのピン・キャパシタンス—暫定仕様
シンボル	記述	Max	単位
C_{IO_COLUMN}	カラムI/O ピンの入力キャパシタンス	2.5	pF
C_OUTFB	兼用クロック出力/フィードバック・ピンの入力キャパシタンス	2.5	pF

内部ウィークプルアップおよびウィークプルダウン抵抗

コンフィグレーション、テスト、およびJTAG ピンを除くすべてのI/O ピンには、ウィークプルアップをイネーブルするオプションがあります。ウィークプルダウン機能は、 Cyclone^® 10 GX デバイスにおける内部ウィークプルダウン抵抗値の表に記載されているピンでのみ使用できます。

表 10. Cyclone^® 10 GX デバイスにおける内部ウィークプルアップ抵抗値—暫定仕様
シンボル	記述	条件（V）¹²	値 ¹³	単位
R_PU	プログラマブルなプルアップ抵抗のオプションがイネーブルされた場合の、コンフィグレーション前とコンフィグレーション中、およびユーザーモードのI/O ピンのプルアップ抵抗値です。	V_CCIO = 3.0 ±5%	25	kΩ
		V_CCIO = 2.5 ±5%	25	kΩ
		V_CCIO = 1.8 ±5%	25	kΩ
		V_CCIO = 1.5 ±5%	25	kΩ
		V_CCIO = 1.35 ±5%	25	kΩ
		V_CCIO = 1.25 ±5%	25	kΩ
		V_CCIO = 1.2 ±5%	25	kΩ

表 11. Cyclone^® 10 GX デバイスにおける内部ウィークプルダウン抵抗値—暫定仕様
ピン名	記述	条件（V）	値¹³	単位
`nIO_PULLUP`	ユーザーI/O ピンと兼用I/O ピンの内部プルアップを決定する専用入力ピンです。	V_CC = 0.9 ±3.33%	25	kΩ
`TCK`	専用のJTAG テストクロック入力ピンです。	V_CCPGM = 1.8 ±5 %	25	kΩ
		V_CCPGM = 1.5 ±5%	25	kΩ
		V_CCPGM = 1.2 ±5%	25	kΩ
`MSEL[0:2]`	FPGA デバイスのコンフィグレーション手法を設定するコンフィグレーション入力ピンです。	V_CCPGM = 1.8 ±5%	25	kΩ
		V_CCPGM = 1.5 ±5%	25	kΩ
		V_CCPGM = 1.2 ±5%	25	kΩ

¹² 外部ソースがV_CCIO よりも高い電圧でピンをドライブしている場合は、ピンのプルアップ抵抗値が低下することがあります。

¹³ PVT に対する変更をカバーするために±25％の公差で有効です。

I/O 規格仕様

以下の表に、 Cyclone^® 10 GX デバイスがサポートするさまざまなI/O 規格の入力電圧（V_IH、V_IL）、出力電圧（V_OH、V_OL）、および電流ドライブ特性（I_OH、I_OL）を示します。

最小電圧値には、最小のV_CCIO 値を使用します。最大電圧値については、最大のV_CCIO 値を使用します。

汎用I/O 規格で達成可能な最大周波数を決定するには、タイミングクロージャ解析を実行する必要があります。

シングルエンドI/O 規格の仕様

表 12. Cyclone^® 10 GX デバイスにおけるシングルエンドI/O 規格仕様—暫定仕様
I/O 規格	V_CCIO(V)			V_IL(V)		V_IH(V)		V_OL(V)	V_OH(V)	I_OL ¹⁴(mA)	I_OH ¹⁴ (mA)
I/O 規格	Min	Typ	Max	Min	Max	Min	Max	Max	Min	I_OL ¹⁴(mA)	I_OH ¹⁴ (mA)
3.0-V LVTTL	2.85	3	3.15	-0.3	0.8	1.7	3.3	0.4	2.4	2	-2
3.0-V LVCMOS	2.85	3	3.15	-0.3	0.8	1.7	3.3	0.2	V_CCIO – 0.2	0.1	-0.1
2.5 V	2.375	2.5	2.625	-0.3	0.7	1.7	3.3	0.4	2	1	-1
1.8 V	1.71	1.8	1.89	-0.3	0.35 × V_CCIO	0.65 × V_CCIO	V_CCIO + 0.3	0.45	V_CCIO – 0.45	2	-2
1.5 V	1.425	1.5	1.575	-0.3	0.35 × V_CCIO	0.65 × V_CCIO	V_CCIO + 0.3	0.25 × V_CCIO	0.75 × V_CCIO	2	-2
1.2 V	1.14	1.2	1.26	-0.3	0.35 × V_CCIO	0.65 × V_CCIO	V_CCIO + 0.3	0.25 × V_CCIO	0.75 × V_CCIO	2	-2

¹⁴ I_OL とI_OH の仕様を満たすには、それらに応じた電流強度を設定する必要があります。たとえば、3.0-V LVTTL 仕様（2 mA）を満たすには、電流強度を2 mA に設定する必要があります。より低い電流強度で設定すると、データシートのI_OL とI_OH 仕様を満たさない場合があります。

シングルエンドSSTL、HSTL およびHSUL I/O リファレンス電圧仕様

表 13. Cyclone^® 10 GX デバイスにおけるシングルエンドSSTL、HSTL およびHSUL I/O リファレンス電圧仕様—暫定仕様
I/O 規格	V_CCIO (V)			V_REF (V)			V_TT (V)
I/O 規格	Min	Typ	Max	Min	Typ	Max	Min	Typ	Max
SSTL-18 Class I、II	1.71	1.8	1.89	0.833	0.9	0.969	V_REF – 0.04	V_REF	V_REF + 0.04
SSTL-15 Class I、II	1.425	1.5	1.575	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO
SSTL-135/ SSTL-135  Class I、II	1.283	1.35	1.418	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO
SSTL-125/ SSTL-125  Class I、II	1.19	1.25	1.31	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO
SSTL-12/ SSTL-12  Class I、II	1.14	1.2	1.26	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO
HSTL-18 Class I、II	1.71	1.8	1.89	0.85	0.9	0.95	—	V_CCIO /2	—
HSTL-15 Class I、II	1.425	1.5	1.575	0.68	0.75	0.9	—	V_CCIO /2	—
HSTL-12 Class I、II	1.14	1.2	1.26	0.47 × V_CCIO	0.5 × V_CCIO	0.53 × V_CCIO	—	V_CCIO /2	—
HSUL-12	1.14	1.2	1.3	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO	—	—	—
POD12	1.16	1.2	1.24	0.69 × V_CCIO	0.7 × V_CCIO	0.71 × V_CCIO	—	V_CCIO	—

シングルエンドSSTL、HSTL、およびHSUL I/O 規格信号仕様

表 14. Cyclone^® 10 GX デバイスにおけるシングルエンドSSTL、HSTL、およびHSUL I/O 規格信号仕様—暫定仕様
I/O 規格	V_IL(DC)(V)		V_IH(DC) (V)		V_IL(AC) (V)	V_IH(AC) (V)	V_OL (V)	V_OH (V)	I_OL ¹⁵(mA)	I_OH ¹⁵ (mA)
I/O 規格	Min	Max	Min	Max	Max	Min	Max	Min	I_OL ¹⁵(mA)	I_OH ¹⁵ (mA)
SSTL-18 Class I	-0.3	V_REF -0.125	V_REF + 0.125	V_CCIO + 0.3	V_REF – 0.25	V_REF + 0.25	V_TT – 0.603	V_TT + 0.603	6.7	–6.7
SSTL-18 Class II	-0.3	V_REF -0.125	V_REF + 0.125	V_CCIO + 0.3	V_REF – 0.25	V_REF + 0.25	0.28	V_CCIO -0.28	13.4	–13.4
SSTL-15 Class I	—	V_REF – 0.1	V_REF + 0.1	—	V_REF – 0.175	V_REF + 0.175	0.2 × V_CCIO	0.8 × V_CCIO	8	–8
SSTL-15 Class II	—	V_REF – 0.1	V_REF + 0.1	—	V_REF – 0.175	V_REF + 0.175	0.2 × V_CCIO	0.8 × V_CCIO	16	-16
SSTL-135/ SSTL-135  Class I、II	—	V_REF – 0.09	V_REF + 0.09	—	V_REF – 0.16	V_REF + 0.16	0.2 × V_CCIO	0.8 × V_CCIO	—	—
SSTL-125/ SSTL-125  Class I、II	—	V_REF – 0.09	V_REF + 0.09	—	V_REF – 0.15	V_REF + 0.15	0.2 × V_CCIO	0.8 × V_CCIO	—	—
SSTL-12/ SSTL-12  Class I、II	—	V_REF – 0.10	V_REF + 0.10	—	V_REF – 0.15	V_REF + 0.15	0.2 × V_CCIO	0.8 × V_CCIO	—	—
HSTL–18 Class I	—	V_REF -0.1	V_REF + 0.1	—	V_REF – 0.2	V_REF + 0.2	0.4	V_CCIO – 0.4	8	-8
HSTL-18 Class II	—	V_REF – 0.1	V_REF + 0.1	—	V_REF – 0.2	V_REF + 0.2	0.4	V_CCIO – 0.4	16	-16
HSTL–15 Class I	—	V_REF – 0.1	V_REF + 0.1	—	V_REF – 0.2	V_REF + 0.2	0.4	V_CCIO – 0.4	8	-8
HSTL-15 Class II	—	V_REF – 0.1	V_REF + 0.1	—	V_REF – 0.2	V_REF + 0.2	0.4	V_CCIO -0.4	16	-16
HSTL-12 Class I	-0.15	V_REF – 0.08	V_REF + 0.08	V_CCIO + 0.15	V_REF – 0.15	V_REF+ 0.15	0.25 × V_CCIO	0.75 × V_CCIO	8	-8
HSTL-12 Class II	-0.15	V_REF – 0.08	V_REF + 0.08	V_CCIO + 0.15	V_REF – 0.15	V_REF+ 0.15	0.25 × V_CCIO	0.75 × V_CCIO	16	-16
HSUL-12	—	V_REF – 0.13	V_REF + 0.13	—	V_REF – 0.22	V_REF+ 0.22	0.1 × V_CCIO	0.9 × V_CCIO	—	—
POD12	-0.15	V_REF – 0.08	V_REF + 0.08	V_CCIO + 0.15	V_REF – 0.15	V_REF+ 0.15	(0.7 – 0.15) × V_CCIO	(0.7 + 0.15) × V_CCIO	—	—

¹⁵ I_OL とI_OH の仕様を満たすには、それらに応じた電流強度を設定する必要があります。たとえば、SSTL15CI 仕様（8 mA）を満たすには、電流強度を8 mA に設定する必要があります。より低い電流強度で設定すると、データシートのI_OL とI_OH 仕様を満たさない場合があります。

差動SSTL I/O 規格の仕様

表 15. Cyclone^® 10 GX デバイスにおける差動SSTL I/O 規格の仕様—暫定仕様
I/O 規格	V_CCIO (V)			V_SWING(DC) (V)		V_SWING(AC) (V)		V_IX(AC) (V)
I/O 規格	Min	Typ	Max	Min	Max	Min	Max	Min	Typ	Max
SSTL-18 Class I、II	1.71	1.8	1.89	0.25	V_CCIO+ 0.6	0.5	V_CCIO + 0.6	V_CCIO/2 – 0.175	—	V_CCIO/2 + 0.175
SSTL-15 Class I、II	1.425	1.5	1.575	0.2	¹⁶	2(V_IH(AC) – V_REF)	2(V_REF – V_IL(AC))	V_CCIO/2 – 0.15	—	V_CCIO/2 + 0.15
SSTL-135/ SSTL-135  Class I、II	1.283	1.35	1.45	0.18	¹⁶	2(V_IH(AC) – V_REF)	2(V_IL(AC) – V_REF)	V_CCIO/2 – 0.15	V_CCIO /2	V_CCIO/2 + 0.15
SSTL-125/ SSTL-125  Class I、II	1.19	1.25	1.31	0.18	¹⁶	2(V_IH(AC) – V_REF)	2(V_IL(AC) – V_REF)	V_CCIO/2 – 0.15	V_CCIO /2	V_CCIO/2 + 0.15
SSTL-12/ SSTL-12  Class I、II	1.14	1.2	1.26	0.16	¹⁶	2(V_IH(AC) – V_REF)	2(V_IL(AC) – V_REF)	V_REF – 0.15	V_CCIO /2	V_REF + 0.15
POD12	1.16	1.2	1.24	0.16	—	0.3	—	V_REF – 0.08	—	V_REF + 0.08

¹⁶ V_SWING(DC) の最大値は定義されていません。ただし、各シングルエンド信号は、シングルエンド限界値（V_IH(DC) とV_IL(DC)）内である必要があります。

差動HSTL I/Oおよび差動HSUL I/O 規格の仕様

表 16. Cyclone^® 10 GX デバイスの差動HSTL およびHSUL I/O 規格の仕様—暫定仕様
I/O 規格	V_CCIO (V)			V_DIF(DC) (V)		V_DIF(AC) (V)		V_IX(AC) (V)			V_CM(DC)(V)
I/O 規格	Min	Typ	Max	Min	Max	Min	Max	Min	Typ	Max	Min	Typ	Max
HSTL-18 Class I、II	1.71	1.8	1.89	0.2	—	0.4	—	0.78	—	1.12	0.78	—	1.12
HSTL-15 Class I、II	1.425	1.5	1.575	0.2	—	0.4	—	0.68	—	0.9	0.68	—	0.9
HSTL-12 Class I、II	1.14	1.2	1.26	0.16	V_CCIO+ 0.3	0.3	V_CCIO + 0.48	—	0.5 × V_CCIO	—	0.4 × V_CCIO	0.5 × V_CCIO	0.6 ×  V_CCIO
HSUL-12	1.14	1.2	1.3	2(V_IH(DC) – V_REF)	2(V_REF – V_IH(DC))	2(V_IH(AC) – V_REF)	2(V_REF – V_IH(AC))	0.5 × V_CCIO – 0.12	0.5 × V_CCIO	0.5 ×  V_CCIO +0.12	0.4 × V_CCIO	0.5 × V_CCIO	0.6 ×  V_CCIO

差動I/O 規格の仕様

表 17. Cyclone^® 10 GX デバイスの差動I/O 規格の仕様—暫定仕様. 差動入力は、1.8 V を必要とするV_CCPT によって供給されます。
I/O 規格	V_CCIO (V)			V_ID (mV) ¹⁷			V_ICM(DC) (V)			V_OD (V) ¹⁸			V_OCM (V) ¹⁸
I/O 規格	Min	Typ	Max	Min	条件	Max	Min	条件	Max	Min	Typ	Max	Min	Typ	Max
LVDS¹⁹	1.71	1.8	1.89	100	V_CM= 1.25 V	—	0	D_MAX≤700 Mbps	1.85	0.247	—	0.6	1.125	1.25	1.375
LVDS¹⁹	1.71	1.8	1.89	100	V_CM= 1.25 V	—	1	D_MAX>700 Mbps	1.6	0.247	—	0.6	1.125	1.25	1.375
RSDS (HIO) ²⁰	1.71	1.8	1.89	100	V_CM= 1.25 V	—	0.3	—	1.4	0.1	0.2	0.6	0.5	1.2	1.4
Mini-LVDS (HIO) ²¹	1.71	1.8	1.89	200	—	600	0.4	—	1.325	0.25	—	0.6	1	1.2	1.4
LVPECL²²	1.71	1.8	1.89	300	—	—	0.6	D_MAX≤700 Mbps	1.7	—	—	—	—	—	—
LVPECL²²	1.71	1.8	1.89	300	—	—	1	D_MAX>700 Mbps	1.6	—	—	—	—	—	—

¹⁷ 最小V_ID 値は、コモンモード範囲全体（V_CM）に適用されます。

¹⁸ R_L 範囲：90 ≤ R_L ≤ 110 Ω

¹⁹ LVDS レシーバーの性能を最適化するには、700 Mbps を超えるデータレートの場合、レシーバー電圧入力範囲は1.0 V〜1.6 V以内で、700 Mbps 未満のデータレートの場合は0 V〜1.85 V でなければなりません。

²⁰ RSDS レシーバーの性能を最適化するには、レシーバー電圧入力範囲が0.3 V〜1.4 Vの範囲内になければなりません。

²¹ Mini-LVDS レシーバーの性能を最適化するには、レシーバー電圧入力範囲が0.4 V〜1.325 Vの範囲内になければなりません。

²² LVPECL レシーバーの性能を最適化するには、700 Mbps を超えるデータレートの場合、レシーバー電圧入力範囲は0.85 V〜1.75 V以内で、700 Mbps 未満のデータレートの場合は0.45 V〜1.95 V でなければなりません。

スイッチング特性

この項では、拡張グレードのデバイス用の Cyclone^® 10 GX コアおよびペリフェラル・ブロックの性能特性について説明します。

トランシーバー性能仕様

Cyclone 10 GX デバイスにおけるトランシーバー性能仕様

表 18. トランスミッタおよびレシーバーのデータレート性能—暫定仕様
シンボル/説明	条件	データレート	単位
チップ-チップ ²³	最大データレート V_{CCR_GXB} = V_{CCT_GXB} = 1.03 V	12.5	Gbps
	最大データレート V_{CCR_GXB} = V_{CCT_GXB} = 0.95 V	11.3	Gbps
	最小データレート	1.0 ²⁴	Gbps
バックプレーン	最大データレート V_{CCR_GXB} = V_{CCT_GXB} = 1.03 V	6.6	Gbps
バックプレーン	最小データレート	1.0 ²⁴	Gbps

表 19. ATX PLL およびフラクショナルPLL（fPLL）の性能—暫定仕様
シンボル/説明	条件	周波数	単位
サポートされている出力周波数	最大周波数	6.25	GHz
サポートされている出力周波数	最低周波数	500	MHz

表 20. CMU のPLL 性能—暫定仕様
シンボル/説明	条件	周波数	単位
サポートされている出力周波数	最大周波数	5.15625	GHz
サポートされている出力周波数	最低周波数	2450	MHz

²³ チップ-チップリンクは、短距離チャネルを持つアプリケーションです。

²⁴ Cyclone^® 10 GX トランシーバーは、オーバーサンプリングで125 Mbps までのデータレートをサポートできます。ユーザーは独自のサンプリング・ロジックを作成する必要があります。

Cyclone 10 GX デバイスにおける高速シリアル・トランシーバー-ファブリック・インターフェイスの性能

表 21. Cyclone^® 10 GX デバイスにおける高速シリアル・トランシーバー-ファブリック・インターフェイスの性能—暫定仕様. 記載されている周波数は最大周波数です。
シンボル/説明	条件（V）	コア・スピードグレード		単位
シンボル/説明	条件（V）	-5	-6	単位
20 ビット・インターフェイス-FIFO	V_CC = 0.9	400	400	MHz
20 ビット・インターフェイス・レジスター	V_CC = 0.9	400	400	MHz
32 ビット・インターフェイス-FIFO	V_CC = 0.9	404	335	MHz
32 ビット・インターフェイス・レジスター	V_CC = 0.9	404	335	MHz
64 ビット・インターフェイス-FIFO	V_CC = 0.9	234	222	MHz
64 ビット・インターフェイス・レジスター	V_CC = 0.9	234	222	MHz

Cyclone 10 GX デバイスにおけるトランシーバーの仕様

表 22. リファレンス・クロックの仕様—暫定仕様
シンボル/説明	条件	Min	Typ	Max	単位
サポートされるI/O 規格	専用のリファレンス・クロックピン	CML、差動LVPECL、LVDS、およびHCSL
サポートされるI/O 規格	RX リファレンス・クロックピン	CML、差動LVPECL、およびLVDS
入力リファレンス・クロック周波数 (CMU PLL)		61	—	800	MHz
入力リファレンス・クロック周波数 (ATX PLL)		100	—	800	MHz
入力リファレンス・クロック周波数 (fPLL PLL)		25 ²⁵ / 50	—	800	MHz
立ち上がり時間	20 % から80 % へ	—	—	400	ps
立ち下がり時間	80 % から20 % へ	—	—	400	ps
デューティサイクル	—	45	—	55	％
スペクトラム拡散変調クロック周波数	PCIe	30	—	33	kHz
スペクトラム拡散ダウンスプレッド	PCIe	—	0～-0.5	—	％
オンチップ終端抵抗	—	—	100	—	Ω
V_MAX 絶対最大定格	専用のリファレンス・クロックピン	—	—	1.6	V
V_MAX 絶対最大定格	RX リファレンス・クロックピン	—	—	1.2	V
V_MIN 絶対最大定格	—	-0.4	—	—	V
ピーク-ピーク差動入力電圧	—	200	—	1600	mV
V_ICM（AC 結合）	V_{CCR_GXB} = 0.95 V	—	0.95	—	V
V_ICM（AC 結合）	V_{CCR_GXB} = 1.03 V	—	1.03	—	V
V_ICM (DC 結合)	PCIe リファレンス・クロックのHCSL I/O 規格	250	—	550	mV
トランスミッタ`REFCLK` 位相ノイズ（622 MHz）²⁶	100 Hz	—	—	-70	dBc/Hz
	1 kHz	—	—	-90	dBc/Hz
	10 kHz	—	—	-100	dBc/Hz
	100 kHz	—	—	-110	dBc/Hz
	≥ 1 MHz	—	—	-120	dBc/Hz
トランスミッタ`REFCLK` 位相ジッター（100 MHz）	1.5 MHz ～ 100 MHz（PCIe）	—	—	4.2	ps (rms)
R_REF	—	—	2.0 k ±1%	—	Ω
クロック周波数の最大変化率 T_{SSC-MAX-PERIOD-SLEW} ²⁷	Max SSC df/dt			0.75	ps/UI

表 23. トランシーバーのクロック仕様—暫定仕様
シンボル/説明	条件	トランシーバー・スピードグレード1、2、3、4 と5			単位
シンボル/説明	条件	Min	Typ	Max	単位
トランシーバー・キャリブレーション用の`CLKUSR` ピン	トランシーバー・キャリブレーション	100	—	125	MHz
`reconfig_clk`	リコンフィグレーション・インターフェイス	100	—	125	MHz

表 24. トランシーバー・クロック・ネットワーク最大データレート仕様—暫定仕様
クロック・ネットワーク	最大性能			チャネルスパン	単位
クロック・ネットワーク	ATX	fPLL	CMU	チャネルスパン	単位
x1	12.5	12.5	10.3125	6 チャンネル	Gbps
x6	12.5	12.5	N/A	6 チャンネル	Gbps
PLL フィードバック補償モード	12.5	12.5	N/A	サイドワイド	Gbps
1.03 V におけるxN	12.5	12.5	N/A	サイドワイド	Gbps
0.95 V におけるxN	10.5	10.5	N/A	サイドワイド	Gbps

表 25. レシーバーの仕様—暫定仕様
シンボル/説明	条件	Min	Typ	Max	単位
サポートされるI/O 規格	—	高速差動I/O、CML、差動LVPECL、およびLVDS ²⁸
レシーバーピンのV_MAX 絶対最大定格 ²⁹	—	—	—	1.2	V
レシーバーピンのV_MIN 絶対最大定格 ²⁹	—	-0.4	—	—	V
デバイス・コンフィグレーション前の最大ピーク-ピーク差動入力電圧V_ID(diff p-p)	—	—	—	1.6	V
デバイス・コンフィグレーション後の最大ピーク-ピーク差動入力電圧V_ID(diff p-p)	V_{CCR_GXB} = 0.95 V	—	—	2.4	V
デバイス・コンフィグレーション後の最大ピーク-ピーク差動入力電圧V_ID(diff p-p)	V_{CCR_GXB} = 1.03 V	—	—	2.0	V
レシーバーのシリアル入力ピンでの最小差動アイ・オープニング ³⁰	—	50	—	—	mV
差動オンチップ終端抵抗	85-Ω 設定	—	85 ± 30%	—	Ω
差動オンチップ終端抵抗	100-Ω 設定	—	100 ± 30%	—	Ω
V_ICM（AC およびDC 結合） ³¹	V_{CCR_GXB} = 0.95 V	—	600	—	mV
V_ICM（AC およびDC 結合） ³¹	V_{CCR_GXB} = 1.03 V	—	700	—	mV
t_LTR ³²	—	—	—	10	µs
t_LTD ³³	—	4	—	—	µs
t_{LTD_manual} ³⁴	—	4	—	—	µs
t_{LTR_LTD_manual} ³⁵	—	15	—	—	µs
ランレングス	—	—	—	200	UI
CDR PPM 許容差	PCIe のみ	-300	—	300	PPM
CDR PPM 許容差	他のすべてのプロトコル	-1000	—	1000	PPM
プログラマブルDC ゲイン	設定 = 0～4	0	—	10	dB
High ゲインモードおよびデータレート≤6 Gbps におけるプログラマブルAC ゲイン	設定 = 0～28 V_{CCR_GXB} = 0.95 V	0	—	19	dB
High ゲインモードおよびデータレート≤6 Gbps におけるプログラマブルAC ゲイン	設定 = 0～28 V_{CCR_GXB} = 1.03 V	0	—	21	dB
High ゲインモードおよびデータレート≤12.5 Gbps におけるプログラマブルAC ゲイン	設定 = 0～28 V_{CCR_GXB} = 1.03 V	0	—	未定	dB

表 26. トランスミッタの仕様—暫定仕様
シンボル/説明	条件	Min	Typ	Max	単位
サポートされるI/O 規格	—	高速差動I/O ³⁶			—
差動オンチップ終端抵抗	85-Ω 設定	—	85 ± 20%	—	Ω
差動オンチップ終端抵抗	100-Ω 設定	—	100 ± 20%	—	Ω
V_OCM（AC 結合）	V_{CCT_GXB} = 0.95 V	—	450	—	mV
V_OCM（AC 結合）	V_{CCT_GXB} = 1.03 V	—	500	—	mV
V_OCM（DC 結合）	V_{CCT_GXB} = 0.95 V	—	450	—	mV
V_OCM（DC 結合）	V_{CCT_GXB} = 1.03 V	—	500	—	mV
立ち上がり時間 ³⁷	20 % から80 % へ	20	—	130	ps
立ち下がり時間³⁷	80 % から20 % へ	20	—	130	ps
差動ペア内スキュー	TX V_CM = 0.5 V およびSLEW_R5 のスルーレート設定³⁸	—	—	15	ps

表 27. 標準的なトランスミッタV_OD 設定—暫定仕様
シンボル	V_OD 設定	V_OD/V_{CCT_GXB} 比
V_OD 差分値 = V_OD/V_{CCT_GXB} 比 x V_{CCT_GXB}	31	1.00
	30	0.97
	29	0.93
	28	0.90
	27	0.87
	26	0.83
	25	0.80
	24	0.77
	23	0.73
	22	0.70
	21	0.67
	20	0.63
	19	0.60
	18	0.57
	17	0.53
	16	0.50
	15	0.47
	14	0.43
	13	0.40
	12	0.37

表 28. トランスミッタのチャネル間スキューの仕様—暫定仕様
モード	チャネルスパン	最大スキュー	単位
x6 クロック	1 つのバンクで最大6 つのチャネル	61	ps
xN クロック	2 つのバンク内	230	ps
PLL フィードバック補償³⁹ ⁴⁰	サイドワイド	1600	ps

²⁵ この周波数はHDMI アプリケーション専用です。

²⁶ 622 MHz 以外の周波数でのREFCLK 位相ノイズ要件を計算するには、次の式を使用します。f（MHz）におけるREFCLK 位相ノイズ= 622 MHz でのREFCLK 位相ノイズ + 20*log（f / 622）。

²⁷ Lexmark などの最悪の場合のSSC 変調プロファイル用に定義されています。

²⁸ CML、差動LVPECL、およびLVDS は、AC 結合リンクでのみ使用されます。

²⁹ デバイスは、この絶対最大値での長時間の動作に耐えられません。

³⁰ レシーバーの入力ピンの差動アイ・オープニング仕様は、レシーバー・イコライゼーションがディスエーブルされていることを前提としています。レシーバー・イコライゼーションをイネーブルすると、レシーバー回路はイコライゼーション・レベルに応じてより小さいアイ・オープニングを許容できます。

³¹ Cyclone^® 10 GX デバイスは、他の Cyclone^® 10 GX デバイスや、同相電圧が一致するトランスミッタを備えた他のデバイスへのDC カップリングをサポートしています。

³² t_LTR は、リセットから出た後にレシーバーCDR が入力リファレンス・クロック周波数にロックするのに必要な時間です。

³³ t_LTD は、rx_is_lockedtodata 信号がHigh になった後にレシーバーCDR が有効なデータを回復するのに必要な時間です。

³⁴ t_{LTD_manual} は、CDR がマニュアルモードで機能している時にrx_is_lockedtodata 信号がHigh になった後、レシーバーCDR が有効なデータを回復するのに必要な時間です。

³⁵ t_{LTR_LTD_manual} は、CDR がマニュアルモードで機能している時にrx_is_lockedtoref 信号がHigh になった後、レシーバーCDR をLTR（Lock to Reference）モードに保つ必要がある時間です。

³⁶ 高速差動I/O は、 Cyclone^® 10 GX トランシーバーにおけるトランスミッタ用の専用I/O 規格です。

³⁷ Quartus Prime ソフトウェアは、デザイン・コンフィグレーションに応じて自動的に適切なスルーレートを選択します。

³⁸ SLEW_R1 が最も遅く、SLEW_R5 が最も速いです。SLEW_R6 とSLEW_R7 は使用されません。

³⁹ refclk は、テスト中に125 MHz に設定されます。

⁴⁰ リファレンス・クロックの周波数を上げることにより、レーン間のスキューを減らすことができます。

コア性能の仕様

クロックツリーの仕様

表 29. Cyclone^® 10 GX デバイスにおけるクロックツリーの性能—暫定仕様
パラメーター	性能（すべてのスピードグレード）	単位
グローバルクロック、リージョナル・クロック、および狭い範囲でのペリフェラル・クロック	644	MHz
広い範囲でのペリフェラル・クロック	525	MHz

PLL 仕様

フラクショナルPLL 仕様

表 30. Cyclone^® 10 GX デバイスにおけるフラクショナルPLL 仕様—暫定仕様
シンボル	パラメーター	条件	Min	Typ	Max	単位
f_IN	入力クロック周波数	—	30	—	800 ⁴¹	MHz
f_INPFD	位相周波数検出器（PFD）への入力クロック周波数	—	30	—	700	MHz
f_{CASC_INPFD}	縦続接続先カスケードPLL のPFD への入力クロック周波数	—	30	—	60	MHz
f_VCO	PLL 電圧制御発振器（VCO）の動作範囲	整数	6	—	14.025	GHz
f_VCO	PLL 電圧制御発振器（VCO）の動作範囲	小数	6	—	12.5	GHz
t_EINDUTY	入力クロックのデューティサイクル	—	45	—	55	％
f_OUT	内部グローバルクロックまたはリージョナル・クロックの出力周波数	—	—	—	644	MHz
f_DYCONFIGCLK	`reconfig_clk` のダイナミック・コンフィグレーション・クロック	—	—	—	100	MHz
t_LOCK	デバイスの終わりのコンフィグレーションまたは`pll_powerdown` のデアサートからロックするのに必要な時間	—	—	—	1	ms
t_DLOCK	動的にロックするのに必要な時間（任意の非ポストスケール・カウンター/遅延の切り換えまたはリコンフィグレーション後）	—	—	—	1	ms
f_CLBW	PLL の閉ループ帯域幅	—	0.3	—	4	MHz
t_{PLL_PSERR}	PLL 位相シフトの精度	—	—	—	50	ps
t_ARESET	`pll_powerdown` 信号の最小パルス幅	—	10	—	—	ns
t_INCCJ ⁴² ⁴³	入力クロックのサイクル間ジッター	F_REF ≥ 100 MHz	—	—	0.13	UI (p-p)
t_INCCJ ⁴² ⁴³	入力クロックのサイクル間ジッター	F_REF < 100 MHz	—	—	650	ps (p-p)
t_OUTPJ ⁴⁴	クロック出力の周期ジッター	F_OUT ≥ 100 MHz	—	—	600	ps (p-p)
t_OUTPJ ⁴⁴	クロック出力の周期ジッター	F_OUT < 100 MHz	—	—	60	mUI (p-p)
t_OUTCCJ ⁴⁴	クロック出力のサイクル間ジッター	F_OUT ≥ 100 MHz	—	—	600	ps (p-p)
t_OUTCCJ ⁴⁴	クロック出力のサイクル間ジッター	F_OUT < 100 MHz	—	—	60	mUI (p-p)
dK_BIT	デルタシグマ変調器（DSM）のビット数	—	—	32	—	ビット

⁴¹ この仕様はI/O の最大周波数によって制限されます。達成可能な最大I/O 周波数は、I/O 規格ごとに異なり、デザインおよびシステム固有の要因によって異なります。システムで達成可能な最大周波数を決定するには、デザインの適切なタイミング収束を確認し、使用しているデザインとシステム設定に基づくHSPICE/IBIS シミュレーションを実行する必要があります。

⁴² 大きい入力ジッターは、PLL 出力ジッターに直接影響します。PLL 出力クロックジッターを低くするには、ジッターが120 ps 未満のクリーン・クロック・ソースを提供する必要があります。

⁴³ F_REF はf_IN/N であり、N = 1 の時に仕様が適用されます。

⁴⁴ 外部メモリー・インターフェイス・クロック出力ジッターの仕様では、 Cyclone^® 10 GX デバイスにおけるメモリー出力クロックジッター仕様の表で使用可能な異なる測定方法を使用しています。

I/O PLL 仕様

表 31. Cyclone^® 10 GX デバイスにおけるI/O PLL 仕様—暫定仕様
シンボル	パラメーター	条件	Min	Typ	Max	単位
f_IN	入力クロック周波数	-5 スピードグレード	10	—	700 ⁴⁵	MHz
f_IN	入力クロック周波数	–6 スピードグレード	10	—	650 ⁴⁵	MHz
f_INPFD	PFD への入力クロック周波数	—	10	—	325	MHz
f_{CASC_INPFD}	縦続接続先カスケードPLL のPFD への入力クロック周波数	—	10	—	60	MHz
f_VCO	PLL VCO 動作範囲	-5 スピードグレード	600	—	1434	MHz
f_VCO	PLL VCO 動作範囲	-6 スピードグレード	600	—	1250	MHz
f_CLBW	PLL の閉ループ帯域幅	—	0.1	—	8	MHz
t_EINDUTY	入力クロックまたは外部フィードバック・クロック入力のデューティサイクル	—	40	—	60	％
f_OUT	内部グローバルクロックまたはリージョナル・クロックの出力周波数 (`C` カウンター)	-5、-6 スピードグレード	—	—	644	MHz
f_{OUT_EXT}	外部クロック出力の出力周波数	-5スピード・グレード	—	—	720	MHz
f_{OUT_EXT}	外部クロック出力の出力周波数	–6スピード・グレード	—	—	650	MHz
t_OUTDUTY	専用外部クロック出力のデューティサイクル（50 % に設定した場合）	—	45	50	55	％
t_FCOMP	外部フィードバック・クロック補償時間	—	—	—	10	ns
f_DYCONFIGCLK	`mgmt_clk` と`scanclk` のダイナミック・コンフィグレーション・クロック	—	—	—	100	MHz
t_LOCK	デバイスの終わりのコンフィグレーションまたは`areset` のデアサートからロックするのに必要な時間	—	—	—	1	ms
t_DLOCK	動的にロックするのに必要な時間（任意の非ポストスケール・カウンター/遅延の切り換えまたはリコンフィグレーション後）	—	—	—	1	ms
t_{PLL_PSERR}	PLL 位相シフトの精度	—	—	—	±50	ps
t_ARESET	`areset` 信号の最小パルス幅	—	10	—	—	ns
t_INCCJ ⁴⁶ ⁴⁷	入力クロックのサイクル間ジッター	F_REF ≥ 100 MHz	—	—	0.15	UI (p-p)
t_INCCJ ⁴⁶ ⁴⁷	入力クロックのサイクル間ジッター	F_REF < 100 MHz	—	—	750	ps (p-p)
t_{OUTPJ_DC}	専用クロック出力の周期ジッター	F_OUT ≥ 100 MHz	—	—	175	ps (p-p)
t_{OUTPJ_DC}	専用クロック出力の周期ジッター	F_OUT < 100 MHz	—	—	17.5	mUI (p-p)
t_{OUTCCJ_DC}	専用クロック出力のサイクル間ジッター	F_OUT ≥ 100 MHz	—	—	175	ps (p-p)
t_{OUTCCJ_DC}	専用クロック出力のサイクル間ジッター	F_OUT < 100 MHz	—	—	17.5	mUI (p-p)
t_{OUTPJ_IO} ⁴⁸	通常I/O クロック出力の周期ジッター	F_OUT ≥ 100 MHz	—	—	600	ps (p-p)
t_{OUTPJ_IO} ⁴⁸	通常I/O クロック出力の周期ジッター	F_OUT < 100 MHz	—	—	60	mUI (p-p)
t_{OUTCCJ_IO} ⁴⁸	通常I/O クロック出力のサイクル間ジッター	F_OUT ≥ 100 MHz	—	—	600	ps (p-p)
t_{OUTCCJ_IO} ⁴⁸	通常I/O クロック出力のサイクル間ジッター	F_OUT < 100 MHz	—	—	60	mUI (p-p)
t_{CASC_OUTPJ_DC}	カスケード接続されたPLL における専用クロック出力の周期ジッター	F_OUT ≥ 100 MHz	—	—	175	ps (p-p)
t_{CASC_OUTPJ_DC}	カスケード接続されたPLL における専用クロック出力の周期ジッター	F_OUT < 100 MHz	—	—	17.5	mUI (p-p)

⁴⁵ この仕様はI/O の最大周波数によって制限されます。達成可能な最大I/O 周波数は、I/O 規格ごとに異なり、デザインおよびシステム固有の要因によって異なります。システムで達成可能な最大周波数を決定するには、デザインの適切なタイミング収束を確認し、使用しているデザインとシステム設定に基づくHSPICE/IBIS シミュレーションを実行する必要があります。

⁴⁶ 大きい入力ジッターは、PLL 出力ジッターに直接影響します。PLL 出力クロックジッターを低くするには、ジッターが120 ps 未満のクリーン・クロック・ソースを提供する必要があります。

⁴⁷ F_REF はf_IN/N であり、N = 1 の時に仕様が適用されます。

⁴⁸ 外部メモリー・インターフェイス・クロック出力ジッターの仕様では、 Cyclone^® 10 GX デバイスにおけるメモリー出力クロックジッター仕様の表で使用可能な異なる測定方法を使用しています。

DSP ブロック仕様

表 32. Cyclone^® 10 GX デバイスにおけるDSP ブロックの性能仕様—暫定仕様
モード	性能				単位
モード	–E5	–I5	–E6	–I6	単位
固定小数点18 × 19 乗算モード	456	438	364	346	MHz
固定小数点27 × 27 乗算モード	450	434	358	344	MHz
固定小数点18 × 18 乗算加算器モード	459	440	370	351	MHz
36 ビット入力モードで加算された固定小数点18 × 18 乗算加算器	444	422	349	326	MHz
固定小数点18 x 19 シストリック・モード	459	440	370	351	MHz
複素数 18 × 19 乗算モード	456	438	364	346	MHz
浮動小数点乗算モード	447	427	347	326	MHz
浮動小数点加算器または減算モード	388	369	288	266	MHz
浮動小数点乗算加算器または減算モード	386	368	290	270	MHz
浮動小数点乗算器累積モード	418	393	326	294	MHz
浮動小数点ベクター1 モード	404	382	306	282	MHz
浮動小数点ベクター2 モード	383	367	293	278	MHz

メモリーブロックの仕様

最大メモリーブロック性能を達成するには、オンチップPLL からのグローバル・クロック・ルーティングを介したメモリー・ブロック・クロックを使用し、出力デューティサイクルを50 ％に設定します。Quartus Prime ソフトウェアを使用して、メモリー・ブロック・クロッキング方式のタイミングをレポートします。

エラー検出巡回冗長検査（CRC）機能を使用すると、f_MAX の劣化はありません。

表 33. Cyclone^® 10 GX デバイスにおけるメモリーブロック性能の仕様—暫定仕様
メモリー	モード	性能
メモリー	モード	–E5、–I5	–E6	–I6	単位
MLAB	シングルポート、サポートされているすべての幅（×16/×32）	570	490	490	MHz
	シンプルなデュアルポート、サポートされているすべての幅（×16/×32）	570	490	490	MHz
	Read-during-write オプションがOld Data に設定されたシンプルなデュアルポート、サポートされているすべての幅	400	330	330	MHz
	ROM、サポートされているすべての幅（×16/×32）	570	490	490	MHz
M20K ブロック	シングルポート、サポートされているすべての幅	625	530	510	MHz
	シンプルなデュアルポート、サポートされているすべての幅	625	530	510	MHz
	Read-during-write オプションがOld Data に設定されたシンプルなデュアルポート、サポートされているすべての幅	470	410	410	MHz
	ECC をイネーブルしたシンプルなデュアルポート、512 × 32	410	360	360	MHz
	ECC と任意のパイプライン・レジスターをイネーブルしたシンプルなデュアルポート、512 × 32	520	470	470	MHz
	真のデュアルポート、サポートされているすべての幅	600	480	480	MHz
	ROM、サポートされているすべての幅	625	530	510	MHz

温度検知ダイオードの仕様

内部温度検知ダイオードの仕様

表 34. Cyclone^® 10 GX デバイスにおける内部温度検知ダイオードの仕様—暫定仕様
温度範囲	精度	オフセット較正オプション	サンプリング・レート	変換時間	分解能
-40 〜 125°C	±5°C	なし	1 MHz	< 5 ms	10 ビット

外部温度検知ダイオードの仕様

表 35. Cyclone^® 10 GX デバイスにおける外部温度検知ダイオードの仕様—暫定仕様.

標準値は25°C です。

より低い注入電流でダイオードの精度が向上します。

絶対精度は、サードパーティーの外部ダイオードADC および集積特性に依存します。
記述	Min	Typ	Max	単位
I_bias、ダイオードソース電流	10	—	100	μA
V_bias、ダイオード両端の電圧	0.3	—	0.9	V
直列抵抗値	—	—	< 1	Ω
ダイオードの理想係数	—	1.03	—	—

内部電圧センサーの仕様

表 36. Cyclone^® 10 GX デバイスにおける内部電圧センサーの仕様—暫定仕様
パラメーター		Min	Typ	Max	単位
分解能		—	—	6	ビット
サンプリング・レート		—	—	500	Ksps
微分非直線性誤差（DNL）		—	—	±1	LSB
積分非直線性誤差（INL）		—	—	±1	LSB
ゲイン誤差		—	—	±1	％
オフセット誤差		—	—	±1	LSB
入力容量		—	20	—	pF
クロック周波数		0.1	—	11	MHz
ユニポーラ入力モード	Vsigp の入力信号範囲	0	—	1.5	V
	Vsign のコモンモード電圧	0	—	0.25	V
	Vsigp – Vsign の入力信号範囲	0	—	1.25	V

ペリフェラル性能の仕様

この項はペリフェラルの性能、高速I/O および外部メモリー・インターフェイスについて説明します。

実際に達成可能な周波数は、デザインやシステム固有の要因により異なります。システムで達成可能な最大周波数を決定するには、デザインの適切なタイミング収束を確認し、使用しているデザインとシステム設定に基づくHSPICE/IBIS シミュレーションを実行する必要があります。

高速I/O の仕様

表 37. Cyclone^® 10 GX デバイスにおける高速I/O の仕様—暫定仕様.
シリアライザー/デシリアライザー（SERDES）の係数J = 3〜10の場合は、SERDES ブロックを使用します。

LVDS アプリケーションでは、整数PLL モードでPLL を使用する必要があります。

リンクタイミング収束解析を実行することにより、レシーバーの残りのタイミングマージンを計算する必要があります。残りのタイミングマージンを決定するには、ボードのスキューマージン、トランスミッタのチャネル間スキュー、およびレシーバーのサンプリング・マージンを考慮する必要があります。

Cyclone^® 10 GX デバイスは、すべてのI/O バンクで真のLVDS 出力バッファータイプを使用して、次の出力規格をサポートしています。

最高360 Mbps のデータレートを備えた真のRSDS 出力規格

最大400 Mbps のデータレートを備えた真のmini-LVDS 出力規格
シンボル		条件	–E5、–I5			–E6、–I6			単位
シンボル		条件	Min	Typ	Max	Min	Typ	Max	単位
f_{HSCLK_in}（入力クロック周波数）真の差動I/O 規格		クロックブースト係数 W = 1 ～ 40 ⁴⁹	10	—	700	10	—	625	MHz
f_{HSCLK_in}（入力クロック周波数）シングルエンドI/O 規格		クロックブースト係数 W = 1 ～ 40⁴⁹	10	—	625	10	—	525	MHz
f_{HSCLK_OUT}（出力クロック周波数）		—	—	—	700 ⁵⁰	—	—	625 ⁵⁰	MHz
トランスミッタ	真の差動I/O 規格：f_HSDR（データレート） ⁵¹	SERDES 係数J = 4 ～ 10 ⁵² ⁵³ ⁵⁴	⁵⁴	—	1434	⁵⁴	—	1250	Mbps
		SERDES 係数J = 3⁵² ⁵³ ⁵⁴	⁵⁴	—	1076	⁵⁴	—	938	Mbps
		SERDES 係数J = 2、DDR レジスター使用	⁵⁴	—	275 ⁵⁵	⁵⁴	—	250 ⁵⁵	Mbps
		SERDES 係数J = 1、DDR レジスター使用	⁵⁴	—	275 ⁵⁵	⁵⁴	—	250 ⁵⁵	Mbps
	t_{x Jitter}：真の差動I/O 規格	データレートの合計ジッター、600 Mbps ～ 1.6 Gbps	—	—	200	—	—	250	ps
	t_{x Jitter}：真の差動I/O 規格	データレートの合計ジッター、< 600 Mbps	—	—	0.12	—	—	0.15	UI
	t_DUTY ⁵⁶	差動I/O 規格のTX 出力クロック・デューティサイクル	45	50	55	45	50	55	％
	t_RISE とt_FALL　 ⁵³ ⁵⁷	真の差動I/O 規格	—	—	180	—	—	200	ps
	TCCS ⁵⁶ ⁵¹	真の差動I/O 規格	—	—	150	—	—	150	ps
レシーバー	真の差動I/O 規格：f_HSDRDPA（データレート）	SERDES 係数J = 4 ～ 10⁵² ⁵³ ⁵⁴	150	—	1434	150	—	1250	Mbps
	真の差動I/O 規格：f_HSDRDPA（データレート）	SERDES 係数J = 3⁵² ⁵³ ⁵⁴	150	—	1076	150	—	938	Mbps
	f_HSDR（データレート）（DPA なし） ⁵¹	SERDES 係数J = 3 ～ 10	⁵⁴	—	⁵⁸	⁵⁴	—	⁵⁸	Mbps
		SERDES 係数J = 2、DDR レジスター使用	⁵⁴	—	⁵⁵	⁵⁴	—	⁵⁵	Mbps
		SERDES 係数J = 1、DDR レジスター使用	⁵⁴	—	⁵⁵	⁵⁴	—	⁵⁵	Mbps
DPA（FIFO モード）	DPA ランレングス	—	—	—	10000	—	—	10000	UI
DPA（ソフトCDR モード）	DPA ランレングス	SGMII/GbE プロトコル	—	—	5	—	—	5	UI
DPA（ソフトCDR モード）	DPA ランレングス	他のすべてのプロトコル	—	—	208 UI あたり50 データ遷移	—	—	208 UI あたり50 データ遷移	—
ソフトCDR モード	ソフトCDR のPPM 許容差	—	—	—	300	—	—	300	± ppm
非DPA モード	サンプリング・ウィンドウ	—	—	—	300	—	—	300	ps

⁴⁹ クロックブースト係数(W)は、入力データレートと入力クロックレートの比です。

⁵⁰ これは、PHY クロック・ネットワークを使用することによって達成されます。

⁵¹ PCB のトレース長に合わせてパッケージのスキューを補正する必要があります。

⁵² F_max の仕様は、シリアルデータに使用される高速クロックに基づいています。インターフェイスF_max は、デザインに依存し、タイミング解析を必要とするパラレル・クロック・ドメインにも依存します。

⁵³ V_CC とV_CCP は、チップとチップ間のインターフェイス用に5 pF の最大負荷と電力層を合わせたものでなければなりません。

⁵⁴ 最小仕様は、使用するクロックソース（PLL、クロックピンなど）とクロック・ルーティング・リソース（グローバル、リージョナル、ローカル）によって異なります。I/O 差動バッファーとシリアライザーには最小トグルレートがありません。

⁵⁵ デザインのタイミングを閉じることができ、信号の完全性がインターフェイスの要件を満たしている場合に限り、理想的な最大データレートは、SERDES 係数（J） × PLL の最大出力周波数（f_OUT）です。

⁵⁶ DIVCLK = 1 には適用されません。

⁵⁷ これはデフォルトのプリエンファシスとV_OD　設定にのみ適用されます。

⁵⁸ リンクタイミング収束解析を実行することにより、非DPA モードの達成可能な最大データレートを推定できます。サポートされる最大データレートを決定するには、ボードのスキューマージン、トランスミッタの遅延マージン、およびレシーバーのサンプリング・マージンを考慮する必要があります。

DPA ロック時間の仕様

図 2. DPA PLL キャリブレーションがイネーブルされたDPA ロック時間の仕様

表 38. Cyclone^® 10 GX デバイスにおけるDPA ロック時間の仕様—暫定仕様. 仕様は、拡張および工業用グレードの両方に適用されます。DPA ロック時間は1 チャンネルのものです。1 つのデータ遷移は、0～1 または1～0 遷移として定義されます。
規格	トレーニング・パターン	トレーニング・パターンの1 回の繰り返しにおけるデータ遷移数	256 データ遷移ごとの反復回数⁵⁹	最大データ遷移
SPI-4	00000000001111111111	2	128	640
パラレル高速I/O	00001111	2	128	640
パラレル高速I/O	10010000	4	64	640
その他	10101010	8	32	640
その他	01010101	8	32	640

⁵⁹ これは記載トレーニング・パターンが256 データ遷移を実現するための反復回数です。

LVDS ソフトCDR/DPA 正弦ジッター許容値仕様

図 3. 1.4 Gbps に等しいデータレートに対するLVDS ソフトCDR/DPA 正弦ジッター許容値仕様

表 39. 1.4 Gbps に等しいデータレートに対するLVDS ソフトCDR/DPA 正弦ジッターマスク値—暫定仕様
ジッター周波数（Hz）		正弦ジッター（UI）
F1	10,000	25.00
F2	17,565	25.00
F3	1,493,000	0.28
F4	50,000,000	0.28

図 4. 1.4 Gbps 未満のデータレートに対するLVDS ソフトCDR/DPA 正弦ジッター許容値仕様

ハード・メモリー・コントローラーでサポートされるメモリー規格

表 40. Cyclone^® 10 GX デバイスにおけるハード・メモリー・コントローラーでサポートされるメモリー規格—暫定仕様. この表は、ハード・メモリー・コントローラーの総体的な性能を示しています。具体的な詳細については、外部メモリー・インターフェイス・スペック・エスティメーターを参照してください。
メモリー規格	レートサポート	スピードグレード	ピンポンPHY サポート	最大周波数（MHz）
メモリー規格	レートサポート	スピードグレード	ピンポンPHY サポート	I/O バンク	3V のI/O バンク
DDR3 SDRAM	ハーフレート	-5	あり	533	225
		-5	—	533	225
		-6	あり	466	166
		-6	—	466	166
	クオーターレート	-5	あり	933	450
		-5	—	933	450
		-6	あり	933	333
		-6	—	933	333
DDR3L SDRAM	ハーフレート	-5	あり	533	225
		-5	—	533	225
		-6	あり	466	166
		-6	—	466	166
	クオーターレート	-5	あり	933	450
		-5	—	933	450
		-6	あり	933	333
		-6	—	933	333
LPDDR3 SDRAM	ハーフレート	-5	—	400	225
	ハーフレート	-6	—	333	166
	クオーターレート	-5	—	800	450
	クオーターレート	-6	—	666	333

DLL 範囲の仕様

表 41. Cyclone^® 10 GX デバイスにおけるDLL 周波数範囲の仕様—暫定仕様. Cyclone^® 10 GX デバイスは、600 MHz 未満のメモリー・インターフェイス周波数をサポートしますが、DLL に供給するリファレンス・クロックは少なくとも600 MHz でなければなりません。600 MHz 以下のインターフェイスをサポートするには、DLL に供給するリファレンス・クロックを逓倍して、周波数がサポートされている範囲内にあることを確認します。
パラメーター	性能（すべてのスピードグレード向け）	単位
DLL の動作周波数範囲	600 – 1333	MHz

DQS ロジックブロック仕様

表 42. Cyclone^® 10 GX デバイスにおけるDLL 遅延クロック(t_{DQS_PSERR})のDQS 位相シフト誤差の仕様—暫定仕様. この誤差仕様は、絶対最大および最小誤差です。
シンボル	性能（すべてのスピードグレード向け）	単位
t_{DQS_PSERR}	5	ps

メモリー出力クロックジッターの仕様

表 43. Cyclone^® 10 GX デバイスにおけるメモリー出力クロックジッターの仕様—暫定仕様.
クロックジッターの仕様は、整数PLL によってクロックされるメモリー出力クロックピンに適用されるか、または指定されたPHY クロック・ネットワーク上にルーティングされるPLL 出力によってクロックされる差動信号スプリッターおよびダブルデータI/O 回路を使用して生成されます。インテルは、より良いジッター性能のためにPHY クロック・ネットワークを使用することを推奨します。

メモリー出力クロックジッターは、ピーク間10 ps の入力ジッターがビット・エラー・レート（BER）10^–12（14 シグマに相当）で印加されている場合に適用できます。
プロトコル	パラメーター	シンボル	データレート（Mbps）	Min	Max	単位
DDR3	クロック周期ジッター	t_JIT(per)	1,866	-40	40	ps
	サイクル間周期ジッター	t_JIT(cc)	1,866	-40	40	ps
	デューティサイクル・ジッター	t_JIT(duty)	1,866	-40	40	ps

OCT キャリブレーション・ブロック仕様

表 44. Cyclone^® 10 GX デバイスにおけるOCT キャリブレーション・ブロック仕様—暫定仕様
シンボル	記述	Min	Typ	Max	単位
OCTUSRCLK	OCT キャリブレーション・ブロックで必要なクロック	—	—	20	MHz
T_OCTCAL	R_S OCT/R_T OCT キャリブレーションに必要なOCTUSRCLK クロックサイクル数	> 2000	—	—	サイクル
T_OCTSHIFT	OCT コードのシフトアウトに必要なOCTUSRCLK クロックサイクル数	—	32	—	サイクル
T_{RS_RT}	R_S OCT とR_TOCT の間をダイナミックに切り換えるための双方向I/O バッファーにおける`dyn_term_ctrl` 信号と`oe` 信号の遷移の間に必要な時間	—	2.5	—	ns

図 5. oe およびdyn_term_ctrl 信号のタイミング図

コンフィグレーションの仕様

この項では、 Cyclone^® 10 GX デバイスのコンフィグレーションの仕様およびタイミングについて説明します。

POR の仕様

POR（パワーオンリセット）遅延は、POR 回路によってモニタリングされているすべての電源が最低推奨動作電圧に到達した時から、nSTATUS がHigh に解放されてデバイスがコンフィグレーションを開始する準備ができた時までの遅延として定義されます。

表 45. Cyclone^® 10 GX デバイスにおける高速と標準的なPOR 遅延仕様—暫定仕様
POR 遅延	Min	Max	単位
高速	4	12 ⁶⁰	ms
標準的	100	300	ms

⁶⁰ 高速POR 遅延の最大パルス幅は12 ms であり、PCIe ハードIP がPOR トリップ後に初期化するのに十分な時間を提供します。

JTAG コンフィグレーション・タイミング

表 46. Cyclone^® 10 GX デバイスのJTAG タイミング・パラメーターとその値-暫定仕様
シンボル	記述	Min	Max	単位
t_JCP	`TCK` クロックの周期	30、167 ⁶¹	—	ns
t_JCH	`TCK` クロックのHigh 時間	14	—	ns
t_JCL	`TCK` クロックのLow 時間	14	—	ns
t_{JPSU (TDI)}	`TDI` JTAG ポートのセットアップ時間	2	—	ns
t_{JPSU (TMS)}	`TMS` JTAG ポートのセットアップ時間	3	—	ns
t_JPH	JTAG ポートのホールド時間	5	—	ns
t_JPCO	JTAG ポートのClock-to-Output	—	11	ns
t_JPZX	JTAG ポートの高インピーダンスから有効出力まで	—	14	ns
t_JPXZ	JTAG ポートの有効出力から高インピーダンスまで	—	14	ns

⁶¹ 揮発性キー・プログラミングを実行する時、V_CCBAT が1.2 V 〜 1.5 V の範囲内にある場合、最小TCK クロック周期は167 ns です。

FPP コンフィグレーション・タイミング

FPP コンフィグレーションのDCLK-DATA[ ]比（r）

FPP（高速パッシブパラレル）コンフィグレーションでは、暗号化または圧縮機能をオンにする時に異なるDCLK-DATA[ ]比が必要です。

DCLK-DATA[ ]比に応じて、ホストはDATA[ ]レートのr 倍のDCLK 周波数をBps（バイト/秒）またはWps（ワード/秒）で送信する必要があります。例えば、r が2 のFPP ×16 では、DCLK の周波数はWps の DATA[ ]レートの2 倍でなければなりません。

表 47. Cyclone^® 10 GX デバイスにおけるDCLK-DATA[ ]比-暫定仕様. Cyclone^® 10 GX デバイスでは、暗号化と圧縮機能を同時にオンにすることはできません。
コンフィグレーション・スキーム	暗号化	圧縮	DCLK-DATA[ ]比（r）
FPP（8 ビット幅）	Off	Off	1
	On	Off	1
	Off	On	2
FPP（16 ビット幅）	Off	Off	1
	On	Off	2
	Off	On	4
FPP（32 ビット幅）	Off	Off	1
	On	Off	4
	Off	On	8

DCLK-DATA[ ] = 1 の場合のFPP コンフィグレーション・タイミング

注: 圧縮復元機能またはデザイン・セキュリティー機能を有効にすると、DCLK-DATA[ ]の比率はFPP ×8、FPP ×16、およびFPP ×32 によって異なります。各DCLK-DATA[ ]比については、 Cyclone^® 10 GX デバイスにおけるDCLK-DATA[ ]比の表を参照してください。

表 48. Cyclone^® 10 GX デバイスにおけるDCLK-DATA[ ]比が1 の場合のFPP タイミング・パラメーター-暫定仕様. 以下のタイミング・パラメーターは、圧縮復元機能およびデザイン・セキュリティー機能が無効にされている時に利用してください。
シンボル	パラメーター	Min	Max	単位
t_CF2CD	`nCONFIG` Low から`CONF_DONE` Low	480	1,440	ns
t_CF2ST0	`nCONFIG` Low から`nSTATUS` Low	320	960	ns
t_CFG	`nCONFIG` Low パルス幅	2	—	μs
t_STATUS	`nSTATUS` Low パルス幅	268	3,000 ⁶²	μs
t_CF2ST1	`nCONFIG` High から`nSTATUS` High	—	3,000 ⁶³	μs
t_CF2CK ⁶⁴	`nCONFIG` High から`DCLK` の最初の立ち上がりエッジ	3,010	—	μs
t_ST2CK ⁶⁴	`nSTATUS` High から`DCLK` の最初の立ち上がりエッジ	10	—	μs
t_DSU	`DCLK` の立ち上がりエッジ前の`DATA[ ]`セットアップ時間	5.5	—	ns
t_DH	`DCLK` の立ち上がりエッジ後の`DATA[ ]`ホールド時間	0	—	ns
t_CH	`DCLK` High 時間	0.45 × 1/f_MAX	—	s
t_CL	`DCLK` Low 時間	0.45 × 1/f_MAX	—	s
t_CLK	`DCLK` 周期	1/f_MAX	—	s
f_MAX	`DCLK` 周波数（FPP ×8/×16/×32）	—	100	MHz
t_CD2UM	`CONF_DONE` High からユーザーモード ⁶⁵	175	830	μs
t_CD2CU	`CONF_DONE` High から`CLKUSR` イネーブル	4 × 最大`DCLK` 周期	—	—
t_CD2UMC	`CONF_DONE` High から`CLKUSR` オプションがオンのユーザーモード	t_CD2CU + （600 × `CLKUSR` 周期）	—	—

⁶² この値は、nCONFIG またはnSTATUS のLow パルス幅を拡張してコンフィグレーションを遅延させない場合に適用されます。

⁶³ この値は、外部でnSTATUS をLow に保持してコンフィグレーションを遅延させない場合に適用されます。

⁶⁴ nSTATUS がモニターされている場合は、t_ST2CK 仕様に従ってください。nSTATUS がモニターされない場合は、t_CF2CK 仕様に従ってください。

⁶⁵ 最小値と最大値は、デバイスを初期化するためのクロックソースとして内部オシレーターが選択された場合にのみ適用されます。

DCLK-DATA[ ] >1 の場合のFPP コンフィグレーション・タイミング

表 49. Cyclone^® 10 GX デバイスにおけるDCLK-DATA[ ]比が>1 の場合のFPP タイミング・パラメーター-暫定仕様. 以下のタイミング・パラメーターは、圧縮復元機能およびデザイン・セキュリティー機能が使用されている時に利用してください。
シンボル	パラメーター	Min	Max	単位
t_CF2CD	`nCONFIG` Low から`CONF_DONE` Low	480	1,440	ns
t_CF2ST0	`nCONFIG` Low から`nSTATUS` Low	320	960	ns
t_CFG	`nCONFIG` Low パルス幅	2	—	μs
t_STATUS	`nSTATUS` Low パルス幅	268	3,000 ⁶⁶	μs
t_CF2ST1	`nCONFIG` High から`nSTATUS` High	—	3,000 ⁶⁶	μs
t_CF2CK ⁶⁷	`nCONFIG` High から`DCLK` の最初の立ち上がりエッジ	3,010	—	μs
t_ST2CK ⁶⁷	`nSTATUS` High から`DCLK` の最初の立ち上がりエッジ	10	—	μs
t_DSU	`DCLK` の立ち上がりエッジ前の`DATA[ ]`セットアップ時間	5.5	—	ns
t_DH	`DCLK` の立ち上がりエッジ後の`DATA[ ]`ホールド時間	`N`–1/f_DCLK ⁶⁸	—	s
t_CH	`DCLK` High 時間	0.45 × 1/f_MAX	—	s
t_CL	`DCLK` Low 時間	0.45 × 1/f_MAX	—	s
t_CLK	`DCLK` 周期	1/f_MAX	—	s
f_MAX	`DCLK` 周波数（FPP ×8/×16/×32）	—	100	MHz
t_R	入力立ち上がり時間	—	40	ns
t_F	入力立ち下がり時間	—	40	ns
t_CD2UM	`CONF_DONE` High からユーザーモード⁶⁹	175	830	μs
t_CD2CU	`CONF_DONE` High から`CLKUSR` イネーブル	4 × 最大`DCLK` 周期	—	—
t_CD2UMC	`CONF_DONE` High から`CLKUSR` オプションがオンのユーザーモード	t_CD2CU + （600 × `CLKUSR` 周期）	—	—

⁶⁶ この値は、nCONFIG またはnSTATUS のLow パルス幅を拡張してコンフィグレーションを遅延させない場合に得ることができます。

⁶⁷ nSTATUS がモニターされている場合は、t_ST2CK 仕様に従ってください。nSTATUS がモニターされない場合は、t_CF2CK 仕様に従ってください。

⁶⁸ N はDCLK-DATA の比で、f_DCLK はシステムが動作しているDCLK 周波数です。

⁶⁹ 最小値と最大値は、デバイスを初期化するためのクロックソースとして内部オシレーターが使用される場合にのみ適用されます。

AS コンフィグレーション・タイミング

表 50. Cyclone^® 10 GX デバイスにおけるAS ×1 およびAS ×4 コンフィグレーションのAS タイミング・パラメーター-暫定仕様.
最小値と最大値は、デバイスを初期化するためのクロックソースとして内部オシレーターが選択される場合にのみ適用されます。

t_CF2CD、t_CF2ST0、t_CFG、t_STATUS、およびt_CF2ST1 のタイミング・パラメーターは、 Cyclone^® 10 GX デバイスにおけるPS タイミング・パラメーターの表にリストされているPS（パッシブシリアル）モードのタイミング・パラメーターと同じです。
シンボル	パラメーター	Min	Max	単位
t_CO	`DCLK` の立ち下がりエッジから`AS_DATA0`/`ASDO` 出力	—	2	ns
t_SU	`DCLK` の立ち下がりエッジ前のデータ・セットアップ時間	1	—	ns
t_DH	`DCLK` の立ち下がりエッジ後のデータホールド時間	1.5	—	ns
t_CD2UM	`CONF_DONE` High からユーザーモード	175	830	μs
t_CD2CU	`CONF_DONE` High から`CLKUSR` イネーブル	4 × 最大`DCLK` 周期	—	—
t_CD2UMC	`CONF_DONE` High から`CLKUSR` オプションがオンのユーザーモード	t_CD2CU + （600 × `CLKUSR` 周期）	—	—

AS コンフィグレーション・スキームにおけるDCLK 周波数仕様

表 51. AS コンフィグレーション・スキームにおけるDCLK 周波数仕様-暫定仕様.
次の表には、AS コンフィグレーション・スキームの内部クロック周波数仕様が記載されています。

`DCLK` 周波数仕様は、内部オシレーターをコンフィグレーション・クロックソースとして使用する場合に適用されます。

AS マルチデバイス・コンフィグレーション・スキームは、100 MHz の`DCLK` 周波数をサポートしていません。

Quartus Prime ソフトウェアでは、12.5、25、50、および100 MHz のみを設定できます。
パラメーター	Min	Typ	Max	Quartus Prime ソフトウェアの設定	単位
AS コンフィグレーション・スキームにおけるDCLK 周波数	5.3	7.5	9.7	12.5	MHz
	10.5	15.0	19.3	25.0	MHz
	21.0	30.0	38.5	50.0	MHz
	42.0	60.0	77.0	100.0	MHz

PS コンフィグレーション・タイミング

表 52. Cyclone^® 10 GX デバイスにおけるPS タイミング・パラメーター-暫定仕様
シンボル	パラメーター	Min	Max	単位
t_CF2CD	`nCONFIG` Low から`CONF_DONE` Low	480	1,440	ns
t_CF2ST0	`nCONFIG` Low から`nSTATUS` Low	320	960	ns
t_CFG	`nCONFIG` Low パルス幅	2	—	μs
t_STATUS	`nSTATUS` Low パルス幅	268	3,000 ⁷⁰	μs
t_CF2ST1	`nCONFIG` High から`nSTATUS` High	—	3,000 ⁷¹	μs
t_CF2CK ⁷²	`nCONFIG` High から`DCLK` の最初の立ち上がりエッジ	3,010	—	μs
t_ST2CK ⁷²	`nSTATUS` High から`DCLK` の最初の立ち上がりエッジ	10	—	μs
t_DSU	`DCLK` の立ち上がりエッジ前の`DATA[ ]`セットアップ時間	5.5	—	ns
t_DH	`DCLK` の立ち上がりエッジ後の`DATA[ ]`ホールド時間	0	—	ns
t_CH	`DCLK` High 時間	0.45 × 1/f_MAX	—	s
t_CL	`DCLK` Low 時間	0.45 × 1/f_MAX	—	s
t_CLK	`DCLK` 周期	1/f_MAX	—	s
f_MAX	`DCLK` 周波数	—	125	MHz
t_CD2UM	`CONF_DONE` High からユーザーモード⁷³	175	830	μs
t_CD2CU	`CONF_DONE` High から`CLKUSR` イネーブル	4 × 最大`DCLK` 周期	—	—
t_CD2UMC	`CONF_DONE` High から`CLKUSR` オプションがオンのユーザーモード	t_CD2CU + （600 × `CLKUSR` 周期）	—	—

⁷⁰ この値は、nCONFIG またはnSTATUS のLow パルス幅を拡張してコンフィグレーションを遅延させない場合に適用されます。

⁷¹ この値は、外部でnSTATUS をLow に保持してコンフィグレーションを遅延させない場合に適用されます。

⁷² nSTATUS がモニターされている場合は、t_ST2CK 仕様に従ってください。nSTATUS がモニターされない場合は、t_CF2CK 仕様に従ってください。

⁷³ 最小値と最大値は、デバイスを初期化するためのクロックソースとして内部オシレーターが選択される場合にのみ適用されます。

初期化

表 53. Cyclone^® 10 GX デバイスにおける初期化クロックソース・オプションと最大周波数-暫定仕様
初期化クロックソース	コンフィグレーション・スキーム	最大周波数（MHz）	クロックサイクルの最小数
内部オシレーター	AS、PS、およびFPP	12.5	600
`CLKUSR` ⁷⁴ ⁷⁵	AS、PS、およびFPP	100	600

⁷⁴ CLKUSR を初期化クロックソースとして使用可能にするには、Quartus Prime ソフトウェアのDevice and Pin Options ダイアログボックスのGeneral パネルで、Enable user-supplied start-up clock (CLKUSR)オプションをオンにします。

⁷⁵ CLKUSR ピンをAS とトランシーバーのキャリブレーションに同時に使用する場合、唯一許容される周波数は100 MHz です。

コンフィグレーション・ファイル

コンフィグレーション・スキームのコンフィグレーション・ビットストリーム形式には、次の2 種類があります。

PS およびFPP：.rbf（Raw バイナリーファイル）
AS：.rpd（Raw プログラミング・データファイル）

.rpd ファイルのサイズは、インテル・コンフィグレーション・デバイスの容量に従います。ただし、.rpd ファイルの実際のコンフィグレーション・ビットストリーム・サイズは.rbf ファイルと同じです。

表 54. Cyclone^® 10 GX デバイスにおけるコンフィグレーション・ビットストリーム・サイズ-暫定仕様.
以下の表を使用して、デザインのコンパイル前のファイルサイズを見積もってください。16 進数ファイル（.hex）や表形式のテキストファイル（.ttf）など、コンフィグレーション・ファイル形式によってファイルサイズは異なります。

さまざまなタイプのコンフィグレーション・ファイルとファイルサイズについては、Quartus Prime ソフトウェアを参照してください。ただし、特定のバージョンのQuartus Prime ソフトウェアの場合、同じデバイスを対象とするデザインはすべて、同じ非圧縮のコンフィグレーション・ファイルサイズを持ちます。

IOCSR（I/O コンフィグレーション・シフトレジスター）は、デバイスI/O ペリフェラルの設定を容易にする長いシフトレジスターです。IOCSR ビットストリームは、非圧縮コンフィグレーション・ビットストリームの一部であり、具体的にはCvP（Configuration via Protocol）機能用です。

非圧縮コンフィグレーション・ビットストリーム・サイズは、コンフィグレーション・アルゴリズムの改善および最適化のために変更される可能性があります。
製品タイプ	製品ライン	非圧縮コンフィグレーション・ビットストリーム・サイズ（ビット）	IOCSR ビットストリーム・サイズ（ビット）	推奨されるEPCQ-L シリアル・コンフィグレーション・デバイス
Cyclone^® 10 GX	GX 085	81,923,582	2,507,264	EPCQ-L256 またはそれ以上の密度
	GX 105	81,923,582	2,507,264	EPCQ-L256 またはそれ以上の密度
	GX 150	81,923,582	2,507,264	EPCQ-L256 またはそれ以上の密度
	GX 220	81,923,582	2,507,264	EPCQ-L256 またはそれ以上の密度

最小コンフィグレーション時間の見積もり

表 55. Cyclone^® 10 GX デバイスにおける最小コンフィグレーション時間の見積もり-暫定仕様. 推定値は、 Cyclone^® 10 GX デバイスにおけるコンフィグレーション・ビットストリーム・サイズの表の非圧縮コンフィグレーション・ビットストリーム・サイズに基づいています。
製品タイプ	製品ライン	アクティブシリアル⁷⁶			高速パッシブパラレル⁷⁷
製品タイプ	製品ライン	幅	DCLK (MHz)	最小コンフィグレーション時間 (ms)	幅	DCLK (MHz)	最小コンフィグレーション時間 (ms)
Cyclone^® 10 GX	GX 085	4	100	204.81	32	100	25.60
	GX 105	4	100	204.81	32	100	25.60
	GX 150	4	100	204.81	32	100	25.60
	GX 220	4	100	204.81	32	100	25.60

⁷⁶ 最小コンフィグレーション時間は、100 MHz のDCLK 周波数に基づいて計算されます。外部CLKUSR のみが100 MHz の周波数精度を保証することができます。100 MHz の内部オシレーターを使用すると、実際の周波数が100 MHz にならないことがあります。内部オシレーターを使用するDCLK 周波数については、AS コンフィグレーション・スキームにおけるDCLK 周波数仕様の表を参照してください。

⁷⁷ 最大FPGA FPP 帯域幅は、一部の外部ストレージまたは制御ロジックから利用可能な帯域幅を超える場合があります。

リモート・システム・アップグレード

表 56. Cyclone^® 10 GX デバイスにおけるリモート・システム・アップグレードの回路のタイミング仕様-暫定仕様
パラメーター	Min	Max	単位
f_{MAX_RU_CLK} ⁷⁸	—	40	MHz
t_{RU_nCONFIG} ⁷⁹	250	—	ns
t_{RU_nRSTIMER} ⁸⁰	250	—	ns

⁷⁸ このクロックは、リモートシステムのアップグレード回路にユーザーから供給されます。ALTREMOTE_UPDATE IP コアを使用している場合は、ALTREMOTE_UPDATE IP コアにユーザーが供給したクロックがこの仕様を満たしている必要があります。

⁷⁹ これは、最小タイミング指定のためにALTREMOTE_UPDATE IP コアHigh のリコンフィグレーション入力のストローブに相当します。

⁸⁰ これは、最小タイミング指定のためにALTREMOTE_UPDATE IP コアHigh のreset_timer 入力のストローブに相当します。

ユーザー・ウォッチドッグ内部回路のタイミング仕様

表 57. Cyclone^® 10 GX デバイスにおけるユーザー・ウォッチドッグ内部オシレーターの周波数仕様-暫定仕様
パラメーター	Min	Typ	Max	単位
ユーザー・ウォッチドッグ内部オシレーターの周波数	5.3	7.9	12.5	MHz

I/O タイミング

Quartus Prime タイミング・アナライザーは、配置配線が完了した後にデザインの詳細情報をもとに、より精度の高い正確なI/O タイミングデータを提供します。

プログラマブルIOE 遅延

表 58. Cyclone^® 10 GX デバイスにおけるIOE のプログラマブル遅延-暫定仕様.
各設定の正確な値については、Quartus Prime ソフトウェアの最新バージョンを使用してください。

プログラマブルIOE 遅延設定はI/O バッファーにのみ適用され、PHYLite IP コアの他の遅延要素には適用されません。
パラメーター⁸¹	使用可能な設定	最小オフセット⁸²	高速モデル		低速モデル		単位
パラメーター⁸¹	使用可能な設定	最小オフセット⁸²	拡張	工業用	–E5、–I5	–E6、–I6	単位
Input Delay Chain Setting (`IO_IN_DLY_CHN`)	64	0	2.012	2.003	5.241	6.035	ns
Output Delay Chain Setting (`IO_OUT_DLY_CHN`)	16	0	0.478	0.475	1.263	1.462	ns

⁸¹ Assignment Name カラムでInput Delay Chain Setting またはOutput Delay Chain Setting を選択すると、Quartus Prime ソフトウェアでこの値を設定できます。

⁸² 最小オフセットには、固有遅延が含まれていません。

用語集

表 59. 用語集
用語	定義
差動I/O 規格	レシーバーの入力波形トランスミッタの出力波形
f_HSCLK	I/O PLL 入力クロック周波数
f_HSDR	高速I/O ブロック：LVDSの最大/最小データ転送レート（f_HSDR = 1/TUI）、DPA なし
f_HSDRDPA	高速I/O ブロック：LVDSの最大/最小データ転送レート（f_HSDR = 1/TUI）、DPA あり
J	高速I/O ブロック：デシリアライゼーション・ファクター（パラレル・データ・バスの幅）
JTAG タイミング仕様	JTAG タイミング仕様
R_L	レシーバー差動入力ディスクリート抵抗（ Cyclone^® 10 GX デバイスの外部）
サンプリング・ウィンドウ（SW）	タイミングダイアグラム：データが正しくキャプチャーされるために有効でなければならない期間。セットアップ時間とホールド時間は、サンプリング・ウィンドウ内の理想的なストローブ位置を決定します。
シングルエンド電圧リファレンス形式のI/O 規格	SSTL とHSTL I/O のJEDEC 規格は、AC とDC の両方の入力信号値を定義しています。AC 値は、レシーバーがそのタイミング仕様を満たさなければならない電圧レベルを示します。DC 値は、レシーバーの最終的なロジック状態が明白に定義されている電圧レベルを示します。レシーバー入力がAC 値を超えた後、レシーバーは新しいロジック状態に変化します。入力がDC しきい値を超えていれば、新しいロジック状態が維持されます。このアプローチは、入力波形のリンギングの存在下で予測可能なレシーバータイミングを提供することを意図しています。シングルエンド電圧リファレンス形式のI/O 規格
t_C	高速レシーバー/トランスミッタの入力および出力クロック周期
TCCS（チャネル間スキュー）	同じPLL によってドライブされるチャネル全体のt_CO のばらつきやクロックスキューを含む、最速の出力エッジと最低速の出力エッジ間のタイミング差。クロックはTCCS 測定に含まれます（この表のSW のタイミングダイアグラム図を参照）。
t_DUTY	高速I/O ブロック：高速トランスミッタ出力クロック上のデューティサイクル
t_FALL	信号のHigh からLow への遷移時間（80～20%）
t_INCCJ	PLL クロック入力のサイクル間ジッター許容値
t_{OUTPJ_IO}	PLL でドライブされるGPIO の周期ジッター
t_{OUTPJ_DC}	PLL でドライブされる専用クロック出力の周期ジッター
t_RISE	信号のLow からHigh への遷移時間（20～80%）
TUI（Timing Unit Interval）	スキュー、伝播遅延、およびデータ・サンプリング・ウィンドウのために許容されるタイミングバジェット。（TUI = 1/（レシーバー入力クロック周波数の逓倍係数）= t_C/w）
V_CM(DC)	DC コモンモード入力電圧
V_ICM	コモンモード入力電圧：レシーバーにおける差動信号のコモンモード
V_ID	入力差動電圧振幅：レシーバーにおける差動伝送の正導体と相補導体間の電圧の差
V_DIF(AC)	AC 差動入力電圧：スイッチングに必要な最小AC 入力差動電圧
V_DIF(DC)	DC 差動入力電圧：スイッチングに必要な最小DC 入力差動電圧
V_IH	電圧入力High：デバイスがロジックHigh として受け入れる、入力に印加される最小正電圧
V_IH(AC)	入力High レベルAC 電圧
V_IH(DC)	入力High レベルDC 電圧
V_IL	電圧入力Low：デバイスがロジックLow として受け入れる、入力に印加される最大正電圧
V_IL(AC)	入力Low レベルAC 電圧
V_IL(DC)	入力Low レベルDC 電圧
V_OCM	出力コモンモード電圧：トランスミッタにおける差動信号のコモンモード
V_OD	出力差動電圧振幅：トランスミッタにおける差動伝送ラインの正導体と相補導体間の電圧の差
V_SWING	差動入力電圧
V_IX	入力差動クロスポイント電圧
V_OX	出力差動クロスポイント電圧
W	高速I/O ブロック：クロック・ブースト・ファクター

改訂履歴

日付	バージョン	変更内容
2017年5月	2017.05.08	初版