AN 754:インテルの低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

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AN-754 | 2019.04.03

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AN 754: Intel の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

MIPI D-PHYとは

Mobile Industry Processor Interface（MIPI）とは、モバイル・デバイス内でコンポーネント間の相互接続に使用される、高速シリアル・インタフェース・ソリューションを規定している業界コンソーシアムのことを指します。このコンソーシアムでは、多種多様なアプリケーションに向けたプロトコルと物理層の両方に対して標準規格が確定されます。 D-PHYは、カメラ・シリアル・インタフェース（CSI-2）およびディスプレイ・シリアル・インタフェース（DSI）プロトコルに多用されるMIPI物理層の標準規格です。デバイス間のストリーミング・ビデオ・インタフェースとして、カメラ（Imager）‐ホスト間インタフェースに向けてD-PHYを備えたCSI-2インタフェースを使用したり、モバイル・デバイス外部のアプリケーションにD-PHYを備えたCSI-2インタフェースを使用することができます。

MIPI動作の概略

D-PHYは、マスタとスレーブ間に同期接続を提供します。PHYをコンフィギュレーションするには、1つのクロックと1つ、もしくは複数の信号が最低でも必要となります。D-PHYは、データ・レーンごとに2本のワイヤ、そしてそのクロック・レーンに2本のワイヤを使用します。このようなレーンは、高速データ・トラフックではHigh-Speed（HS）信号モードでの動作が可能であり、制御が目的の場合であればLow-Power（LP）信号モードで動作可能です。

High-Speed信号モードでサポート可能な最大データ・レートは、トランスミッタ、レシーバ、およびインタコネクトの実装により異なります。具体的には、受動D-PHYに対してはHigh-Speedモードではレーンごとに約500～800 Mbpsのビット・レートが一般的な実装となります。ただし、一部のD-PHYアプリケーションにおいては、レーンごとのビット・レートは最大1.5 Gbpsまで許容可能です。また、Low-Powerモードでの最大データ・レートは、10 Mbpsとなります。

MIPI / D-PHY準拠のデバイスをIntel FPGAに接続する場合、以下の3つの実装方法が選択可能です。

アクティブ・レベル・シフタとして（Meticom MC2000xおよびMC2090xデバイスなどの）外部D-PHY ASSPを使用する方法
FPGA汎用I/O（GPIO）を備えたD-PHY準拠の作成にあたって受動抵抗ネットワークを使用する方法
より高いデータ・レートの達成に向けてFPGAトランシーバI/Oを使用する方法

本アプリケーション・ノートでは、受動抵抗ネットワークを使用することで低消費電力を実現する実装方法について説明します。

D-PHYは、双方向のデータ転送または単方向のデータ転送がサポート可能です。CSI-2プロトコルでは、単方向のデータ転送のみが必要とされます。よって、Intelの低消費電力FPGAに向けたMIPI D-PHY準拠のソリューションの実装は、単方向のデータ転送のみをサポートします。

受信インタフェース—FPGA I/Oは、カメラ・センサあるいはImagerなどのMIPI D-PHYトランスミッタ（TX）デバイスからHigh-SpeedまたはLow-Power信号を受信します。
送信インタフェース—FPGA I/Oは、HostあるいはDisplayなどのMIPI D-PHYレシーバ（RX）デバイスへHigh-SpeedまたはLow-Power信号を送信します。

High-Speed差動信号とLow-Powerシングル・エンド・シリアル信号は、異なる電気的特性を備えています。本アプリケーション・ノートは、MIPI D-PHY RX/TXをエミュレートする際におけるFPGA I/Oに向けたI/O規格の推奨事項を説明し、FPGA I/OとMIPIインタフェース間の電気的互換性についての情報を提供します。Single-Endedモードは、Low-PowerモードにおいてLVCMOSあるいはHSTL I/O規格を使用し、High-Speedモードにおいては差動I/O規格（LVDS）を使用します。抵抗は互換性を持つD-PHYを作成するために、接続、分離、終端、およびレベル・セットに使用されます。

機能の説明：FPGA受信インタフェースとFPGA送信インタフェース

FPGAに統合されたMIPI D-PHY IPは、1つのクロックと1つあるいは複数のデータ・レーンから成るシリアル・データを送受信することが可能です。データ・レーンは、次の図で示すように単方向モードで受動抵抗ネットワークを介してHigh-Speed信号とLow-Power信号の切り替えが可能です。これは、IPソースやサードパーティIPパートナによってはMIPI CSI-2プロトコル・コントローラに統合されたり、大量のIPブロックとなる場合があります。FPGAロジック内に構築する必要があるD-PHY機能にとって、レーン制御とインタフェース・ロジックは必要不可欠となります。

図 1. FPGA単方向レシーバの実装を表すブロック図この図は、コモン・レジスタ・コンフィギュレーションにおける単一レーン内でのHigh-SpeedモードとLow-Powerモードを表しています。

図 2. FPGA単方向トランスミッタの実装を表すブロック図

この図は、コモン・レジスタ・コンフィギュレーションにおける単一レーン内でのHigh-SpeedモードとLow-Powerモードを表しています。

インタフェースがHigh-Speedモードである場合、MIPI D-PHY RXデバイスは100 Ωの差動終端を表示します。また、ラインのコモン・モードがインタフェースはLow-Powerモードであることを示す場合、100 Ωの終端はHigh Zに切り替えられます。

MIPI D-PHY実装に向けたI/O規格

表 1. MIPI D-PHY実装に向けたI/O規格このテーブルは、High-SpeedあるいはLow-Power RX/TXモードでMIPI D-PHYを実装する際に、FPGA I/OバッファでサポートされるI/O規格をリストしています。推奨のI/O規格は、FPGAデバイスによっては1つのI/Oバンク内で共存可能であるという点を考慮し選択しています。

High-Speed

Low-Power

High-SpeedおよびLow-Power
デバイス	FPGA I/O Bufferモード	Signalingモード	I/O規格	I/O電源電圧（V）
デバイス	FPGA I/O Bufferモード	Signalingモード	I/O規格	入力	出力
Cyclone^® IV , Cyclone^® V, インテル^® Cyclone^® 10 LP, インテル^® MAX^® 10	RX	High-speed	LVDS ¹	2.5 ²	—
	RX	Low-power	HSTL-12 ¹、1.2 V LVCMOS	2.5 ²、1.2	—
	TX	High-speed	差動HSTL-18 ³	—	1.8
	TX	Low-power	1.8 V LVCMOS ³、2.5 V LVCMOS	—	1.8、2.5

¹ LVDSは、 Cyclone^® Vデバイスで入力バッファとしてFPGAがコンフィギュレーションされている場合、HSTL-12と同じI/Oバンク内で共存が可能です。

² LVDSおよびHSTL-12 I/O規格の入力バッファは、 Cyclone^® VデバイスのV_CCPDによって電源供給されます。

³ HSTL-18は、 Cyclone^® IV GX、インテル^® Cyclone^® 10 LP、およびインテル^® MAX^® 10デバイスで出力バッファーとしてFPGAがコンフィグレーションされている場合、1.8 V LVCMOSと同じI/O バンク内で共存が可能です。

MIPI D-PHYの仕様

レシーバに向けたMIPI D-PHYの仕様

表 2. High-Speed MIPI D-PHYレシーバDCの仕様この表は、MIPI AllianceによるMIPI D-PHY規格で明記されたMIPI D-PHYレシーバHigh-Speed信号DCの仕様を示しています。
パラメータ	説明	Min	Typical	Max	単位
V_CMRX(DC)	コモンモード電圧高速受信モード	70	—	330	mV
V_IDTH	差動入力Highスレッショルド	—	—	70	mV
V_IDTL	差動入力Lowスレッショルド	–70	—	—	mV
V_IHHS	シングル・エンド入力High電圧	—	—	460	mV
V_ILHS	シングル・エンド入力Low電圧	–40	—	—	mV
V_TERM-EN	高速終端イネーブル用シングル・エンド・スレッショルド	—	—	450	mV
Z_ID	差動入力インピーダンス	80	100	125	Ω

表 3. Low-Power MIPI D-PHYレシーバDCの仕様この表は、MIPI AllianceによるMIPI D-PHY規格で明記されたMIPI D-PHYレシーバLow-Power信号DCの仕様を示しています。
パラメータ	説明	Min	Typical	Max	単位
V_IH	ロジック1入力電圧	880	—	—	mV
V_IL	ロジック0入力電圧。Ultra Low Power（ULP）状態ではありません。	—	—	550	mV

トランスミッタに向けたMIPI D-PHYの仕様

表 4. High-Speed MIPI D-PHYトランスミッタDCの仕様このテーブルは、MIPI AllianceによるMIPI D-PHY規格で明記されたMIPI D-PHYトランスミッタHigh-Speed信号DCの仕様を示しています。
パラメータ	説明	Min	Typical	Max	単位
V_CMTX	High-Speedトランスミット・スタティック・コモンモード電圧 ⁴	150	200	250	mV
\|ΔV_CMTX(1,0)\|	V_CMTXは、出力がDifferential-1またはDifferential-0であると不一致となります。 ⁵	—	—	5	mV
\|V_OD\|	High-Speedトランスミット差動電圧⁴	140	200	270	mV
\|ΔV_OD\|	V_ODは、出力がDifferential-1あるいはDifferential-0である場合、不一致となります。⁵	—	—	10	mV
V_OHHS	High-Speed出力High電圧⁴	—	—	360	mV
Z_OS	シングル・エンド出力インピーダンス	40	50	62.5	Ω
ΔZ_OS	シングル・エンド出力インピーダンスの不一致	—	—	10	%

表 5. Low-Power MIPI D-PHYトランスミッタDCの仕様この表は、MIPI AllianceによるMIPI D-PHY規格で明記されたMIPI D-PHYトランスミッタLow-Power信号DCの仕様を示しています。
パラメータ	説明	Min	Typical	Max	単位
V_OH	Thevenin出力Highレベル	1.1	1.2	1.3	V
V_OL	Thevenin出力Lowレベル	–50	—	50	mV

⁴ Z_ID範囲内でロード・インピーダンスをドライブする場合に適用されます。

⁵ 放射を最低限に抑えシグナル・インテグリティを最適化するには、ΔV_ODとΔV_CMTX(1,0)を最小にすることを推奨します。

FPGA I/O規格の仕様

MIPIレシーバに向けたFPGA I/O規格の仕様

1.2 V LVCMOS、HSTL-12、およびLVDS I/O規格に向けたDC仕様は、それぞれのデバイスのデータシートに記載されたとおりです。FPGAがMIPI D-PHYレシーバとして機能する際、MIPI D-PHYトランスミッタから送信されたHigh-Speed信号とLow-power信号は、受動抵抗ネットワークを使用することでここで挙げるFPGA I/O規格を満たすことができます。

表 6. 1.2 V LVCMOS I/O規格のDC仕様
I/O規格	V_CCIO (V)			V_IL (V)		V_IH (V)
I/O規格	Min	Typ	Max	Min	Max	Min	Max
1.2 V	1.14	1.2	1.26	–0.3	0.35 × V_CCIO	0.65 × V_CCIO	V_CCIO + 0.3

表 7. シングル・エンドHSTL-12 I/Oリファレンス電圧の仕様
I/O規格	V_CCIO (V)			V_REF (V)			V_TT (V)
I/O規格	Min	Typ	Max	Min	Typ	Max	Min	Typ	Max
HSTL-12 Class I、II	1.14	1.2	1.26	0.48 × V_CCIO ⁶	0.50 × V_CCIO ⁶	0.52 × V_CCIO ⁶	—	0.50 × V_CCIO	—
HSTL-12 Class I、II	1.14	1.2	1.26	0.47 × V_CCIO ⁷	0.50 × V_CCIO ⁷	0.53 × V_CCIO ⁷	—	0.50 × V_CCIO	—

表 8. シングル・エンドHSTL-12 I/O規格の信号仕様
I/O規格	V_IL(DC) (V)		V_IH(DC) (V)		V_IL(AC) (V)		V_IH(AC) (V)
I/O規格	Min	Max	Min	Max	Min	Max	Min	Max
HSTL-12 Class I、II	–0.15	V_REF – 0.08	V_REF – 0.08	V_CCIO + 0.15	–0.24	V_REF – 0.15	V_REF – 0.15	V_CCIO + 0.24

表 9. LVDS I/O規格のDC仕様
I/O規格	V_CCIO (V)			V_ID (V)		V_ICM (V)
I/O規格	Min	Typ	Max	Min	Max	Min	条件	Max
LVDS	2.375	2.5	2.625	100	—	0.05	D_MAX ≤ 500 Mbps	1.8
						0.55	500 Mbps ≤ D_MAX ≤ 700 Mbps	1.8
						1.05	D_MAX > 700 Mbps	1.55

⁶ 記載した値は、DC入力リファレンス電圧であるV_REF(DC)です。

⁷ 記載した値は、AC入力リファレンス電圧であるV_REF(AC)です。

MIPIトランスミッターに向けたFPGA I/O規格の仕様

差動HSTL-18、1.8 V LVCMOS、および2.5 V LVCMOS I/O規格に向けたDC仕様は、それぞれのデバイスのデータシートに記載されたとおりです。FPGAがMIPI D-PHYトランスミッタとして機能する際、FPGA I/Oから送信されたHigh-Speed信号とLow-power信号は、受動抵抗ネットワークを使用することでHigh-SpeedおよびLow-Power MIPI D-PHYレシーバ仕様を満たすことができます。

表 10. 差動HSTL-18、1.8 V LVCMOS、および2.5 V LVCMOS I/O規格のDC仕様
I/O規格	V_CCIO (V)			V_OL (V)	V_OH (V)
I/O規格	Min	Typ	Max	Max	Min
HSTL-18⁸ Class I、II	1.71	1.8	1.89	0.4	V_CCIO – 0.4
1.8 V LVCMOS	1.71	1.8	1.89	0.45	V_CCIO – 0.45
2.5 V LVCMOS	2.375	2.5	2.625	0.4	2

⁸ 差動HSTL-18は、2つのシングル・エンドHSTL-18出力バッファで構成され擬似差動I/O規格です。1つのシングル・エンド出力バッファはPチャネルであり、もう1つのシングル・エンド出力バッファはNチャネル（Pチャネルが反転されたもの）です。出力差動信号（V_OD）は、V_OH–V_OLの差です。出力コモンモード電圧（V_OCM）はPチャネルとNチャネルに対し信号が交差する点です。

IBISシミュレーション

HyperLynxを使用したIBISシミュレーションを実行して、 Cyclone^® IV 、 Cyclone^® V 、インテル^® Cyclone^® 10 LP 、および Intel^® インテル^® MAX^® 10デバイス用のMIPI D-PHY、伝送ライン、パッシブ抵抗ネットワーク、およびFPGA I / O間のリンクシミュレーションを示します。シミュレーションは、パッシブ抵抗ネットワークのセットアップで次の信号モードを示しています。

High-Speed信号に向けた入力/出力差動およびコモンモード電圧レベル
Low-Power信号に向けたシングル・エンドの入力/出力HighおよびLow電圧レベル

通常動作中、High-Speed信号とLow-Power信号のどちらかでレーンをドライブすることが可能です。High-Speedレーンの状態は、Differential-0とDifferential-1です。Low-Power状態である2つのシングル・エンド・ラインは、動作モードによっては別の状態や同じ状態をドライブ可能です。Low-PowerレーンはLP00、LP11、LP01、LP10の4つの状態がドライブ可能です。

High-Speedモードは、 Cyclone^® Vおよびインテル^® Cyclone^® 10 LPデバイスに対し840 Mbpsでシミュレーションが可能で、インテル^® MAX^® 10デバイスであれば720 Mbpsでシミュレーションが可能です。Low-Powerモードは、 Cyclone^® V、インテル^® Cyclone^® 10 LP、インテル^® MAX^® 10デバイスに対し10 Mbpsで動作可能です。このシミュレーションでは、500 psの伝送遅延を持つ50 Ωの特性インピーダンスを有していると仮定するシンプルな伝送ラインを使用します。

レシーバとしてのFPGA：HS-RXおよびLP-RXモードのシミュレーション

HS-RXおよびLP-RXモードのシミュレーションでは、FPGAは単一のレーンでMIPI D-PHY TX デバイスからのMIPI D-PHY High-Speed信号およびLow-Power信号を受信するレシーバとして機能します。差動終端は、単一レーン内でLVDSペアにおいて300 Ωで固定されています。High-Speedモード終端の複雑な切り替えを避けるには、終端をHighに設定します。終端は伝送線路の特性インピーダンスとは一致しませんが、終端はターゲットとするデータ・レートで必要な信号品質をサポートします。ライン間の300 Ωロードは、Low-Powerモードおよび LP01やLP10ステートでのローディングを最小化します。この2つの固定された直列終端抵抗は、Low-Power信号に対して使用されます。

図 3. レシーバとしてのFPGA：HS-RXおよびLP-RXモードのIBISシミュレーション回路

レシーバとしてのFPGA：シミュレーション結果

Cyclone^® IV、 Cyclone^® V、およびインテル^® MAX^® 10デバイスに向けてシミュレーションされた波形図は、推奨設定に基づいています。FPGA I/O ピンで使用されるI/O 規格は、通常の条件下でのMIPI D-PHY TXデバイスから伝送される以下の電圧レベルに準拠しています。

High-Speed信号—出力差動（V_OD）およびコモン・モード（V_OCM）電圧レベル
Low-Powerシングル・エンド信号—出力電圧High（V_OH）および出力電圧Low（V_OL）信号

FPGA As Receiver: Simulation Results Using Cyclone IV and インテル Cyclone 10 LP Devices

図 4. インテル^® Cyclone^® 10 LP FPGA のレシーバ・ダイにおいて840 Mbpsで計測したHS-RXモードのアイ・ダイアグラムTrue（P）信号およびInverted（N）信号は紫と緑で表示されます。P信号およびN信号は重複し、差動信号（P-N）は黄で表示されます。

図 5. LP11およびLP00ステートに対し Cyclone^® IVおよびインテル^® Cyclone^® 10 LP FPGA のレシーバ・ダイにおいて10 Mbpsで計測したLP-RXモードの波形図DP信号は青、そしてDN信号はピンクで表示されます。DN信号（ピンク）はDP信号（青）と重複しますが、これは両信号が同じステートLP11、LP00）にドライブされているためです。

図 6. LP10およびLP01ステートに対し Cyclone^® IVおよびインテル^® Cyclone^® 10 LP FPGA のレシーバ・ダイにおいて10 Mbpsで計測したLP-RXモードの波形図DP信号とDN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。

レシーバとしてのFPGA： Cyclone Vデバイスを使用した場合のシミュレーション結果

図 7. Cyclone^® V FPGAのレシーバ・ダイにおいて840 Mbpsで計測したHS-RXモードのアイ・ダイアグラムTrue（P）信号およびInverted（N）信号は紫と緑で表示されます。P信号およびN信号は重複し、差動信号（P-N）は黄で表示されます。

図 8. LP11およびLP00ステートに対し Cyclone^® V FPGAのレシーバ・ダイにおいて10 Mbpsで計測したLP-RXモードの波形図DP信号は緑、そしてDN信号は赤で表示されます。DN信号（赤）はDP信号（緑）と重複しますが、これは両信号が同じステートLP11、LP00）にドライブされているためです。

図 9. LP10およびLP01ステートに対し Cyclone^® V FPGAのレシーバ・ダイにおいて10 Mbpsで計測したLP-RXモードの波形図DP信号とDN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。

レシーバとしてのFPGA：インテル MAX 10デバイスを使用した場合のシミュレーション結果

図 10. インテル^® MAX^® 10 FPGAのレシーバ・ダイにおいて720 Mbpsで計測したHS-RXモードのアイ・ダイアグラムTrue（P）信号およびInverted（N）信号は黄とピンクで表示されます。P信号およびN信号は重複し、差動信号（P-N）は青で表示されます。

図 11. LP11およびLP00ステートに対しインテル^® MAX^® 10 FPGAのレシーバ・ダイにおいて10 Mbpsで計測したLP-RXモードの波形図DP信号は青、そしてDN信号は赤で表示されます。DN信号（赤）はDP信号（青）と重複しますが、これは両信号が同じステートLP11、LP00）にドライブされているためです。

図 12. LP10およびLP01ステートに対しインテル^® MAX^® 10 FPGAのレシーバ・ダイにおいて10 Mbpsで計測したLP-RXモードの波形図DP信号とDN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。

トランスミッタとしてのFPGA：HS-TXおよびLP-TXモードのシミュレーション

HS-TXおよびLP-TXモードのシミュレーションでは、 FPGAはMIPI D-PHY TXデバイスとして機能します。MIPI D-PHY RXデバイスは、3.0 pFのワースト・ケースである容量性負荷を有するパッケージ寄生容量（package parasitic）コンポーネントによって表現されます。

インタフェースがHigh-Speedモードである場合、MIPI D-PHY RXデバイスはこの（トランスミッタとしてのFPGA：HS-TモードのIBISシミュレーション回路の図で示すように）シミュレーションにて、100 Ωの差動終端を提示します。ラインのコモン・モードによってインタフェースがLow-Powerモードであることが示される場合、100 Ωの終端はHigh Zに切り替えられますが、これは（トランスミッタとしてのFPGA：LP-TXモードのIBISシミュレーション回路の図にあるように） LP-TXモードのIBISシミュレーション回路には表示されません。このシミュレーションでは、MIPI D-PHY High-SpeedレシーバはLow-Powerモード動作中オフとなるため、入力差動終端は削除されます。

IBISシミュレーションは異なるモードで以下のようにバッファを使用します。

High-Speedモード
- 信号を送信するために、差動バッファが使用されます。
- 2つのシングル・エンド・バッファは、トライステート出力として動作するために入力モードでコンフィギュレーションされます。
Low-Powerモード
- 差動バッファはトライステート出力として動作するため入力モードでコンフィギュレーションされます。
- 信号を送信するために、2つのシングル・エンド・バッファが使用されます。

図 13. トランスミッタとしてのFPGA：HS-TXモードのIBISシミュレーション回路

図 14. トランスミッタとしてのFPGA：LP-TXモードのIBISシミュレーション回路

トランスミッタとしてのFPGA：シミュレーション結果

Cyclone^® V、インテル^® Cyclone^® 10 LP、およびインテル^® MAX^® 10デバイスに向けてシミュレーションされた波形図は、推奨設定に基づいています。

FPGA I/Oピンで使用されるI/O規格は、通常の条件下でのHigh-SpeedおよびLow-Power MIPI D-PHY RXデバイス用に定義された以下の電圧レベルに準拠しています。

High-Speed信号—入力差動（V_ID）およびコモン・モード（V_ICM）電圧レベル
Low-Powerシングル・エンド信号—入力電圧High（V_IH）および入力電圧Low（V_IL）信号

High-Speed信号の信号品質は、FPGAが受信インタフェースとして動作する場合のHigh-Speed信号と比較してジッタが抑えられるため、その品質はより良いものとなります。ロードでの100 Ω差動終端抵抗は、伝送線路の特性インピーダンスと一致する望ましいインピーダンスを提供します。

トランスミッターとしてのFPGA： Cyclone IVおよびインテル Cyclone 10 LPデバイスを使用したシミュレーション結果

図 15. MIPI D-PHYのレシーバ・ダイにおいて840 Mbpsで計測した Cyclone^® IVおよびインテル^® Cyclone^® 10 LP HS-TXモードのアイ・ダイアグラムTrue（P）信号およびInverted（N）信号は紫と青で表示されます。差動信号（P-N）は緑で表示されます。

図 16. LP11およびLP00ステートに対し Cyclone^® IV FPGA のレシーバー・ダイにおいて10 Mbpsで計測したLP-RXモードの波形図DP信号はピンク、そしてDN信号は黄で表示されます。DN信号（黄）はDP信号（ピンク）と重複しますが、これは両信号が同じステートLP11、LP00）にドライブされているためです。

図 17. LP10およびLP01ステートに対し Cyclone^® IV FPGA のレシーバ・ダイにおいて10 Mbpsで計測したLP-RXモードの波形図DP信号とDN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。

トランスミッタとしてのFPGA： Cyclone Vデバイスを使用した場合のシミュレーション結果

図 18. MIPI D-PHYレシーバ・ダイにおいて840 Mbpsで計測した Cyclone^® V HS-TXモードのアイ・ダイアグラムTrue（P）信号およびInverted（N）信号は紫と橙で表示されます。差動信号（P-N）は赤で表示されます。

図 19. LP11およびLP00ステートのMIPI D-PHYレシーバ・ダイにおいて10 Mbpsで計測した Cyclone^® V LP-TXモードの波形図DP信号は黄、そしてDN信号は青で表示されます。DN信号（青）はDP信号（黄）と重複しますが、これは両信号が同じステートLP11、LP00）にドライブされているためです。

図 20. LP10およびLP01ステートのMIPI D-PHYレシーバ・ダイにおいて10 Mbpsで計測した Cyclone^® V LP-TXモードの波形図DP信号とDN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。

トランスミッタとしてのFPGA：インテル MAX 10デバイスを使用した場合のシミュレーション結果

図 21. MIPI D-PHYレシーバ・ダイにおいて720 Mbpsで計測したインテル^® MAX^® 10 HS-TXモードのアイ・ダイアグラムTrue（P）信号およびInverted（N）信号は黄とピンクで表示されます。差動信号（P-N）は青で表示されます。

図 22. LP11およびLP00ステートのMIPI D-PHYレシーバ・ダイにおいて10 Mbpsで計測したインテル^® MAX^® 10 LP-TXモードの波形図DP信号は赤、そしてDN信号は青で表示されます。DN信号（青）はDP信号（赤）と重複しますが、これは両信号が同じステートLP11、LP00）にドライブされているためです。

図 23. LP10およびLP01ステートのMIPI D-PHYレシーバ・ダイにおいて10 Mbpsで計測したインテル^® MAX^® 10 LP-TXモードの波形図DP信号とDN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。

PCBデザイン・ガイドライン

MIPI TXおよびRXデバイス間の相互接続は、慎重に設計する必要があります。相互接続には、PCBトレース、コネクタ（使用している場合）、ケーブル・メディア（通常はflex-foils）が含まれます。

以下は信号品質のガイドラインです。

データ有効マージンが最大になるよう、すべてのペアの電気的長さを可能な限りマッチさせます。
パッシブ・コンポーネントを可能な限りFPGAの近くに配置します。High-Speed信号トレースに受動抵抗を配置する際、スタブを避け、Low-Power信号トレースからHigh-Speedトレースへのスタブの長さを最小限に抑えます。
可能な限りFPGA I/Oのオンチップ終端機能を使用します。
ラインごとに基準特性インピーダンス・レベルは、差動に対しては100 Ω、シングル・エンドに対しては50 Ωです。PCB上のトレースのインピーダンスを制御して、ドライバ出力インピーダンスと動作周波数を超える入力インピーダンス間におけるインピーダンスの不一致を防ぎます。
トレースは同じ長さで、その長さも極力短く保ちます。インタコネクトをまたぐ信号のフライト・タイムは、2 nsを超えないようにします。
全ての高速差動トレースが同じ長さであることを確認します。作動チャネルは、低消費電力のシングル・エンド信号にも使用されます。Intelでは、非常に緩く結合された差動伝送線路にのみこれを適用することを推奨しています。
プローブ・ポイントが必要であれば、プローブ・ポイントがトレースと一致しており、かつ伝送線路スタブを引き起こさないことを確認します。
MIPI信号上やMIPI信号付近にノイズの多い信号（電圧レギュレータ・モジュール、クロック・ジェネレータ）を配置しないようにします。
MIPI D-PHY実装についてのテーブル内にリストされたFPGA I/OでサポートされるI/O規格を使用してください。

まとめ

本アプリケーションでは、受動抵抗ネットワークおよびIBISシミュレーションの説明および検証を行いました。受動抵抗ネットワークを使用すれば、様々なFPGA GPIO接続を使用して、High-Speed信号とLow-Power信号両方の送受信が可能なFPGA I/Oベースの互換性のあるMIPI D-PHYを構築することができます。受動抵抗ネットワークは、MIPI D-PHYインタフェースを介してIntel FPGA I/OからMIPI D-PHY TXあるいはRXデバイスへの電気的互換性を持つ接続をイネーブルすることが可能です。

表 11. IBISシミュレーションで使用される受動抵抗値シミュレーション・ブロック図については、FPGA単方向レシーバ実装のブロック図およびFPGA単方向トランスミッタ実装のブロック図を参照してください。
FPGA実装	受動抵抗値（Ω）
FPGA実装	R_x	R_y	xx	yy	zz
FPGA単方向レシーバ実装	300	100	—	—	—
FPGA単方向トランスミッタ実装	—	—	150	60	100

表 12. Intel FPGA GPIOを使用して達成可能な最大データ・レート達成可能な最大データ・レートは、デバイスのスピード・グレードによって異なります。
デバイス	サポートされるデータ・レート（Mbps）
Cyclone^® IV、 Cyclone^® V、インテル^® Cyclone^® 10 LP	840
インテル^® MAX^® 10	720

Intelでは、設定したい動作周波数での明確なシステム設定およびPCB情報に基づいて信号品質を検証するには、HSPICE/IBISシミュレーションの実行を推奨しています。

実際に達成可能な周波数は、デザインやシステム固有の要因に依存します。達成可能な最大周波数を決定するには、具体的なデザイン、システム設定、およびPCB情報を基にHSPICE/IBISシミュレーションを実行してください。

異なる方法（I/O、受動ネットワーク、およびFPGAデバイス）を持つMIPI D-PHY受動ソリューションは、複数のデモ・ボードを使用することで有効であることが証明されています。参照として以下のデモ・ボードが使用可能です。

Intel 10M50評価キット、EK-10M50F484（2016年3月以降利用可能）
Arrow DECA インテル^® MAX^® 10評価キット

デモ・ボードの詳細については、Intelまでお問い合わせください。

AN 754のドキュメント改訂履歴：Intel低コストFPGAのパッシブ抵抗ネットワークを備えたMIPID-PHYソリューション

ドキュメント・バージョン	変更内容
2019.04.03	結論セクションのデモボード：開発キットで使用するための内部HSMCパッシブD-PHYラボ検証ボードを削除。
2018.06.15	MIPI D-PHY実装XテーブルのI / O標準で Cyclone^® IV GXを Cyclone^® IVに変更。結論のセクションで、異なるV_CCIOを搭載した他のI/O規格も使用できるMIPID-PHYソリューションに関する注記を削除。インテル^® Cyclone^® 10 LPデバイスのサポートを追加。

日付	バージョン	変更内容
2017年11月	2017.11.20	リンクを更新。
2017年5月	2017.05.08	Intelとしてブランド名を変更。
2015年12月	2015.12.23	初版