インテル^® Stratix 10^® デバイスには、平衡遅延でファブリック全体に信号を配信するための専用リソースが含まれています。これらのリソースは、通常、クロック信号に使用されます。これらのリソースは、スキューの少ない他の信号にも使用できます。 インテル^® Stratix 10^® では、これらのリソースは、さまざまなサイズの低スキュークロックツリーの実装を可能にするプログラマブル・クロック・ルーティング・ネットワークとして実装されています。

PLL（Phase-Locked Loop）は、デバイス・クロック管理、外部システムクロック管理、および高速I/Oインターフェイスのための堅牢なクロック管理と合成機能能を提供しています。

インテル^® Stratix 10^® デバイスファミリーは次コア・アプリケーションのPLLを有します。

• fPLL—フラクショナルPLLまたは整数PLLとして動作可能です。
• I/O PLL—整数PLLとしてのみ動作可能です。

fPLLは、HSSIバンクでトランシーバー・ブロックに隣接して配置されます。各トランシーバーは2つのfPLLを有します。それぞれのfPLLは、従来の整数モードで独立してコンフィグレーションすることができます。フラクショナル・モードでは、fPLLは三次デルタ・シグマ変調で動作可能です。トランシーバー用のトランスミッター（TX）クロックを生成するように、またはコアに単一のクロックを供給するように各トランスミッターを設定できます。

I/O PLLは、I/O バンクでハード・メモリー・コントローラーおよびLVDSシリアライザ / デシリアライザ（SERDES）・ブロックに隣接して配置されます。各I/O バンクは1 つのI/O PLLを有します。このI/O PLLは従来の整数モードで動作可能です。なお、各I/O PLLは9つのCカウンター出力を有します。

インテル^® Stratix 10^® デバイスは最大密度デバイスで最大48つのfPLLと42つのI/O PLLを備えています。

このセクションでは、プログラマブル・クロック・ルーティングを駆動できるソースについて説明します。

専用クロック入力ピンのソースは以下のとおりです。

• fPLL—REFCLK_GXB[L,R][1,4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T][p,n]（トランシーバー・カラムから）
• I/O PLL—CLK_[2,3][A..N]_[0,1][p,n]（I/Oカラムから）

専用クロック入力ピンは、非同期クリア、プリセット、クロック・イネーブルのような高ファンアウト・コントロール信号や、GCLKまたはRCLKネットワークを介するプロトコル信号に使用することができます。

I/O PLLの専用クロック入力ピンは、差動クロックまたはシングル・エンド・クロックのいずれかになります。 fPLLの専用クロック入力ピンは差動クロックのみをサポートし、シングル・エンド・クロックはサポートしません。

グローバル・クロックまたはリージョナル・クロックにPLLをドライブするとPLL入力でより高いジッタが生じることがあり、この場合PLLはグローバル・クロックまたはリージョナル・クロックを完全に補正することができません。Intelは、PLLをドライブするにあたって最適なパフォーマンスを得るためには、専用クロック入力ピンを使用することを推奨します。

デバイスの左右のエッジにあるクロック・スイッチ・マルチプレクサーとI/Oバンクの隣にあるクロック・スイッチ・マルチプレクサーを除いて、最大8つのコア信号を各クロック・スイッチ・マルチプレクサーに送ることができます。

各DPAクロック出力はプログラマブル・クロック・ルーティングを駆動できます。

PMAおよびPCS TXおよびRXクロック出力はプログラマブル・クロック・ルーティングを駆動できます。

fPLLおよびI/O PLL クロック出力はプログラマブル・クロック配線をドライブすることができます。

次の図は、 インテル^® Stratix 10^® クロック制御機能（クロック・ゲーティングとクロック・ディバイダー）の概要を示しています。 I/O PLL出力からのクロックは動的にゲート制御することができます。これらのクロック信号は、他のクロックソースとともに、ペリフェラル分散型クロックマルチプレクサー（DCM）に送られます。 DCMペリフェラルでは、クロック信号は、ルート・クロック・ゲートによって直接ゲートされるか、ゲートによってゲートされるか、クロック・ディバイダーで分周されます。

インテル^® Quartus^® Primeソフトウェアは、クロック信号をプログラマブル・クロック・ルーティングにルーティングして、各クロックセクターに到達します。クロック信号は、SCLKゲートによって各セクターでゲートすることができます。クロックは、SCLKネットワークに続いてロウ・クロック・ネットワークに入り、最終的にコアのレジスターに到達します。 LABレジスターには、次の図に示すように、機能クロックイネーブル機能が組み込まれています。

I/Oバンクとトランシーバー・バンクごとに1つのルート・クロック・ゲートがあります。このゲートはペリフェラルDCMの一部であり、クロックバッファの近くに配置されています。

インテル^® Stratix 10^® ルート・クロック・ゲートは、高い挿入遅延が許容される制限付きクロック・ゲーティングシナリオに対して意図されています。ルート・クロック・ゲートを使用する場合、クロックゲートのアサートと出力クロック信号の対応する変更の間に数クロックの遅延が予想されます。高周波数クロックの場合、セクター・クロック・ゲートを使用します。

デバイスの各セクターには32個のSCLKがあります。各SCLKには、クロックゲートとバイパス可能なクロック・ゲート・パスがあります。 SCLKゲートは、コアロジックからのクロックイネーブル入力によって制御されます。 インテル^® Quartus^® Primeソフトウェアはセクター内の32個のSCLKに最大8個の固有クロックイネーブル信号をルーティングできます。

出力クロック信号（ outclk ）にグリッチのないゲーティングを提供するために、Intelはネガティブラッチ付きのクロックゲートを使用することを推奨します。クロックゲートは、入力クロック信号（inclk）の次の立ち上がりエッジでイネーブル信号（clkena）をキャプチャします。 次のタイミング図は、inclkとclkenaに対するoutclkの関係を示しています。

セクター内のSCLKネットワークに入るクロック信号は、そのセクター内のコアロジックにしか到達できません。デザインでSCLKゲートをインスタンス化すると、 インテル^® Quartus^® PrimeソフトウェアはSCLKゲートを自動的に複製し、クロック信号がルーティングされるすべてのセクターにクロックゲートを作成します。

SCLKゲートは、高周波クロック用のサイクル固有のクロック・ゲーティングに適しています。 SCLKゲートへのイネーブル・パスのタイミングは、 インテル^® Quartus^® Primeソフトウェアにより分析されます。

インテル^® Stratix 10^® I/O PLLのそれぞれの出力カウンターは動的にゲート制御できます。これは、ルート・クロック・ゲートが9個の出力カウンターのうちの1つだけをゲートすることができるため、ルート・クロック・ゲートの有用な代替手段を提供します。

ただし、I/O PLLクロック・ゲートはサイクル固有ではありません。 I/O PLLクロック・ゲートを使用する場合、クロック・ゲートのアサーションまたはデアサートとクロック信号の対応する変更との間に数クロック・サイクルの遅延が予想されます。イネーブル信号が出力クロックのクロックドメインに同期されなければならないため、遅延サイクルの数は非確定的です。これによりグリッチのないゲートが保証されます。

インテル^® Stratix 10^® LABレジスターにはクロック・ゲーティング機能が内蔵されています。 インテル^® Stratix 10^® クロック・ネットワーク図のクロック・ゲーティングおよびクロック・ディバイダーに示されているように、レジスター・クロック・イネーブル・メカニズムは強化されたデータフィードバックです。LABクロック・ゲートは、純粋に機能的なクロック・イネーブルであるため、関連する電力節減はありません。

その分析および合成段階は、 インテル^® Quartus^® Primeソフトウェアは、レジスター転送レベル（RTL）におけるクロック・ゲーティングの動作記述からLABクロックゲートを推論します。物理クロックゲートが必要な場合、明示的にインスタンス化する必要があります。

I/Oバンクとトランシーバー・バンクごとに1つのクロック・ディバイダーがあります。クロック・ディバイダーは、ペリフェラルDCMブロックの一部であり、ルート・クロック・ゲートの近くに配置されています。クロック分割器の出力は、同じペリフェラルDCMブロック内のルート・クロック・ゲートによってゲート制御することはできません。ただし、この制限はSCLKゲートには適用されません。ペリフェラルDCMブロックのクロック・ディバイダー出力は、プログラマブル・クロック配線を経てSCLKゲートをドライブすることができます。

クロック・ディバイダーには​​次の3つの出力があります。

• 最初の出力 - 入力クロックを通過します。
• 2番目の出力 - 入力クロックを2分周します。
• 3番目の出力 - 入力クロックを4分周します。

これらの3つのクロックは、クロック・ディバイダーの出力でエッジ・アラインされています。

インテル^® Stratix 10^® デバイスには、ダイナミック・クロック・スイッチオーバー用のハード・クロック・マルチプレクサー・ブロックがありません。したがって、ダイナミック・クロック・スイッチオーバー・ロジックは、コアのソフトロジックを使用して実装されます。ダイナミック・クロック・スイッチオーバーは、追加のソフト・ロジックを使用して、オプションでグリッチ・フリーにすることができます。

fPLLは、トランシーバーのトランスミッターPLLとして使用したり、基準クロック周波数を合成するにあたって最適化されます。fPLLは以下のように使用することができます。

• トランシーバーの送信クロック
• ボード上の必要なオシレーター数の削減

I/O PLLは、メモリー・インターフェイスとLVDS SERDESで使用するにあたって最適化されます。I/O PLLは以下のように使用することができます。

• ボード上の必要なオシレータ数の削減
• 1つの基準クロック・ソースから複数のクロック周波数を合成することによるFPGAで使用されるクロック・ピンの削減
• 外部メモリー・インターフェイスおよび高速LVDSインターフェイスのデザインの簡素化
• I/O PLLはI/Oと密接に結合されているため、タイミング収束を容易にする
• クロック・ネットワーク遅延の補償
• ゼロ遅延バッファー

リセット信号を使用して、PLL の演算と再同期を制御することができます。また、ロック信号を使用して、PLL のステータスを観察することができます。

I/O PLL用IPコアのリセット信号ポートはresetです。

リセット信号は各PLLへのリセットまたは再同期化入力です。これらの入力信号は、デバイスの入力ピンまたは内部ロジックによってドライブすることができます。

リセット信号がHigh に駆動されると、PLLカウンターがリセットし、PLL出力をクリアしてPLLのロックを解除します。また、VCOは通常設定に設定されます。リセット信号が再度Low で駆動されると、PLLは再びロックし、入力クロックソースに再同期します。

このリセット信号はPLLがロックを喪失する度にアサートし、PLLの入力と出力クロック間の適切な位相関係を保証する必要があります。ロック喪失状態後、 インテル^® Quartus^® PrimeのParameter Editorを使用してPLLを自動リセット（セルフ・リセット）に設定することができます。

次のいずれかの条件に該当する場合は、リセット信号を含める必要があります。。

• デザインでPLLリコンフィグレーションまたはクロック・スイッチオーバーがイネーブルされている場合
• ロック状態喪失後に、PLL入力クロックと出力クロック間の位相関係を維持する必要がある場合

以下に各PLLのIPコアのロック信号ポートを示します。

• fPLL—pll_locked
• I/O PLL―locked

ロック検出回路は、コアロジックへ信号を供給します。この信号はフィードバック・クロックが位相および周波数の両方で基準クロックにロックされたことを示します。

PLLがロックを失うと、PLLの出力が目的の周波数からドリフトし始めます。 PLLがロックを失ったら、ダウンストリーム・ロジックは非アクティブにしておく必要があります。

クロック・フィードバック・モードは、クロック出力の立ち上がりエッジとPLL クロック入力の立ち上がりエッジを揃えるために、クロック・ネットワークの遅延を補償します。デザインのタイミング・クリティカル・クロック・パスを補償するにあたって、適切なタイプを選択します。

PLL補正は必ずしも必要ではありません。補償の必要性が特定されない限り、PLLは（補償のない）ダイレクトモードで設定する必要があります。ダイレクト・モードは最高のPLLジッタ性能を提供し、補償クロック・リソースの不要な消費を回避します。

デフォルトのクロック・フィードバック・モードは、直接補償モードになっています。

fPLLは直接補償モードのみをサポートします。

I/O PLLは次のクロック・フィードバック・モードをサポートします。

• 直接補償
• LVDS補償
• ソース・シンクロナス補償
• 通常補償
• ゼロ遅延バッファー（ZDB）補償
• 外部フィードバック（EFB）補償

通常およびソース同期補償モードは、ルーティングされたコアクロックの挿入遅延を補償します。 インテル^® Stratix^® 10デバイスでは、次の方法でコアクロック補償を実現できます。

• I/O PLLのMカウンターから専用のフィードバッククロックをルーティングして、補償されたCカウンターの出力クロック・ネットワークの挿入遅延をエミュレートすることができます。
• 補正されたCカウンターの出力クロックをI/O PLLに戻すことによって、専用のフィードバック・クロックを使用することができます。

Intelは、クロックリソースが最も効率的に使用されるため、非専用フィードバック・メカニズムを推奨します。デフォルトは、 Intel^® FPGA IOPLL IPコアで通常モードまたはソース同期補正モードを選択したときの専用フィードバックです。

直接補償モードでは、PLLはいかなるクロック・ネットワークに対しても補償を行いません。このモードでは、PFDへのクロック・フィードバックが通過する回路が減るため、ジッタ性能が向上します。PLLの内部クロック出力と外部クロック出力はいずれも、PLL クロック入力を基準にして位相シフトされます。

ソース同期モードの目的は、クロック（180°位相シフト）が反転されることを除いて、内部シリアライザ/デシリアライザ（SERDES）キャプチャ・レジスターのピンで見られる同じデータとクロックのタイミング関係を維持することです。このように、ソース同期モードは、次の2 つのパス間の遅延の違いを含めて、LVDSクロック・ネットワークの遅延を理想的に補正します。

• データ・ピンからSERDESキャプチャ・レジスター
• クロック入力ピンからSERDESキャプチャ・レジスター

さらに、出力カウンターは180°の位相シフトを提供する必要があります。

データとクロックが入力ピンに同時に到着する場合、どのIOE入力レジスターのクロック・ポートとデータ・ポートでも同じ位相関係が維持されます。同じI/O 規格を使用している限り、IOEのデータ信号とクロック信号には同様のバッファー遅延が発生します。ソース同期補正モードでは、1つの出力クロックしか補償できません。

Intelでは、ソース・シンクロナス・データ転送に対してソース・シンクロナス・モードを使用することが推奨されています。

ソース・シンクロナス・モードは、使用されるクロック・ネットワークの遅延と、以下の2 つのパスにおける遅延の差を補正します。

• データ・ピンからIOEレジスター入力
• クロック入力ピンからPLL PFD入力

インテル^® Stratix 10^® のPLLはソース・シンクロナス補償モードを使用するように設定されたときには、データバスなど複数のパッド－入力レジスター・パスを補償することができます。

ノーマル補償モードの内部クロックは、入力クロック・ピンに位相アラインメントされます。外部クロック出力ピンは、このモードで接続された場合、クロック入力ピンに相対した位相遅延を生じます。 インテル^® Quartus^® Prime タイミング解析は、この2本のピンに生じる位相差をレポートします。ノーマル・モードでは、GCLKまたはRCLKネットワークによって生じる遅延が完全に補正されます。通常の補償モードでは、1つの出力クロックのみを補償することができます。

ゼロ遅延バッファー（ZDB）モードでは、外部クロック出力ピンは、クロック入力ピンと位相調整されてデバイス全体のゼロ遅延が実現します。

このモードを使用する場合、入力ピンと出力ピンでのクロック・アライメントを保証するには、入力クロックと出力クロックに同じI/O 規格を使用しなければなりません。PLL クロック入力ピンまたは出力ピンに差動I/O 規格を使用することはできません。

ZDBモードでclkピンと外部クロック出力(CLKOUT)ピンを確実に位相調整するには、デザインの双方向I/O ピンをインスタンス化します。PLLのfboutポートとfbinポートを接続するフィードバック・パスとして使用する必要があります。双方向I/Oピンには、PLLのFBOUTとFBINポートを接続フィードバック経路として機能します。双方向I/O ピンには、常にシングルエンドI/O 規格を割り当てる必要があります。PLLはこの双方向I/O ピンを使用して、PLLのクロック出力ポートから外部クロック出力ピンまでの出力遅延を模倣し、これを補正します。

EFBでは、Mカウンターの出力(fbout)が、PLLのfbin入力にフィードバックされ（ボード上でトレースを実行）、フィードバック・ループの一部になります。

兼用の外部クロック出力の1 つをfbin 入力ピンとしてEFBモードで使用します。外部フィードバック・モードでは、外部フィードバック入力ピン（fbin）は、クロック入力ピンと位相調整されます。これらのクロックと整合させることで、デバイス間のクロック遅延とスキューを強制的に減らすことができます。

このモードを使用する場合、入力クロック、フィードバック入力、および出力クロックに同じI/O 規格を使用する必要があります。

インテル^® Stratix 10^® PLL出力周波数は、次のスケールファクターによって入力基準クロックソースに関連します。

• M/(N × C) （I/O PLLの場合）
• M/(N × C × 2) （fPLLコア・アプリケーションの場合）

入力クロックは、プレスケール・ファクターNで除算され、 Mフィードバック係数が乗算されます。制御ループは、 f _in ×（ M / N ）に一致するようにVCOを駆動します。 インテル^® Quartus^® Primeソフトウェアは、I/O PLLおよびfPLLのために インテル^® FPGA IPコアに入力される入力周波数、乗算および除算値に応じて、適切なスケール係数を自動的に選択します。

プログラマブル位相シフト機能は、fPLLとI/O PLLが固定位相オフセットで出力クロックを生成することを可能にします。

PLLのVCO周波数は、位相シフトの精度を決定します。位相シフトの最小の増分はVCO周期の1/8（I/O PLL）または1/4（フラクショナルPLL）です。たとえば、I/O PLLが1000 MHzのVCO周波数で動作する場合、125 psの位相シフト・ステップが可能です。

インテル^® Quartus^® Primeソフトウェアは、IP コアに入力されるユーザー指定の位相シフト値に合わせてVCO周波数を自動的に調整します。

プログラマブル・デューティー・サイクル機能は、I/O PLL が可変デューティー・サイクルでクロック出力を生成することを可能にします。この機能は、I/O PLL ポスト・スケール・カウンターのCでのみサポートされます。fPLL はプログラマブル・デューティー・サイクル機能をサポートせず、50% に固定されたデューティー・サイクルのみ有します。

I/O PLL のCカウンター値は、デューティー・サイクルの精度を決定します。精度はポスト・スケール・カウンター値で除算した 50% です。例えば、C0カウンターが 10 の場合、5%~90% のデューティー・サイクル・オプションには 5% のステップが可能です。また、I/O PLL が外部フィードバック・モードの場合、fbinピンをドライブするカウンターのデューティー・サイクルを 50% に設定します。

インテル^® Quartus^® Primeソフトウェアは、IP コアに入力されるユーザーが必要とするデューティー・サイクルに合わせて VCO 周波数を自動的に調整します。

プログラマブル・デューティー・サイクルをプログラマブル位相シフトと組み合わせることで、オーバーラップのない正確なクロックを生成できます。

インテル^® Stratix^® 10デバイスは、PLL-to-PLLのカスケードをサポートしています。 最大2つまでのカスケード接続が可能です。PLLのカスケードは、単一のPLLよりも多くの出力クロック周波数を合成します。

デザインでPLLをカスケード接続する場合、ソース（アップストリーム）PLLの設定は狭帯域幅、そしてデスティネーション（ダウンストリーム）PLLの設定は広帯域幅でなければいけません。カスケード実行中は、ソースPLLの出力はデスティネーションPLLのリファレンス・クロック（入力）として機能します。カスケード接続されたPLLの帯域幅の設定は、カスケード接続前とは別の設定にする必要があります。カスケード接続されたPLLの帯域幅の設​​定に変更がないと、カスケード接続されたPLLが特定の周波数で位相ノイズを増幅すること場合があります。

インテル^® Stratix^® 10デバイスは、次のPLL間のカスケード・モードをサポートしています。

• I/O-PLL間のカスケード接続―アップストリームのI/O PLL およびダウンストリームのI/O PLLは同じI/O カラム内に配置されている必要があります。
• コア・クロック・ファブリックによるI/O-PLL-to-I/O-PLLカスケードにはアップストリームおよびダウンストリームI/O PLLの位置に制限はありません。

クロック・スイッチオーバー機能により、PLLは2 つの基準入力クロックを切り換えることができます。この機能はクロック冗長性のために、あるいは前のクロックが停止した場合に冗長クロックがオンになるシステムであるデュアル・クロックドメイン・アプリケーションに使用します。クロックがそれ以上トグルしないとき、またはユーザーのコントロール信号extswitchに応じて、デザインは自動的にクロック・スイッチオーバーを実行することができます。

I/O PLLは次のクロック・フィードバック・モードをサポートします。

• 自動スイッチオーバー—クロック・センス回路が現在の基準クロックをモニタします。現在の基準クロックがトグルを停止した場合、基準クロックは自動的にinclk0またはinclk1クロックに切り替わります。
• マニュアル・クロック・スイッチオーバー―クロック・スイッチオーバーはextswitch信号を使用して制御します。extswitch信号がロジックHighからロジックLowに変化し、切り替えられているinclkの3クロック・サイクル以上Highの状態が続く場合、PLLへの基準クロックはinclk0からinclk1へ、またその逆へ切り替わります。
• マニュアル・オーバライドの自動スイッチオーバー―このモードは自動スイッチオーバーとマニュアル・クロック・スイッチオーバーを組み合わせたものです。clkswitch信号がLow になると、自動クロック・スイッチオーバー機能をオーバーライドします。extswitch信号がLowである限り、それ以上のスイッチオーバー動作はブロックされます。

インテル^® Stratix^® 10のPLLは、完全にコンフィグレーション可能なクロック・スイッチオーバー機能をサポートします。

現在の基準クロックが存在しない場合、クロック・センス・ブロックは自動的にPLLリファレンスのバックアップ・クロックに切り換わります。デザイン内のPLLのinclk1ポートに接続することで、クロック・ソースをバックアップ・クロックとして選択することができます。

クロック・スイッチオーバー回路は、PLLから3 つのステータス信号（clkbad0、clkbad1、およびactiveclock）を送信し、カスタム・スイッチオーバー回路をロジックアレイに実装します。

自動スイッチオーバー・モードでは、clkbad0信号とclkbad1信号は2つのクロック入力のステータスを示します。これらの信号がアサートされると、クロック・センス・ブロックは対応するクロック入力によるトグルの停止を検出します。inclk0とinclk1の間の周波数の差が20%を超える場合、これら2つの信号は無効です。

activeclock信号は、2つのクロック入力（inclk0またはinclk1）のどちらがPLLの基準クロックとして選択されているかを示します。 2つのクロック入力の周波数の差が20%を超える場合、activeclock信号が唯一有効なステータス信号です。

PLLへの現在の基準クロックがトグルを停止した際、inclk0とinclk1を自動的に切り換える場合にスイッチオーバー回路を使用します。inclk0クロックとinclk1クロックのいずれかに障害が生じ、他方が使用可能な場合、これらのクロックを何回でも切り換えることができます。

たとえば、リファレンス・クロックと同じ周波数の冗長クロックが必要なアプリケーションでは、スイッチオーバー・ステート・マシンはマルチプレクサー選択入力を制御する信号（clksw）を生成します。この場合、 inclk1がPLLのリファレンス・クロックになります。

自動クロック・スイッチオーバー・モードを使用する場合、次の要件を満たしている必要があります。

• FPGAがコンフィグレーションされる際、両方のクロック入力が実行していなければなりません。
• 2つのクロック入力の周期の差が20%未満でなければなりません。
• 入力クロックは、入力ジッター仕様およびI/O標準仕様を満たしていなければなりません。

入力クロックのグリッチは、入力クロック間の周波数の20％以上の差として見られます。

現在のクロック入力がトグルを停止し、他のクロックもトグルしていない場合、スイッチオーバーは開始されず、clkbad[0..1]信号は無効です。両方のクロック入力の周波数が異なり、周期の差が20%以内である場合、クロック・センス・ブロックがクロックのトグル停止を検出します。ただし、PLLはスイッチオーバーが完了した後にロックを喪失し、再ロックの時間を必要とすることがあります。

マニュアル・オーバーライドの自動スイッチオーバー・モードでは、ユーザー制御またはシステム制御の切り換え条件にextswitch信号を使用することができます。このモードは、同じ周波数での切り換え、または異なる周波数の入力間での切り換えに使用可能です。

たとえば、inclk0が66 MHzでinclk1が200 MHzである場合、extswitch信号を使用してスイッチオーバーを制御する必要があります。自動クロック・センス回路は周波数の差が100%を超える（2×）クロック入力（inclk0およびinclk1）周波数をモニタすることはできません。

この機能は、クロックソースがバックプレーン上の複数のカードからきていて、システムが動作周波数の切り換えをコントロールする必要がある場合に便利です。

バックアップ・クロック周波数を選択し、VCOが推奨動作周波数範囲で動作するように、M、N、C、L、およびKの各カウンターを設定します。 インテル^® Quartus^® Primeソフトウェアは、inclk0周波数とinclk1周波数の組み合わせがこの要件に適合しない場合、ユーザーに通知します。

マニュアル・スイッチオーバーの自動オーバーライド・モードでは、activeclock信号はextswitch 信号のトランザクション後にを反転します。マニュアル切り換えの間、両方のクロックが機能しているため、clkbad信号がHighになることはありません。また、スイッチオーバー回路はネガティブ・エッジ・センシティブであるので、extswitch信号の立ち上りエッジは回路をinclk1からinclk0に再度切り替えることはありません。extswitch信号が再びLowになると、このプロセスを繰り返します。

extswitch信号と自動スイッチは、切り換えられているクロックが使用可能な場合にのみ機能します。クロックが使用できない場合、ステート・マシンはクロックが使用可能になるまで待機します。

マニュアル・クロック・スイッチオーバー・モードでは、extswitch信号は、inclk0またはinclk1のどちらがPLLの入力クロックとして選択されるかを制御します。デフォルトではinclk0が選択されています。

クロック・スイッチオーバー・イベントは、extswitch信号がロジックHighからロジックLow に遷移し、inclkが切り替えられている間に3inclkサイクル以上High の状態が保持されるときに開始されます。

別のスイッチオーバー・イベントを実行するには、extswitch信号を再びHigh に戻す必要があります。別のスイッチオーバー・イベントが必要ない場合、最初の切り換えの後extswitch信号をロジックLow の状態のままにしておくことができます。

inclk0とinclk1の周波数が異なり、常時動作している場合、extswitchの最小High時間は、inclk0とinclk1の周波数が近い方のクロック・サイクルで3サイクル以上なければなりません。

I/O PLLの インテル^® FPGA IPコアでスイッチオーバー遅延を指定することでクロック・スイッチオーバー・アクションに遅延を加えることができます。スイッチオーバー遅延を指定する際extswitch信号はinclkがクロック・スイッチオーバーを初期化するために指定された遅延の数を加えるようスイッチされている間最低3inclkサイクル間High で保持する必要があります。

fPLLとI/O PLLは、以下の機能でPLLリコンフィグレーションとダイナミック位相シフトをサポートします。

• PLLリコンフィグレーション―M、N、およびCカウンターをリコンフィグレーションします。フラクショナル設定をリコンフィグレーションすることができます（fPLL向け）。
• ダイナミック位相シフト—正または負の位相シフトを実行します。その都度、複数の位相ステップをシフトすることができます。なお、1位相ステップはVCO期間の1/8（I/O PLL）またはフルVCO期間（フラクショナルPLL）に等しくなります。

I/O PLLには、プロセス、電圧、温度（PVT）のばらつきを補正するための較正が必要なアナログブロックとデジタルブロックの両方が含まれます。 インテル^® Stratix 10^® はI/Oマネージャーを使用してキャリブレーション・ルーチンを実行します。

以下の2点について考慮する必要があります。

• パワーアップ・キャリブレーションはデバイス起動時に自動的に開始し、デバイスのコンフィグレーション中に実行します。
• ユーザー・キャリブレーション—ユーザー・キャリブレーションはI/O PLLのダイナミック・リコンフィグレーションまたは基準クロック周波数の変更を実行する場合、ユーザーのリキャリブレーションを実行する必要があります。必要な較正シーケンスをイネーブルする必要があります。

キャリブレーション・プロセスを正常に完了するには、 OSC_CLK_1クロックとI/O PLLをドライブするすべての基準クロックが安定していて、FPGAコンフィグレーションの開始時にフリーランニングでなければなりません。クロック・スイッチオーバーがイネーブルの場合、キャリブレーションのために両方の基準クロックが存在する必要があります。ユーザーモードでは、コンフィグレーション中にI/O PLLが基準クロックを検出しないと、キャリブレーションの試行が定期的に継続されます。キャリブレーションが完了すると、I/O PLLは自動的にロックされます。

デバイスの電源投入後、I/Oマネージャーは自動的にキャリブレーション・プロセッサーロセスを開始します。このプロセスは、デバイス・プログラミング中も継続されます。

I/O PLLは、デバイスの電源投入後、以下のいずれかの条件でリキャリブレーションする必要があります。

• MまたはNのカウンター設定を変更するダイナミックI/O PLLリコンフィグレーションが実行されます。
• I/O PLLへの基準クロック周波数の変更。

プライマリ基準クロックとは異なる周波数のセカンダリ基準クロックへのクロック・スイッチオーバーを使用する場合、リキャリブレーションは必要ありません。 I/O PLLは、パワーアップ・キャリブレーション後の両方の基準クロックのキャリブレーション設定を格納します。

I/O PLLのリキャリブレーションを実行するには、 Intel^® FPGA IOPLL Reconfig IPコアを使用してリキャリブレーション・モードをイネーブルします。

fPLL IPコアを実装するには、次の制約に従わなければなりません。

• プロジェクトのトップレベルSDCファイルで、fPLL基準クロックにcreate_clock制約を使用する必要があります。
• トランシーバー・クロックを参照するSDCデザイン制約は、トランシーバーNative PHY SDCファイルの制約の後にリストされる必要があります。
• コア使用のためにfPLL出力クロックを使用する場合、fPLL出力クロックは基準クロックと位相関係がありません。ただし、クロック・ディバイダーのfPLL出力クロックはまだ同相です。

• Mカウンター、 Nカウンター、またはループフィルターの設定を変更すると、I/O PLLが失われてロックが回復することがあります。基準クロックと出力クロック間の適切な位相関係を維持するために、リコンフィグレーションが完了した後、I/O PLLをリセットするareset信号をアサートします。 Intelは、Mカウンター、 Nカウンター、またはループ・フィルターの設定をリコンフィグレーションした後は、必ずI/O PLLをリセットすることを推奨します。
• Cカウンターの設定を変更するときは、Cカウンター間の期待の位相関係を失う可能性があります。予想される位相関係を復元するために、リコンフィグレーションが完了した後にareset信号をアサートします。アプリケーションに位相関係が重要でない場合、リセットは不要です。
• I/O PLLをリセットしても、カウンターまたはループフィルターの設定は変更されません。ただし、I/O PLLをリセットすると、実行されたダイナミック位相シフト動作が元に戻されます。 I/O PLLがリセットされた後、 Cカウンターの位相シフトはもともとプログラムされた設定に戻ります。

I/O PLLコンフィグレーションは、次の制約に従わなければなりません。

• 位相周波数検出器（PFD）とVCOのそれぞれは、動作の有効周波数範囲を持っています。
• ループフィルターの設定は、 Mカウンター値とユーザーが選択した帯域幅モードに適している必要があります。

これらのコンフィグレーション制約のいずれかに違反すると、I/O PLLがロックに失敗したり、ジッタ性能が低下することがあります。

• PLLのカウンターとループフィルター設定をリコンフィグレーションすると、そのI/O PLLの出力周波数とクロックの不確実性が変化します。ダイナミック位相シフトは出力クロック位相にのみ影響します。
• インテル^® Quartus^® Primeソフトウェアのタイミング解析には、初期PLL設定のみのタイミング解析を実行します。ダイナミック・リコンフィグレーションまたはダイナミック・フェーズ・シフトの後にデザインがタイミングを閉じることを確認する必要があります。
• Intel I/O PLL設定を使用してクロックの変動を判断するために、それぞれのコンフィグレーション設定でI/O PLLデザインをコンパイルすることを推奨します。

• 基準クロック周波数が変更された場合、 Intel^® FPGA IOPLL IPコアを使用してI/O PLLをリキャリブレーションする必要があります。
• I/O PLLリコンフィグレーション・インターフェイスは、フリーランニングのmgmt_clk信号をサポートします。 I/O PLLダイナミック位相シフト・インターフェイスは、フリー・ランニングscanclk信号をサポートします。これらのインターフェイスにより、 mgmt_clkおよびscanclk信号の開始と停止を正確に制御する必要がなくなります。
• I/O PLLは Intel^® FPGA IOPLL Reconfig IPコアを使用して.mifストリーミング・モードでのみリコンフィグレーションできます。
• ゼロ以外の位相シフト設定でI/O PLLをリコンフィグレーションする場合は注意が必要です。 MカウンターまたはNカウンターの設定を変更しても相対的な位相シフト（パーセント単位で）は変更されませんが、絶対位相シフト（ピコ秒単位で）が変更されます。 Cカウンターの設定を変更しても、絶対位相シフトは変更されませんが、相対位相シフトは変更されます。

Stratix® 10 クロック制御 IPコアは、 インテル^® Stratix 10^® デバイスでのクロック・ネットワークへの入力、クロックの多重化、クロック・ゲーティング、クロック分周などのクロック制御機能を提供します。

Intel^® FPGA IOPLL IPコアを使用すると、 インテル^® Stratix 10^® I/O PLLの設定を構成できます。

Intel^® FPGA IOPLL IPコアは以下の機能をサポートしています。

• ダイレクト、外部フィードバック、ノーマル、ソース同期、ゼロ遅延バッファ、LVDSモードの6種類のクロック・フィードバック・モードをサポートしています。
• インテル^® Stratix 10^® デバイスのために最大9つのクロック出力信号を生成します。
• 2つのリファレンス入力クロックを切り替えます。
• 隣接するPLL（ adjpllin ）入力をサポートし、PLLカスケード・モードでアップストリームPLLと接続します。
• メモリー初期化ファイル（ .mif ）を生成し、PLLのダイナミック・リコンフィグレーションを可能にします。
• PLLダイナミック位相シフトをサポートしています。

Intel^® FPGA IOPLL IPコアのパラメーター・エディターを使用して、.mifファイルを生成することができます。

Intel^® FPGA IOPLL IPコアを使用して、ダイナミック位相シフトポートを介して直接位相シフトを実行します。

アルテラのQuartus IIソフトウェア・バージョン17.1以降—Quartus IIの最小要件を満たすWindowsまたはLinuxコンピュータにソフトウェアがインストールされている必要があります。

I/O PLLのフェーズロック・ループ（PLL）リコンフィグレーションおよびダイナミック・フェーズ・シフトを実装するために インテル^® Stratix^® 10デバイスを使用することができます。

インテル^® Stratix^® 10 I/O PLLは、デバイスがユーザー・モードのときにダイナミック・リコンフィグレーションをサポートします。ダイナミック・リコンフィグレーション機能を使用すると、I/O PLL設定をリアルタイムでリコンフィグレーションできます。 PLLカウンターの分割設定とPLL帯域幅設定（ループ・フィルター設定とチャージ・ポンプ設定）は、 Avalon^® メモリーマップされた（ Avalon^® -MM）インターフェイス Intel^® FPGA IOPLL Reconfig FPGA全体をリコンフィグレーションする必要はありません。 インテル^® Stratix^® 10 I/O PLLは、分周カウンター（ N 、 M 、 Cカウンター）と電圧制御発振器（VCO）を使用して、所望の位相および周波数出力を合成します。

以下のPLLを使用することができます。

• メモリー初期化ファイル（ .mif ）ストリーミング・リコンフィグレーション
  • オンチップROMに保存された事前定義済みの設定を使用して、I/O PLLのリコンフィグレーションを可能にします。多くのユニークなPLLコンフィグレーションを1つのROMに格納できます。
  • .mifファイルは自動的に生成されます。 Intel^® FPGA IOPLL IPコア。 .mifストリーミングリコンフィグレーション中に生成された.mifファイルを使用すると、新しいコンフィグレーションの合法性が保証されます。
  • Intelこのリコンフィグレーション方法を使用することを推奨します。
• .mifを使用したI/O PLL
  • リキャリブレーションリコンフィグレーションを行わずにI/O PLLのリキャリブレーションを実行します。
  • 基準クロック周波数が変更された場合、リキャリブレーションをトリガします。
• I/O PLLクロック・ゲーティング
  • I/O PLLの出力クロック0から出力クロック7にI/O PLLのゲートとアンゲート。

Intel^® FPGA IOPLL Reconfig IPコアを使用してダイナミック位相シフトを実行できます。

Intel^® FPGA IOPLL Reconfig IPコアの Avalon^® -MMインターフェイスを使用して、I/O PLL用のPLLリコンフィギュレーション回路をイネーブルにすることができます。

Intel^® FPGA IOPLL Reconfig IPコアには4つの機能リコンフィグレーション・モードがあります。リコンフィグレーション動作モードは、 mgmt_address [9：8]ビットの設定に基づいています。

Mカウンター、 Nカウンター、帯域幅設定、またはチャージポンプ電流を変更するI/O PLLでダイナミック・リコンフィグレーションを実行した後、I/O PLLをリキャリブレーションする必要があります。 .mifストリーミング・リコンフィグレーションの場合、リキャリブレーションは自動的に行われます。クロック・ゲーティングとダイナミック位相シフトのリコンフィグレーションでは、リキャリブレーションは不要です。

Quartus IIソフトウェア・バージョン17.1以降—Quartus IIの最小要件を満たすWindowsまたはLinuxコンピュータにソフトウェアがインストールされている必要があります。

Intel^® FPGA IOPLL IPコアのパラメーター・エディターは、IPカタログのPLLカテゴリに表示されます。

リコンフィグレーション動作中は、アドレスバスとデータバスのすべての未使用ビットに "0"の値をアサインします。