インテル Stratix 10デバイスファミリー・ピン接続ガイドライン

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PCG-01020 | 2019.01.03

インテル Stratix 10デバイスファミリー・ピン接続ガイドライン

インテル Stratix 10 GXピン接続ガイドライン

クロックおよびPLLピン

注: インテルでは、インテル^® Quartus^® Primeデザインを作成し、デバイスのI/Oアサインメントを入力し、デザインをコンパイルすることをお勧めしています。インテル^® Quartus^® Prime開発ソフトウェアでは、I/Oアサインメントと配置のルールに従ってピン接続をチェックします。そのルールはデバイスごとに異なり、デバイスの集積度、パッケージ、I/Oアサインメント、電圧アサインメントのほか、このドキュメントまたはデバイスのハンドブックに完全には記載されていない要因に基づきます。

表 1. クロックおよびPLLピン（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`CLK_[2][A,B,C,F,G,H,I,J,K,L,M,N]_[0,1]p` `CLK_[3][A,B,C,D,E,F,G,H,I,J,K,L]_[0,1]p`	I/O、クロック入力	データ入力または出力に使用可能な専用の高速クロック入力ピンです。差動入力OCT Rd、シングルエンド入力OCT Rt、およびシングルエンド出力OCT Rがこれらのピンでサポートされています。これらのピンを専用のクロックピンとして使用しない場合は、通常のI/Oピンとして使用できます。	未使用のピンは、GNDに接続するか未接続のままにします。ピンが接続されていない場合は、インテル^® Quartus^® Prime開発ソフトウェアでプログラマブル・オプションを使用して、これらのピンを内部でバイアスします。これらのピンは、内部ウィークプルアップ抵抗を有効にしたトライステートとして、またはGNDを駆動する出力として予約することができます。
`CLK_[2][A,B,C,F,G,H,I,J,K,L,M,N]_[0,1]n` `CLK_[3][A,B,C,D,E,F,G,H,I,J,K,L]_[0,1]n`	I/O、クロック入力
`PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_FB[0]` `PLL_[3][A,B,C,F,G,H,I,J,K,L]_FB[0]`	I/O、クロック	シングルエンド入力、シングルエンド出力、または外部フィードバック入力ピンとして使用可能な兼用I/Oピンです。サポートされているピンの詳細については、デバイスのピンアウト・ファイルを参照してください。	未使用のピンは、GNDに接続するか未接続のままにします。ピンが接続されていない場合は、インテル^® Quartus^® Prime開発ソフトウェアでプログラマブル・オプションを使用して、これらのピンを内部でバイアスします。これらのピンは、内部ウィークプルアップ抵抗を有効にしたトライステートとして、またはGNDを駆動する出力として予約することができます。
`PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_FBp` `PLL_[3][A,B,C,F,G,H,I,J,K,L]_FBp`	I/O、クロック	差動I/O、または外部フィードバック入力ピンとして使用可能な兼用I/O ピンです。サポートされているピンの詳細については、デバイスのピンアウト・ファイルを参照してください。	未使用のピンは、GNDに接続するか未接続のままにします。ピンが接続されていない場合は、インテル^® Quartus^® Prime開発ソフトウェアでプログラマブル・オプションを使用して、これらのピンを内部でバイアスします。
`PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_FBn` `PLL_[3][A,B,C,F,G,H,I,J,K,L]_FBn`	I/O、クロック
`PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_CLKOUT[0:1]` `PLL_[3][A,B,C,F,G,H,I,J,K,L]_CLKOUT[0:1]` `PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_CLKOUT[0:1]p` `PLL_[3][A,B,C,F,G,H,I,J,K,L]_CLKOUT[0:1]p`	I/O、クロック	2つのシングルエンド・クロック出力ピンまたは1つの差動クロック出力ペアとして使用可能なI/Oピンです。サポートされているピンの詳細については、デバイスのピンアウト・ファイルを参照してください。	未使用のピンは、GNDに接続するか未接続のままにします。ピンが接続されていない場合は、インテル^® Quartus^® Prime開発ソフトウェアでプログラマブル・オプションを使用して、これらのピンを内部でバイアスします。これらのピンは、内部ウィーク・プルアップ抵抗を有効にしたトライステートとして、またはGNDを駆動する出力として予約することができます。
`PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_CLKOUT[0:1]n` `PLL_[3][A,B,C,F,G,H,I,J,K,L]_CLKOUT[0:1]n`	I/O、クロック

専用コンフィグレーション/JTAGピン

表 2. 専用コンフィグレーション/JTAGピン（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`TCK`	入力	専用のJTAGテストクロック入力ピンです。このピンはSDMおよびHPS JTAGチェーンへのアクセスにも使用できます。詳細については、HPS JTAGピンを参照してください。	JTAGインターフェイスを使用しない場合は、このピンを1 kΩのプルアップ抵抗を介してGNDに接続します。このピンでは25 kΩの内部プルダウンを備えています。 TCKピンのVCCIO_SDM電源より高い電圧を駆動しないでください。TCK入力ピンの電力供給元はVCCIO_SDM電源です。
`TMS`	入力	専用のJTAGテストモード選択入力ピンです。このピンはSDMおよびHPS JTAGチェーンへのアクセスにも使用できます。詳細については、 HPS JTAGピンを参照してください。	このピンをVCCIO_SDM電源への1 kΩ - 10 kΩのプルアップ抵抗に接続してください。JTAGインターフェイスを使用しない場合には、TMSピンを1 kΩの抵抗を使用してVCCIO_SDM電源に接続してください。このピンでは25 kΩの内部プルアップを備えています。 TMS ピンのVCCIO_SDM電源より高い電圧を駆動しないでください。TMS入力ピンの電力供給元はVCCIO_SDM電源です。
`TDO`	出力	専用のJTAGテストデータ出力ピンです。このピンはSDMおよびHPS JTAGチェーンへのアクセスにも使用できます。詳細については、 HPS JTAGピンを参照してください。	JTAGインターフェイスを使用しない場合には、TDOピンを未接続のままにします。
`TDI`	入力	専用のJTAGテストデータ入力ピンです。このピンはSDMおよびHPS JTAGチェーンへのアクセスにも使用できます。詳細については、 HPS JTAGピンを参照してください。	このピンをVCCIO_SDM電源への1 kΩ - 10 kΩのプルアップ抵抗に接続してください。JTAGインターフェイスを使用しない場合は、TDIピンを1 kΩの抵抗を使用してVCCIO_SDM電源に接続してください。このピンでは25 kΩの内部プルアップを備えています。 TDIピンのVCCIO_SDM電源より高い電圧を駆動しないでください。TDI入力ピンの電力供給元はVCCIO_SDM電源です。
`nSTATUS`	出力	このピンは、nCONFIGを駆動するデバイスとの同期およびエラーレポートに使用されます。	Avalon-STコンフィグレーション手法を使用している場合は、このピンをコンフィグレーション・ホストに接続します。他のコンフィグレーション手法では、このピンを使用してコンフィグレーション・ステータスを監視できます。このピンは、すべてのコンフィグレーション手法で、10 kΩの抵抗を介してVCCIO_SDMにプルアップする必要があります。このピンでは25 kΩの内部プルアップを備えています。
`nCONFIG`	入力	nCONFIGピンは、デバイスをクリアしてリコンフィグレーションの準備をするために使用されます。	Avalon-STコンフィグレーション手法を使用している場合は、このピンをコンフィグレーション・ホストに直接接続します。他のコンフィグレーション手法を使用する場合は、このピンを10 KΩの外部プルアップ抵抗を介してVCCIO_SDMにプルしてください。他のコンフィグレーション手法を使用する場合、コンフィグレーションの再開に使用するには、このピンをLowにしてから再びHighにします。
`OSC_CLK_1`	入力	このピンは、デバイス・コンフィグレーションおよびトランシーバーのキャリブレーション用のクロックとして使用されます。	トランシーバーを使用している場合は、このピンに外部クロックソースを供給してください。外部クロックソースを使用してコンフィグレーションを行ったり、デザイン内のトランシーバーをインスタンス化したりする場合は、25 MHz、100 MHz、または125 MHzのフリーラン・クロックソースをこのピンに供給し、デザインのコンパイル時にインテル^® Quartus^® Prime開発ソフトウェアでそのピンを有効にしてください。内部発振器をコンフィグレーションに使用していて、デザイン内のトランシーバーをインスタンス化しない場合は、このピンを未接続のままにしてください。

オプション/兼用コンフィグレーション・ピン

表 3. オプション/兼用コンフィグレーション・ピン（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`AVST_DATA[31:0]`	I/O、入力	兼用コンフィグレーション・データ入力ピンです。 DATA [15：0] ピンをAvalon Streaming Interface (Avalon-ST) x16モードに、DATA [31：0] ピンをAvalon-ST x32モードに、あるいは通常のI/Oピンとして使用します。 Avalon-ST x8モードではSDM_IOピンを使用します。これらのピンは、コンフィグレーション後にユーザーI/Oピンとしても使用できます。	これらのピンが兼用ピンまたはI/Oピンとして使用されていない場合は、これらのピンを未接続のままにしておきます。
`AVST_CLK`	I/O、入力	兼用Avalon-STインターフェイス・クロック入力ピンです。このピンは、Avalon-ST x16およびx32コンフィグレーション手法に使用されます。このピンは、コンフィグレーション後にユーザーI/Oピンとしても使用できます。	Avalon-ST x16またはx32インターフェイスを使用したコンフィグレーションには、このピンを外部コンフィグレーション・コントローラーのクロック信号に接続してください。
`AVST_VALID`	I/O、入力	兼用Avalon-STインターフェイス・データ有効入力ピンです。このピンは、Avalon-ST x16およびx32コンフィグレーション手法に使用されます。このピンは、コンフィグレーション後にユーザーI/Oピンとしても使用できます。	Avalon-ST x16またはx32インターフェイスを使用したコンフィグレーションには、このピンを外部コンフィグレーション・コントローラーのデータ有効信号に接続してください。
`nPERST[L,R][0:2]`	I/O、入力	PCI Express^® (PCIe^®) ハードIP (HIP) と併用する場合にのみ使用可能な兼用基本リセットピンです。片側（左または右）のPCIe HIPが有効になっていると、その側のnPERSTピンを汎用I/O (GPIO) として使用することはできません。この場合、nPERSTピンをシステムのPCIe nPERST信号に接続して、リンクの両端でリンク・トレーニングが同時に開始されるようにします。一方の側のnPERSTピンがGPIOとして使用できるのは、その側のPCIe HIPが有効になっていない場合のみです。ピンがLowのとき、トランシーバーはリセット状態です。このピンがHighのとき、トランシーバーはリセット状態にありません。このピンを基本リセットとして使用しない場合は、このピンをユーザーI/Oピンとして使用できます。	このピンをインテル^® Quartus^® Prime開発ソフトウェアで規定されている通りに接続してください。このピンの電源供給元はVCCIO3V電源です。 VCCIO3Vが3.0 V電源に接続されている場合は、ダイオードを使用して3.3 V LVTTL PCIe入力信号をデバイスのVCCIO3V電源にクランプしてください。 VCCIO3Vが3.0 V以外の電圧に接続されている場合は、レベル・トランスレーターを使用して、3.3 V LVTTLから電圧をシフトダウンしてVCCIO3Vピンへの給電に対応する電圧レベルにしてください。 1つのPCIe HIPにはnPERSTピンが1つだけ使用されます。特定のコンポーネントに1つか2つのPCIe HIPしかない場合でも、インテル^® Stratix^® 10コンポーネントに6つのピンすべてが表示されることがあります。 nPERSTL0 = 左下のPCIe HIPおよびCvP nPERSTL1 = 真ん中左のPCIe HIP（使用可能な場合） nPERSTL2 = 左上のPCIe HIP（使用可能な場合） nPERSTR0 = 右下のPCIe HIP （使用可能な場合） nPERSTR1 = 真ん中右のPCIe HIP（使用可能な場合） nPERSTR2 = 右上のPCIe HIP（使用可能な場合）最大限の互換性のために、常に左下のPCIe HIPから使用してください。これがPCIeリンクを使用したプロトコル経由コンフィグレーション (CvP) をサポートする唯一の場所です。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記の注記13を参照してください。

3V互換I/O

表 4. 3V互換I/O（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`IO3V[0,1,2,3,4,5,6,7]_[10,12,20,22]`	I/O	これらは3.0 V I/Oピンです。各トランシーバー・タイルでは8つの3.0 V I/Oピンをサポートしています。これらのピンでは、1.2 V、1.25 V、1.35 V、1.5 V、1.8 V、2.5 V、および3.0 V I/O規格をサポートしています。サポートされているI/O規格の詳細についてはインテル^® Stratix^® 10 デバイス・データシートを参照してください。	これらのピンは、使用しているI/Oインターフェイス規格に従って接続してください。トランシーバー・タイルのVCCR_GXBピンおよびVCCT_GXBピンに電力を供給して、そのタイル内の3.0 V I/Oピンを有効にしてください。トランシーバー・タイルのVCCR_GXBまたはVCCT_GXB（あるいはその両方）に電力が供給されていない場合は、そのタイル内の対応する3.0 V I/Oピンは無効になります。未使用ピンをインテル^® Quartus^® Primeで定義されているとおりに接続します。

差動I/Oピン

表 5. 差動I/Oピン（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`LVDS[2][A,B,C,D,E, F,G,H,I,J,K,L,M,N]_[1:24][p,n]` `LVDS[3][A,B,C,D,E,F,G,H,I,J,K,L,M,N]_[1:24][p,n]`	I/O、RX / TXチャネル	これらは、カラムI/Oバンク上の真のLVDSレシーバーおよびトランスミッター・チャネルです。各I/Oペアは、LVDSレシーバーまたはLVDSトランスミッターとしてコンフィグレーションできます。末尾が「p」のピンでは、差動チャネルの正の信号を伝えます。末尾が「n」のピンでは、差動チャネルの負の信号を伝えます。これらのピンは、差動信号に使用されていない場合はユーザーI/Oピンとして使用可能です。	未使用ピンをインテル^® Quartus^® Primeで定義されているとおりに接続します。

外部メモリー・インターフェイス・ピン

表 6. 外部メモリー・インターフェイス・ピン（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`DQS[0:47]` `DQS[48:95]`	I/O、双方向	外部メモリー・インターフェイスで使用するオプションのデータストローブ信号です。これらのピンは専用のDQS位相シフト回路を駆動します。	未使用ピンをインテル^® Quartus^® Primeで定義されているとおりに接続します。
`DQSn[0:47]` `DQSn[48:95]`	I/O、双方向	外部メモリー・インターフェイスで使用するオプションの補完データストローブ信号です。これらのピンは専用のDQS位相シフト回路を駆動します。	未使用ピンをインテル^® Quartus^® Primeで定義されているとおりに接続します。
`DQ[0:47]` `DQ[48:95]`	I/O、双方向	外部メモリー・インターフェイスで使用するオプションのデータ信号です。指定DQバス内のDQビットの順序は重要ではありません。ただし、異なるDQバス幅を持つ別のメモリー・インターフェイスへの移行を計画している場合は、ピン・アサインメントの再評価が必要です。DQピンの分析をデバイスのピンアウトファイル内のすべての関連DQS列で行います。	未使用ピンをインテル^® Quartus^® Primeで定義されているとおりに接続します。

電圧センサーピン

表 7. 電圧センサーピン（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`VREFP_ADC`	入力	専用の高精度アナログ電圧リファレンスです。	VREFP_ADCピンを外部の1.25 V正確なリファレンス・ソース (+/- 0.2％) に接続して、ADCの性能を向上させます。VREFP_ADCはアナログ信号として、差動1.25 V電圧を供給するVREFN_ADC信号と一緒に扱います。外部リファレンスが供給されていない場合は、VREFP_ADCピンは常にGNDに接続してください。オンチップ・リファレンス・ソース (+/- 10％) は、このピンをGNDに接続するとアクティブになります。 VREFP_ADCはVCCA_PLL以下にして損傷を防いでください。外部電圧リファレンス・ソースをVREFP_ADCおよびVREFN_ADCに接続する場合、インテルでは、VREFソースをできるだけ近くに配置して、電源レールへのカップリング・ノイズを最小限に抑えることをお勧めします。リファレンス・トレースの配線は、グランドシールド付きのパッケージボールに密接に結合された差動ペアとして行ってください。インテルでは、10 µFと1 µFのボード・コンデンサーを配置して、VREFP_ADCとVREFN_ADCをデカップリングすることをお勧めします。1 µFのボードコンデンサーは、パッケージボールのできるだけ近くに配置します。
`VREFN_ADC`	入力	専用の高精度アナログ電圧リファレンスです。	VREFN_ADCピンをGNDに接続してADCの性能を向上させます。VREFN_ADCはアナログ信号として、差動1.25 V電圧を供給するVREFP_ADC信号と一緒に扱います。外部リファレンスが供給されていない場合は、VREFN_ADCピンは常にGNDに接続してください。外部電圧リファレンス・ソースをVREFP_ADCおよびVREFN_ADCに接続する場合、インテルでは、VREF信号ソースをできるだけ近くに配置して、電源レールへのカップリング・ノイズを最小限に抑えることをお勧めします。リファレンス・トレースの配線は、グランドシールド付きのパッケージボールに密接に結合された差動ペアとして行ってください。インテルでは、10 µFと1 µFのボード・コンデンサーを配置してVREFP_ADCとVREFN_ADCをデカップリングすることをお勧めします。 1 µFのボードコンデンサーは、パッケージボールのできるだけ近くに配置します。
`VSIGP_[0,1]`	入力	アナログ差動入力ピン2組です。FPGA内部の電圧センサーと併用して、外部アナログ電圧を監視します。	電圧センサー機能を使用しない場合は、これらのピンをGNDに接続してください。これらのピンの使用方法の詳細については、インテル^® Stratix^® 10アナログ - デジタル・コンバーター・ユーザーガイドを参照してください。 VSIGPとVSIGNピンの駆動は、損傷を防ぐため、VCCA_PLL電源レールが1.62 Vに達するまでは行わないでください。
`VSIGN_[0,1]`	入力	アナログ差動入力ピン2組です。FPGA内部の電圧センサーと併用して、外部アナログ電圧を監視します。

温度センサーピン

表 8. 温度センサーピン（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`TEMPDIODEp[0..6]`	入力	これらのピンは、FPGAコア内およびトランシーバー・タイル内の内部温度検出ダイオードに接続されます（バイアスHigh入力）。	このピンを外部温度検出デバイスに接続し、FPGAの温度検出ができるようにします。温度検出ダイオードを外部温度検出デバイスと併用しない場合は、このピンを未接続のままにしてください。温度センサーの位置およびチャネル番号の詳細については、インテル^® Stratix^® 10アナログ - デジタル・コンバーター・ユーザーガイドを参照してください。
`TEMPDIODEn[0..6]`	入力	これらのピンは、FPGAコア内およびトランシーバー・タイル内の内部温度検出ダイオードに接続されます（バイアスLow入力）。	このピンを外部温度検出デバイスに接続し、FPGAの温度検出ができるようにします。温度検出ダイオードを外部温度検出デバイスと併用しない場合は、このピンを未接続のままにしてください。温度センサーの位置およびチャネル番号の詳細については、インテル^® Stratix^® 10アナログ - デジタル・コンバーター・ユーザーガイドを参照してください。

リファレンス・ピン

表 9. リファレンス・ピン（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`RZQ_[2][A,B,C,F,G,H,I,J,K,L,M,N]` `RZQ_[3][A,B,C,D,E,F,G,H,I,J,K,L]`	I/O、双方向	I/Oバンクのリファレンス・ピンです。RZQピンでは、それらが配置されているI/Oバンクと同じVCCIOを共有します。外部の高精度抵抗をバンク内の指定ピンに接続します。このピンは、必要ない場合は通常のI/Oピンになります。	OCTを使用する場合は、これらのピンをGNDに接続します。目的のOCTインピーダンスに応じて、240 Ωまたは100 Ωの抵抗を介して行います。OCT手法の詳細については、Intel Stratix 10 General Purpose I/O User Guideを参照してください。これらのピンを外部高精度抵抗の専用入力またはI/Oピンとして使用しない場合は、これらのピンを未接続のままにしてください。

未接続およびDNUピン

表 10. 未接続およびDNUピン（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
DNU	未使用	未使用 (DNU)	電源、GNDまたは他の信号に接続しないでください。このピンはフローティングのままにしておく必要があります。
NC	未接続	信号をこのピンに駆動しないでください。	デバイス・マイグレーション向けにデザインする場合は、このピンを電源、GNDまたは信号トレースのいずれかに接続します。マイグレーションするデバイスのピン・アサインメントに応じて行います。ただし、デバイス・マイグレーションを考慮しない場合は、このピンをフローティングのままにしてください。

電源供給ピン

表 11. 電源供給ピン（注記4〜10を参照）（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`VCCP`	電源	VCCPではペリフェラルへ電源供給します。	VCCとVCCPは、同一の電圧レベルで動作し、ボード上の同じ電源プレーンを共有し、同じレギュレーターを調達元とする必要があります。推奨動作条件について詳しくは、インテル^® Stratix^® 10デバイス・データシートの「電気的特性」を参照してください。インテル^® Stratix^® 10 Early Power Estimator (EPE) およびインテル^® Quartus^® Prime Power Analyzerを使用して、VCCPおよび他の電源供給の現在の要件を判断します。これらのピンのデカップリングは、特定のボードのデカップリング要件によって異なります。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記の注記2、3、4、6および10を参照してください。
`VCC`	電源	VCCではコアへ電源供給します。	VCCとVCCPは、同一の電圧レベルで動作し、ボード上の同じ電源プレーンを共有し、同じレギュレーターを調達元とする必要があります。推奨動作条件について詳しくは、インテル^® Stratix^® 10デバイス・データシートの「電気的特性」を参照してください。インテル^® Stratix^® 10 Early Power Estimator (EPE) およびインテル^® Quartus^® Prime Power Analyzerを使用して、VCCおよび他の電源供給の現在の要件を判断します。これらのピンのデカップリングは、特定のボードのデカップリング要件によって異なります。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記2、3、4、6および10を参照してください。
`VCCPT`	電源	プログラマブル電源テクノロジーおよびI/Oプリドライバー用の電源。	VCCPTを1.8 Vの低ノイズ・スイッチング・レギュレーターに接続してください。次をVCCPTと同じレギュレーターから調達することもできます。 VCCIO_SDMおよびVCCIO_HPS VCCIOおよびVCCIO3V（これらのレールで同じ電圧レベルを使用している場合） VCCBAT（同一の電圧レベルを使用していて、デザイン・セキュリティー・キー機能が不要である場合）適切なアイソレーション・フィルタリングを備えたVCCH_GXB、VCCA_PLL、VCCPLL_SDM、VCCPLL_HPS、およびVCCADC VCCPT電源レール用にVCCPTピンの近くに最小で1 nFのデカップリングが必要です。フローティング電圧は、VCCERAMによるデバイスのパワーアップとパワーダウンのシーケンス中にVCCPTで観測されることがあります。このとき、フローティング電圧はVCCPTより低くなります。これは予想される動作であり、パワーアップまたはパワーダウンのシーケンスに従っている限りは、機能障害やデバイスへの信頼性の問題は発生しません。電源レールの共有については、インテル^® Stratix^® 10デバイスの電源共有ガイドラインを参照してください。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記2、3、4、7および10を参照してください。
`VCCA_PLL`	電源	PLLアナログ電源	VCCA_PLLを1.8 Vの低ノイズ・スイッチング・レギュレーターに接続してください。VCCA_PLLは、適切なアイソレーション・フィルターを使用してVCCPTと同じレギュレーターから調達することができます。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記2、3、4、7および10を参照してください。
`VCCIO([2][A,B,C,F,L,M,N], [3][A,B,C,I,J,K,L])`	電源	これらは、I/Oバンク用の供給電圧ピンです。各バンクでは異なる電圧レベルをサポートすることができます。サポートされているVCCIO規格は次のとおりです。 Diff HSTL/HSTL(12,15,18) Diff SSTL/SSTL(12,125, 135, 15, 18) Diff HSUL/HSUL(12) Diff POD 12 LVDS/Mini_LVDS/RSDS 1.2 V、1.5 V、1.8 V	これらのピンを1.2 V、1.25 V、1.35 V、1.5 V、または1.8 Vの電源に接続します。指定のバンクで必要なI/O規格に応じて行います。未使用のI/Oバンクをパワーダウンするために、VCCIOピンをGNDに接続することもできます。パワーアップ・シーケンスの間だけですが、VCCIOトランジスターが動作可能にするようになると、VCCIO動作スタティック電流よりも小さい過渡電流が観察されることがあります。これは予想される動作であり、パワーアップまたはパワーダウンのシーケンスに従っている限りは、機能障害やデバイスの信頼性の問題は発生しません。 I/Oバンク3AをAVST x16またはAVST x32コンフィグレーション・モードで使用する場合は、デバイスを正しく機能させるため、VCCIO 3A電源をVCCIO_SDM電源に接続してください。詳しくは、インテル^® Stratix^® 10 General Purpose I/O User Guideを参照してください。電源レールの共有については、インテル^® Stratix^® 10デバイスの電源共有ガイドラインを参照してください。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記2、3、4、8および10を参照してください。
`VCCIO3V`	電源	3V I/Oバンクの電源です。	これらのピンを1.2 V、1.25 V、1.35 V、1.5 V、1.8 V、2.5 Vまたは3.0 Vの電源に接続します。指定のバンクで必要なI/O規格に応じて行います。 VCCIO3Vバンクが未使用でも、デバイスを正常に動作させるために、VCCIO3Vの電源をオンにしてください。 VCCIO3Vバンクを動作させるには、VCCR_GXBとVCCH_GXBをパワーアップしてください。詳しくは、Intel Stratix 10 General Purpose I/O User Guideを参照してください。電源レールの共有については、インテル^® Stratix^® 10デバイスの電源共有ガイドラインを参照してください。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記2、3、4、8および10を参照してください。
`VCCIO_SDM`	電源	コンフィグレーション・ピン電源です。	これらのピンを1.8 V電源に接続してください。兼用コンフィグレーション・ピンをコンフィグレーションに使用する場合は、兼用コンフィグレーション・ピンが配置されているバンクのVCCIOをVCCIO_SDMと同じレギュレーターに接続します。これらのピンにVCCIOと同じ電圧レベルが必要である場合、これらのピンをVCCIOと同じレギュレーターに接続することもできます。 VCCBAT電源レール用に、VCCBATピンの近くに最小で47 nFのデカップリングが必要です。電源レールの共有については、インテル^® Stratix^® 10デバイスの電源共有ガイドラインを参照してください。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記2、3、4、および10を参照してください。
`VCCERAM`	電源	エンベデッド・メモリーおよびデジタル・トランシーバーの電源です。	すべてのVCCERAMピンを0.9 Vの低ノイズ・スイッチング電源に接続します。 VCCPLLDIG_SDMは、適切なアイソレーション・フィルターを使用して、VCCERAMと同じレギュレーターから調達してください。詳しくは、インテル^® Stratix^® 10 デバイス・データシートを参照してください。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記2、3、7、および10を参照してください。
`VCCPLLDIG_SDM`	電源	SDMブロックPLL電源ピンです。	VCCPLLDIG_SDMは、適切なアイソレーション・フィルターを使用して、VCCERAMと同じレギュレーターから調達してください。
`VCCBAT`	電源	デザイン・セキュリティー揮発性キー・レジスター用バッテリー・バックアップ電源	デザイン・セキュリティー揮発性キーを使用する場合は、このピンを1.2 V - 1.8 Vの範囲での不揮発性バッテリー電源に接続します。揮発性キーを使用しない場合は、このピンを1.8 VのVCCPTに接続します。このピンには推奨電圧範囲に沿って適切な電源を供給してください。インテル^® Stratix^® 10デバイスのパワーオン・リセット (POR) 回路でVCCBATが監視されます。 VCCBAT電源レール用に、VCCBATピンの近くに最小で47 nFのデカップリングが必要です。電源レールの共有については、インテル^® Stratix^® 10デバイスの電源共有ガイドラインを参照してください。
`VCCPLL_SDM`	電源	VCCPLL_SDMではSDMブロックのPLLへアナログ電源を供給します。	これらのピンを、適切なアイソレーション・フィルターを介して1.8 Vの低ノイズ・スイッチング電源に接続します。適切なアイソレーション・フィルターを使用してVCCPLL_SDMをVCCPTと同じレギュレーターから調達することができます。これは、すべての電源レールに1.8 Vが必要な場合に適用します。これらのピンに対するデカップリングは、それぞれのボードのデザインにおけるデカップリング要件に依存します。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記2、3、4、および7を参照してください。
`GND`	グランド	デバイス・グランド・ピンです。	すべてのGNDピンをボードのグランドプレーンに接続してください。
`VREFB[[2][A,B,C,F,G,H,I,J,K,L,M,N], [3][A,B,C,D,E,F,G,H,I,J,K,L]]N0`	電源	各I/Oバンクの入力基準電圧。バンクで電圧基準のI/O規格を使用している場合は、これらのピンをバンクの電圧基準ピンとして使用します。	VREFピンを使用しない場合、これらのピンは、ピンが配置されているバンクのVCCIO、あるいはGNDに接続します。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記2、8、および10を参照してください。
`VCCLSENSE`	電源	外部レギュレーターへの差動検出ライン。	VCCLSENSEおよびGNDSENSEは、VCC電源用の差動リモート検出ピンです。レギュレーターの差動リモート検出ラインをそれぞれVCCLSENSEピンおよびGNDSENSEピンに接続します。これにより、VCC電源からのPCBおよびデバイスパッケージに関連するDC IRドロップが補正されます。これらの接続を差動ペアトレースとして配線し、他のノイズ発生源から隔離してください。 VCCLSENSEおよびGNDSENSEラインをレギュレーターのリモート検出入力に接続してください。
`GNDSENSE`	電源	外部レギュレーターへの差動検出ライン。
`VCCADC`	電源	電圧センサー用ADC電源ピンです。	インテル^® Stratix^® 10デバイスの内部電圧センサーを使用している場合は、低ノイズの1.8 V電源をこのピンに供給してください。電圧センサーを使用しているときは、このピンのVCCA_PLLへの接続には適切なアイソレーション・フィルタリングを使用します。電圧センサーを使用していない場合は、このピンをVCCA_PLLに接続してください。
`VCCFUSEWR_SDM`	電源	オプションのワンタイム・プログラマブルeFuseのプログラミング（書き込み）に必要な電源供給です。これらのeFuseは、インテル^® Stratix^® 10セキュリティー・アーキテクチャーの不可欠な部分です。詳しくは、Intel Stratix 10 Device Security User Guideを参照してください。	eFuseのフィールド・プログラミングが必要な場合、このピンには2.4 V電源が必要です。eFuseのフィールド・プログラミングが不要な場合は、このピンをVCCPTに接続するか、未接続（フローティング）のままにしてください。このピンをGNDに接続しないでください。 eFuseのフィールド・プログラミングが必要な場合、インテルでは、調整可能なレギュレーターを使用することをお勧めします。レギュレーターは、eFuseのプログラミングには2.4 V出力に設定し、それ以外のときは1.8 V出力に設定します。フローティング電圧の発生が、VCCFUSEWR_SDM電源のパワーアップおよびパワーダウンのシーケンス中に観測されることがあります。これは、VCCPTまたはVCCERAM、あるいはその両方により、フローティング電圧の合計の大きさがVCCFUSEWR_SDMより低くなるためです。パワーアップ・シーケンス中だけですが、VCCFUSEWR_SDM動作過渡電流よりも小さい過渡電流が観測されることがあります。フローティング電圧と過渡電流は予想される動作であり、パワーアップまたはパワーダウンのシーケンスに従っている限りは、機能障害やデバイスの信頼性の問題は発生しません。

トランシーバー・ピン

表 12. トランシーバー・ピン（注記4〜10を参照）（暫定） `nPERST[L,R][0:2]` ピンのピン説明と接続ガイドラインの詳細については、オプション/兼用コンフィグレーション・ピンの項を参照してください。 `OSC_CLK_1` ピンのピン説明および接続ガイドラインの詳細については、専用コンフィグレーション/JTAGピンの項を参照してください。
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]`	電源	アナログ電源、レシーバーであり、デバイスの左側 (L) または右側 (R) の各トランシーバー・バンクに固有です。	VCCR_GXBピンの1.03 Vまたは1.12 Vの低ノイズのスイッチング・レギュレーターへの接続を、トランシーバーのデータレートに応じて行います。トランシーバー・タイル（LタイルまたはHタイル）内の各バンクのVCCR_GXBピンとVCCT_GXBピンには、同じ電圧（1.03 Vまたは1.12 V）が必要です。ただし、同じトランシーバー・タイル内の異なるバンクのVCCR_GXBおよびVCCT_GXBでは、コンフィグレーションされたトランシーバー・データレートに基づいた異なる電圧を持つことができます。これは、トランシーバー・タイルの消費電力をさらに削減するためです。トランシーバー・タイル内のバンクに異なる電圧が供給されている場合（たとえば、一部のバンクは1.03 Vで動作し、他のバンクが1.12 Vで動作する場合）、xNクロックラインの通過は、同一のVCCR_GXBまたはVCCT_GXBで動作する隣接バンク間でのみ許可されます。xNクロックラインが異なる電圧で動作するバンクの境界をまたぐことは許可されていません。トランシーバー・タイルに入力される入力基準クロックについては、たとえバンクのVCCR_GXBとVCCT_GXBの動作電圧が異なっていても、そのクロックはタイル内の任意のバンクに分配することができます。同じタイル上のすべてのトランシーバーが使用されていない場合は、そのタイルのトランシーバーの電源をオフにするために、VCCR_GXB、VCCT_GXB、およびVCCH_GXBをGNDに接続します。 22 nFのデカップリング・コンデンサーの配置は、BGAピンフィールドの裏側の各VCCR_GXB電源ピンとGNDピンの間に行います。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記2、3、4、7および10を参照してください。
`VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]`	電源	アナログ電源、トランスミッターであり、デバイスの左側 (L) または右側 (R) の各トランシーバー・バンクに固有です。	VCCR_GXBピンの1.03 Vまたは1.12 Vの低ノイズのスイッチング・レギュレーターへの接続を、トランシーバーのデータレートに応じて行います。トランシーバー・タイル（LタイルまたはHタイル）内の各バンクのVCCR_GXBピンとVCCT_GXBピンには、同じ電圧（1.03 Vまたは1.12 V）が必要です。ただし、同じトランシーバー・タイル内の異なるバンクのVCCR_GXBおよびVCCT_GXBでは、コンフィグレーションされたトランシーバー・データレートに基づいた異なる電圧を持つことができます。これは、トランシーバー・タイルの消費電力をさらに削減するためです。トランシーバー・タイル内のバンクに異なる電圧が供給されている場合（たとえば、一部のバンクは1.03 Vで動作し、他のバンクが1.12 Vで動作する場合）、xNクロックラインの通過は、同一のVCCR_GXBまたはVCCT_GXBで動作する隣接バンク間でのみ許可されます。xNクロックラインが異なる電圧で動作するバンクの境界をまたぐことは許可されていません。トランシーバー・タイルに入力される入力基準クロックについては、たとえバンクのVCCR_GXBとVCCT_GXBの動作電圧が異なっていても、そのクロックはタイル内の任意のバンクに分配することができます。同じタイル上のすべてのトランシーバーが使用されていない場合は、そのタイルのトランシーバーの電源をオフにするために、VCCR_GXB、VCCT_GXB、およびVCCH_GXBをGNDに接続します。 22 nFのデカップリング・コンデンサーの配置は、BGAピンフィールドの裏側の各VCCT_GXB電源ピンとGNDピンの間に行います。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記2、3、4、7および10を参照してください。
`VCCH_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]`	電源	アナログ電源、ブロックレベルのトランスミッター・バッファーであり、デバイスの左側 (L) または右側 (R) に固有です。	VCCH_GXBは1.8 Vの低ノイズ・スイッチング・レギュレーターに接続します。適切なアイソレーション・フィルタリングを使用して、VCCH_GXBをVCCPTと同じレギュレーターから調達することができます。チャネルのジッター性能に対するレギュレーターのスイッチング・ノイズの影響を最小限に抑えるには、VCCH_GXBレギュレーターのスイッチング周波数を2 MHz未満に保ちます。OTNアプリケーションの場合、VCCH_GXBのスイッチング周波数は500 KHz以下にすることをお勧めします。 22 nFのデカップリング・コンデンサーの配置は、BGAピンフィールドの裏側の各VCCH_GXB電源ピンとGNDピンの間に行います。 VCCH_GXBの電源がオンになる前に、VCCH_GXBパワーレールにリーク電圧が発生することがあります。これは、パワーアップおよびパワーダウンのシーケンス中のデバイス内部のリークが原因です。このリーク電圧の合計はVCCH_GXBより低く、予想される動作です。パワーアップ・シーケンス中だけですが、VCCH_GXBスタティック動作電流よりも小さい過渡電流が観測されることがあります。フローティング電圧と過渡電流は予想される動作であり、パワーアップまたはパワーダウンのシーケンスに従っている限りは、機能障害やデバイスの信頼性の問題は発生しません。同じタイル上のすべてのトランシーバーが使用されていない場合は、そのタイルのトランシーバーの電源をオフにするために、VCCR_GXB、VCCT_GXB、およびVCCH_GXBをGNDに接続します。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記2、3、4、7および10を参照してください。
`GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_RX_CH[0:5]p` `GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_REFCLK[0:5]p`	入力	正の高速差動レシーバーチャネルまたはREFCLK入力。デバイスの左側 (L) 側または右 (R) 側の各トランシーバー・バンクに固有です。	これらのピンは使用時にAC結合またはDC結合することができます。詳細については、インテル^® Stratix^® 10デバイス・データシートを参照してください。未使用のGXB_RXnピンはすべてGNDに直接接続します。
`GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_RX_CH[0:5]n` `GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_REFCLK[0:5]n`	入力	負の高速差動レシーバーチャネルまたはREFCLK入力。デバイスの左側 (L) 側または右 (R) 側の各トランシーバー・バンクに固有です。	これらのピンは使用時にAC結合またはDC結合することができます。詳細については、インテル^® Stratix^® 10デバイス・データシートを参照してください。未使用のGXB_RXnピンはすべてGNDに直接接続します。
`GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_TX_CH[0:5]p`	出力	正の高速差動トランスミッター・チャネル。デバイスの左側 (L) 側または右 (R) 側の各トランシーバー・バンクに固有です。	未使用のGXB_TXpピンはすべてフローティングのままにします。
`GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_TX_CH[0:5]n`	出力	負の高速差動トランスミッター・チャネル。デバイスの左側 (L) 側または右 (R) 側の各トランシーバー・バンクに固有です。	未使用のGXB_TXnピンはすべてフローティングのままにします。
`REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]p`	入力	高速差動リファレンス・クロックの正のレシーバーチャネル。デバイスの左側 (L) または右側 (R) の各トランシーバー・バンクに固有です。 REFCLK_GXBは、トランシーバー・チャネルが無効の場合でも、コアクロック生成用fPLLを備えた専用クロック入力ピンとして使用できます。	これらのピンをHCSL I/O規格以外のI/O規格に接続する場合は、AC結合する必要があります。 HCSL I/O規格の場合は、これらのピンをDC結合する必要があります。例えば、 PCIe* リファレンス・クロックをDC結合する必要があるのは、HCSL I/O規格を使用する場合です。未使用のピンはすべてGNDに直接接続します。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記9を参照してください。
`REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]n`	入力	高速差動リファレンス・クロック・コンポーネント、相補レシーバーチャネル。デバイスの左側 (L) または右側 (R) の各トランシーバー・バンクに固有。 REFCLK_GXBは、トランシーバー・チャネルを使用しない場合でも、コアクロック生成用fPLLを備えた専用クロック入力ピンとして使用できます。	これらのピンをHCSL I/O規格以外のI/O規格に接続する場合は、AC結合する必要があります。HCSL I/O規格の場合は、これらのピンはDC結合する必要があります。例えば、 PCIe* リファレンス・クロックをDC結合する必要があるのは、HCSL I/O規格を使用する場合です。未使用のピンはすべてGNDに直接接続します。インテル^® Stratix^® 10 GX ピン接続ガイドラインの注記9を参照してください。
`RREF_[T,M,B][L,R]`	入力	fPLL、IOPLL、およびトランシーバー用のレファレンス抵抗。デバイスの上部 (T) 、中央 (M) 、および左側 (L) または右側 (R) の下部 (B) に固有です。	デバイスの片側（左または右）のREFCLKピンまたはトランシーバー・チャネルが使用されている場合は、デバイスのその側の各RREFピンをそれぞれ個別の2 kΩ +/-1%抵抗を介してGNDに接続してください。それ以外の場合は、デバイスのその側の各RREFピンを直接GNDに接続します。PCBレイアウトでは、このピンから抵抗までのトレースは、アグレッサー信号を回避するように配線する必要があります。

セキュア・デバイス・マネージャー (SDM) ピン

注: インテルでは、インテル^® Quartus^® Primeデザインを作成し、デバイスのI/Oアサインメントを入力し、デザインをコンパイルすることをお勧めしています。開発ソフトウェアでは、I/Oアサインメントと配置のルールに従ってピン接続をチェックします。そのルールはデバイスごとに異なり、デバイスの集積度、パッケージ、I/Oアサインメント、電圧アサインメントのほか、このドキュメントまたはデバイスのハンドブックに完全には記載されていない要因に基づきます。

表 13. SDMピン（注記11を参照）（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`RREF_SDM`	入力	SDMインターフェイスのPLLのリファレンス抵抗入力。	2 kΩ±1％抵抗をGNDに接続してください。
`SDM_IO0`	PWRMGT_SCL	PMBus Power Management Clock デフォルトでは、PWRMGT_SCL機能はSDM_IO14で有効になっています。Avalon-ST x 8コンフィグレーション手法を使用する場合は、この機能をSDM_IO0ピンを使用して実装してください。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でLowに引き下げられます。このピンをPWRMGT_SCL機能として使用する場合は、このピンには1.8 V VCCIO_SDM電源へのプルアップ抵抗が必要です。インテルでは、このピンの負荷に応じて、プルアップ値を5.1 kΩから10 kΩにすることをお勧めします。1.8 V以外の電圧を必要とするPMBusインターフェイスに接続するときは、電圧レベル変換器を使用してください。	このピンは、PMBusインターフェイスのクロックピンとして使用されます。 –Vデバイスを使用する場合は、デバイスとVCC電圧レギュレーターの間のSmartVID接続を有効にして、FPGAでそのコア電圧要件を直接制御できるようにしてください。これを行うには、PWRMGT_SCLおよびPWRMGT_SDA信号をPMBusマスターモード用のVCC電圧レギュレーターに接続し、PWRMGT_SCL、PWRMGT_SDA、およびPWRMGT_ALERT信号をPMBusスレーブモード用のVCC電圧レギュレーターに接続します。このピンをレギュレーターのPMBusクロックピンに接続します。
	INIT_DONE	INIT_DONEピンは、デバイスがコンフィグレーション完了時にユーザーモードに入ったことを示します。この目的で使用する場合、このピンをインテル^® Quartus^® Prime開発ソフトウェアで有効化してください。インテルでは、SDM_IO0またはSDM_IO16を使用してINIT_DONE機能を実装することをお勧めしています。これは、パワーアップ時にINIT_DONEを正しく機能させるための弱い内部プルダウン機能があるからです。 SDM_IO0とSDM_IO16が使用できない場合、コンフィグレーション・モードが Avalon^® -ST×8または Avalon^® –ST x32（AVST x8またはAVST x 32）に設定されていれば、SDM_IO5もINIT_DONE機能に使用できます。これらのモードでは4.7 kΩの外付けプルダウン抵抗が必要です。 SDM_IO0、SDM_IO5、およびSDM_IO16が利用できない場合、未使用のSDM I/Oピンを使用してINIT_DONE機能を実装することもできます。ただし、INIT_DONE信号に4.7 kΩの外部プルダウン抵抗があることが条件です。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でLowに引き下げられます。	INIT_DONE機能が有効な場合、コンフィグレーションが完了してデバイスがユーザーモードに入ると、このピンはHighに駆動されます。
	PWRMGT_ALERT	PMBus Power Management Alert このピンをPWRMGT_SCL機能として使用する場合は、このピンには1.8 V VCCIO_SDM電源へのプルアップ抵抗が必要です。インテルでは、このピンの負荷に応じて、プルアップ値を5.1 kΩから10 kΩにすることをお勧めしています。1.8 V以外の電圧を必要とするPMBusインターフェイスに接続するときは、電圧レベル変換器を使用してください。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンは、インテル^® Stratix^® 10 –VがPMBusスレーブのとき、PMBusインターフェイス用のALERT機能として使用されます。 SmartVID機能をインテル^® Stratix^® 10 −VデバイスでPMBusスレーブとして使用する場合は、SDM_IO0またはSDM_IO12ピンをPWRMGT_ALERT信号として、PWRMGT_SCLおよびPWRMGT_SDA信号とともにPMBusマスターデバイスに接続して、SmartVID電源管理インターフェイスを完成してください。PMBusマスターデバイスでは、VIDコードをインテル^® Stratix^® 10スレーブから読み取り、電圧レギュレーターをプログラムして、正しいVID電圧に出力します。このピンをレギュレーターのPMBus ALERTピンに接続します。
	SEU_ERROR	SEU_ERRORピンがHighに駆動され、SEUエラーキュー内にSEUエラーメッセージがあることを示します。このピンは、エラー・メッセージ・キューに1つ以上のエラーメッセージが含まれているときは常にHighのままです。 SEU_ERROR信号がLowになるのは、SEUエラー・メッセージ・キューが空の場合のみです。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にします。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でLowに引き下げられます。	この出力ピンをSEUイベントを監視する外部ロジックに接続してください。
	CvP_CONFDONE	CvP_CONFDONEピンでは、CvPコアイメージのコンフィグレーション完了時にデバイスがユーザーモードに入ったことを示します。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にしてください。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でLowに引き下げられます。	この出力ピンをCvP動作を監視する外部ロジックに接続してください。VCCIO_SDM電源供給では、受信側の入力電圧仕様を満たす必要があります。
	HPS_COLD_nRESET	これはアクティブローの双方向ピンです。デフォルトでは、このピンはSDMへの入力ピンとして機能します。最低でも5msの間外部からアサートされると、このピンではSDMへの割り込みが生成されます。その後、SDMではコールドリセット手順がHPSとそのペリフェラルに対して開始されます。コールドリセットの生成が内部ソース（たとえば、HPS EL3ソフトウェア）からの場合、SDMではこのピンを出力に切り替え、リセットを示すパルスを駆動します。コールドリセット手順が完了すると、このピンは入力に戻ります。このピンには25 kΩの内部プルアップがあります。	このピンを1-10 kΩのプルアップを介して、VCCIO_SDM電源に接続します。このピンを、接続されているクワッド・シリアル・ペリフェラル・インターフェイス（クワッドSPI）デバイスのリセット入力に接続しないでください。
	Direct to Factory Image	Direct to Factory入力ピンです。リモート・システム・アップグレード機能を使用する場合、このオプションのピンを使用すると、ファクトリー・イメージとアプリケーション・イメージのどちらかを選択できます。このピンにロジックHighを駆動するとデバイスに指示してファクトリー・イメージがロードされ、ロジックLowに駆動するとデバイスに指示してアプリケーション・イメージがロードされます。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部で引き下げられます。	この入力ピンは、デバイスのリモート・システム・アップグレードを管理する外部ロジックに接続します。デフォルトでは、外部ロジックによってこのピンにロジックLowが供給され、アプリケーション・イメージがデバイスのデフォルト・イメージになり、必要に応じてファクトリー・イメージに切り替わります。
`SDM_IO1`	AVSTx8_DATA2	Avalon-ST Interface Data 2 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンを外部コンフィグレーション・コントローラーのdata2ピンに接続して、Avalon-ST x8インターフェイスを使用したコンフィグレーションを行います。
	AS_DATA1	Active Serial Data 1 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをEPCQ-Lデバイスのdata1ピンに接続して、EPCQ-Lデバイスからコンフィグレーションを行います。
	SDMMC_CFG_DATA1	SD/MMC Card Data 1 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをSD/MMCカード・フラッシュ・デバイスのdata1ピンに接続して、SD/MMCフラッシュからコンフィグレーションを行います。
`SDM_IO2`	AVSTx8_DATA0	Avalon Stream Interface Data 0 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンを外部コンフィグレーション・コントローラーのdata0ピンに接続して、Avalon-ST x8インターフェイスを使用したコンフィグレーションを行います。
	AS_CLK	Active Serial Clock このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをEPCQ-Lデバイスのdata1ピンに接続して、EPCQ-Lデバイスからコンフィグレーションを行います。
	SDMMC_CFG_DATA0	SD/MMC Card Data 0 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをSD/MMCカード・フラッシュ・デバイスのdata0ピンに接続して、SD/MMCフラッシュからコンフィグレーションを行います。
`SDM_IO3`	AVSTx8_DATA3	Avalon Stream Interface Data 3 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンを外部コンフィグレーション・コントローラーのdata3ピンに接続して、Avalon-ST x8インターフェイスを使用したコンフィグレーションを行います。
	AS_DATA2	Active Serial Data 2 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをEPCQ-Lデバイスのdata2ピンに接続して、EPCQ-Lデバイスからコンフィグレーションを行います。
	SDMMC_CFG_DATA2	SD/MMC Card Data 2 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをSD/MMCカード・フラッシュ・デバイスのdata2ピンに接続して、SD/MMCフラッシュからコンフィグレーションを行います。
`SDM_IO4`	AVSTx8_DATA1	Avalon Stream Interface Data 1 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンを外部コンフィグレーション・コントローラーのdata1ピンに接続して、Avalon-ST x8インターフェイスを使用したコンフィグレーションを行います。
	AS_DATA0	Active Serial Data 0 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをEPCQ-Lデバイスのdata0ピンに接続して、EPCQ-Lデバイスからコンフィグレーションを行います。
	SDMMC_CFG_CMD	SD/MMC Card Command このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをSD/MMCカード・フラッシュ・デバイスのコマンド入力に接続して、SD/MMCフラッシュからコンフィグレーションを行います。
`SDM_IO5`	MSEL[0]	FPGAデバイスのコンフィグレーション手法を設定するコンフィグレーション入力ピンです。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンは、パワーアップ時およびリセット時にMSEL[0]として機能し、コンフィグレーション手法を決定します。コンフィグレーション手法に応じて、このピンをVCCIO_SDMに引き上げるか、4.7 kΩの抵抗を介してGNDに引き下げる必要があります。ピンがMSEL機能を完了すると、選択したコンフィグレーション手法に従って機能します。詳細については、Intel Stratix 10 Configuration User Guideを参照してください。
	CONF_DONE	CONF_DONE ピンは、すべてのコンフィグレーション・データが受信されたことを示します。デフォルトでは、SDM_IO16 は CONF_DONE機能の実装に推奨されるピンです。Avalon-ST x8コンフィグレーション手法とPMBusパワー・マネジメント機能を使用している場合は、PWRMGT_SDA 機能をSDM_IO12またはSDM_IO16のいずれかに割り当てることができます。SDM_IO16をPWRMGT_SDA機能に使用する場合は、SDM_IO5を使用してCONF_DONE機能を実装します。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	CONF_DONEピンを外部コンフィグレーション・コントローラーに接続して、Avalon-STインターフェイスを使用したコンフィグレーションを行います。
	AS_nCSO0	Active Serial Chip Select 0 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをEPCQ-LデバイスのnCS入力ピンに接続して、EPCQ-Lデバイスからコンフィグレーションを行います。
	SDMMC_CFG_CCLK	SD/MMC Card Clock このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをSD/MMCカード・フラッシュ・デバイスのクロック入力に接続して、SD/MMCフラッシュからコンフィグレーションを行います。
	INIT_DONE	INIT_DONEピンは、デバイスがコンフィグレーション完了時にユーザーモードに入ったことを示します。この目的で使用する場合、このピンをインテル^® Quartus^® Prime開発ソフトウェアで有効化してください。インテルでは、SDM_IO0またはSDM_IO16を使用してINIT_DONE機能を実装することをお勧めしています。これは、パワーアップ時にINIT_DONEを正しく機能させるための弱い内部プルダウンがあるからです。 SDM_IO0とSDM_IO16が使用できない場合、コンフィグレーション・モードが Avalon^® -ST ×8または Avalon^® –ST x32（AVST x8またはAVST x32）に設定されていれば、SDM_IO5もINIT_DONE機能に使用できます。これらのモードでは4.7 kΩの外付けプルダウン抵抗が必要です。 SDM_IO0、SDM_IO5、およびSDM_IO16が使用できない場合、未使用のSDM I/Oピンを使用してINIT_DONE機能を実装することもできます。ただしINIT_DONE信号に4.7 kΩの外部プルダウン抵抗があることが条件です。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	INIT_DONE機能が有効な場合、コンフィグレーションが完了してデバイスがユーザーモードに入ると、このピンはHighに駆動されます。
`SDM_IO6`	AVSTx8_DATA4	Avalon Stream Interface Data 4 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンを外部コンフィグレーション・コントローラーのdata4ピンに接続して、Avalon-ST x8インターフェイスを使用したコンフィグレーションを行います。
	AS_DATA3	Active Serial Data 3 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをEPCQ-Lデバイスのdata3ピンに接続して、EPCQ-Lデバイスからコンフィグレーションを行います。
	SDMMC_CFG_DATA3	SD/MMC Card Data 3 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをSD/MMCカード・フラッシュ・デバイスのdata3ピンに接続して、SD/MMCフラッシュからコンフィグレーションを行います。
`SDM_IO7`	MSEL[1]	FPGAデバイスのコンフィグレーション手法を設定するコンフィグレーション入力ピンです。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンは、パワーアップ時およびリセット時にMSEL[1]として機能し、コンフィグレーション手法を決定します。コンフィグレーション手法に応じて、このピンをVCCIO_SDMに引き下げるか、4.7 kΩの抵抗を介してGNDに引き下げる必要があります。ピンがMSEL機能を完了すると、選択したコンフィグレーション手法に従って機能します。詳細については、Intel Stratix 10 Configuration User Guideを参照してください。
`SDM_IO7`	AS_nCSO2	Active Serial Chip Select 2 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをEPCQ-LデバイスのnCS入力ピンに接続して、EPCQ-Lデバイスからコンフィグレーションを行います。
`SDM_IO8`	AVST_READY	Avalon Stream Interface Data Ready このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でLowに引き下げられます。	このピンを外部コンフィグレーション・コントローラーのready信号出力に接続して、Avalon-ST x8、x16またはx32インターフェイスを使用したコンフィグレーションを行います。
	AS_nCSO3	Active Serial Chip Select 3 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でLowに引き下げられます。	このピンをEPCQ-LデバイスのnCS入力ピンに接続して、EPCQ-Lデバイスからコンフィグレーションを行います。
	SDMMC_CFG_DATA4	SD/MMC Card Data 4 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でLowに引き下げられます。	このピンをSD/MMCカード・フラッシュ・デバイスのdata4ピンに接続して、SD/MMCフラッシュからコンフィグレーションを行います。
`SDM_IO9`	MSEL[2]	FPGAデバイスのコンフィグレーション手法を設定するコンフィグレーション入力ピンです。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンは、パワーアップ時およびリセット時にMSEL[2]として機能し、コンフィグレーション手法を決定します。コンフィグレーション手法に応じて、このピンをVCCIO_SDMに引き上げるか、4.7 kΩの抵抗を介してGNDに引き下げる必要があります。ピンがMSEL機能を完了すると、選択したコンフィグレーション手法に従って機能します。詳細については、Intel Stratix 10 Configuration User Guideを参照してください。
`SDM_IO9`	AS_nCSO1	Active Serial Chip Select 1 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンを2つ目のEPCQ-LデバイスのnCS入力ピンに接続して、EPCQ-Lデバイスからコンフィグレーションを行います。
`SDM_IO10`	AVSTx8_DATA7	Avalon Stream Interface Data 7 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンを外部コンフィグレーション・コントローラーのdata7ピンに接続して、Avalon-ST x8インターフェイスを使用したコンフィグレーションを行います。
	SDMMC_CFG_DATA7	SD/MMC Card Data 7 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをSD/MMCカード・フラッシュ・デバイスのdata7ピンに接続して、SD/MMCフラッシュからコンフィグレーションを行います。
	SEU_ERROR	SEU_ERRORピンがHighに駆動され、SEUエラーキュー内にSEUエラーメッセージがあることを示します。このピンは、エラー・メッセージ・キューに1つ以上のエラーメッセージが含まれているときは常にHighのままです。 SEU_ERROR信号がLowになるのは、SEUエラー・メッセージ・キューが空の場合のみです。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にします。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でHighに引き上げられます。	この出力ピンは、SEUイベントを監視する外部ロジックに接続します。
	CvP_CONFDONE	CvP_CONFDONEピンでは、CvPコアイメージのコンフィグレーション完了時にデバイスがユーザーモードに入ったことを示します。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にしてください。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でHighに引き上げられます。	この出力ピンは、CvP動作を監視する外部ロジックに接続します。VCCIO_SDM電源供給は受信側の入力電圧仕様を満たす必要があります。
	HPS_COLD_nRESET	これはアクティブローの双方向ピンです。デフォルトでは、このピンはSDMへの入力ピンとして機能します。最低でも5msの間外部からアサートされると、このピンではSDMへの割り込みが生成されます。その後、SDMではコールドリセット手順がHPSとそのペリフェラルに対して開始されます。コールドリセットの生成が内部ソース（たとえば、HPS EL3ソフトウェア）からの場合、SDMではこのピンを出力に切り替え、リセットを示すパルスを駆動します。コールドリセット手順が完了すると、このピンは入力に戻ります。このピンには25 kΩの内部プルアップがあります。	このピンを1 - 10 kΩのプルアップを通じて、VCCIO_SDM電源に接続します。このピンは、接続されているクワッドSPIデバイスのリセット入力に接続しないでください。
	Direct to Factory Image	Direct to Factory入力ピンです。リモート・システム・アップグレード機能を使用する場合、このオプションのピンを使用すると、ファクトリー・イメージとアプリケーション・イメージのどちらかを選択できます。このピンにロジックHighを駆動するとデバイスに指示してファクトリー・イメージがロードされ、ロジックLowに駆動するとデバイスに指示してアプリケーション・イメージがロードされます。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部で引き下げられます。	この入力ピンは、デバイスのリモート・システム・アップグレードを管理する外部ロジックに接続します。デフォルトでは、外部ロジックによってこのピンにロジックLowが供給され、アプリケーション・イメージがデバイスのデフォルト・イメージになり、必要に応じてファクトリー・イメージに切り替わります。
`SDM_IO11`	AVSTx8_VALID	Avalon Stream Interface Data Valid このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンを外部コンフィグレーション・コントローラーのデータ有効信号に接続して、Avalon-ST x8インターフェイスを使用したコンフィグレーションを行います。
	PWRMGT_SDA	PMBus Power Management Serial Data デフォルトでは、SDM_IO11ピンをPWRMGT_SDA機能で使用します。Avalon-ST x8コンフィグレーション手法を使用する場合は、この機能をSDM_IO12ピンを使用して実装してください。このピンをPWRMGT_SDA機能として使用する場合は、このピンには1.8 V VCCIO_SDM電源へのプルアップ抵抗が必要です。インテルでは、このピンの負荷に応じて、プルアップ値を5.1 kΩから10 kΩにすることをお勧めしています。1.8 V以外の電圧を必要とするPMBusインターフェイスに接続するときは、電圧レベル変換器を使用してください。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンは、PMBusインターフェイスのデータピンとして使用されます。 –Vデバイスを使用する場合は、デバイスとVCC電圧レギュレーターの間のSmartVID接続を有効にして、FPGAでそのコア電圧要件を直接制御できるようにしてください。これを行うには、PWRMGT_SCLおよびPWRMGT_SDA信号をPMBusマスターモード用のVCC電圧レギュレーターに接続し、PWRMGT_SCL、PWRMGT_SDA、およびPWRMGT_ALERT信号をPMBusスレーブモード用のVCC電圧レギュレーターに接続します。このピンをレギュレーターのPMBusデータピンに接続します。
	SEU_ERROR	SEU_ERRORピンがHighに駆動され、SEUエラーキュー内にSEUエラーメッセージがあることを示します。このピンは、エラー・メッセージ・キューに1つ以上のエラーメッセージが含まれているときは常にHighのままです。 SEU_ERROR信号がLowになるのは、SEUエラー・メッセージ・キューが空の場合のみです。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にします。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でHighに引き上げられます。	この出力ピンは、SEUイベントを監視する外部ロジックに接続します。
	CvP_CONFDONE	CvP_CONFDONEピンでは、CvPコアイメージのコンフィグレーション完了時にデバイスがユーザーモードに入ったことを示します。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にしてください。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でHighに引き上げられます。	この出力ピンは、CvP動作を監視する外部ロジックに接続します。VCCIO_SDM電源供給は受信側の入力電圧仕様を満たす必要があります。
	HPS_COLD_nRESET	これはアクティブローの双方向ピンです。デフォルトでは、このピンはSDMへの入力ピンとして機能します。最低でも5msの間外部からアサートされると、このピンではSDMへの割り込みが生成されます。その後、SDMではコールドリセット手順がHPSとそのペリフェラルに対して開始されます。コールドリセットの生成が内部ソース（たとえば、HPS EL3ソフトウェア）からの場合、SDMではこのピンを出力に切り替え、リセットを示すパルスを駆動します。コールドリセット手順が完了すると、このピンは入力に戻ります。このピンには25 kΩの内部プルアップがあります。	このピンを1 - 10 kΩのプルアップを通じて、VCCIO_SDM電源に接続します。このピンは、接続されているクワッドSPIデバイスのリセット入力に接続しないでください。
	Direct to Factory Image	Direct to Factory入力ピンです。リモート・システム・アップグレード機能を使用する場合、このオプションのピンを使用すると、ファクトリー・イメージとアプリケーション・イメージのどちらかを選択できます。このピンにロジックHighを駆動するとデバイスに指示してファクトリー・イメージがロードされ、ロジックLowに駆動するとデバイスに指示してアプリケーション・イメージがロードされます。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部で引き下げられます。	この入力ピンは、デバイスのリモート・システム・アップグレードを管理する外部ロジックに接続します。デフォルトでは、外部ロジックによってこのピンにロジックLowが供給され、アプリケーション・イメージがデバイスのデフォルト・イメージになり、必要に応じてファクトリー・イメージに切り替わります。
`SDM_IO12`	PWRMGT_SDA	PMBus Power Management Serial Data デフォルトでは、SDM_IO11ピンはPWRMGT_SDA機能に使用します。Avalon-ST x8コンフィグレーション手法を使用する場合は、この機能をSDM_IO12ピンまたはSDM_IO16ピンを使用して実装してください。このピンをPWRMGT_SDA機能として使用する場合は、このピンには1.8 V VCCIO_SDM電源へのプルアップ抵抗が必要です。インテルでは、このピンの負荷に応じて、プルアップ値を5.1 kΩから10 kΩにすることをお勧めしています。1.8 V以外の電圧を必要とするPMBusインターフェイスに接続するときは、電圧レベル変換器を使用してください。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンは、PMBusのデータピンとして使用されます。 –Vデバイスを使用する場合は、デバイスとVCC電圧レギュレーターの間のSmartVID接続を有効にして、FPGAでそのコア電圧要件を直接制御できるようにしてください。これを行うには、PWRMGT_SCLおよびPWRMGT_SDA信号をPMBusマスターモード用のVCC電圧レギュレーターに接続し、PWRMGT_SCL、PWRMGT_SDA、およびPWRMGT_ALERT信号をPMBusスレーブモード用のVCC電圧レギュレーターに接続します。このピンは、レギュレーターのPMBusデータピンに接続します。
	PWRMGT_ALERT	PMBus Power Management Alert このピンをPWRMGT_ALERT 機能として使用する場合は、このピンには1.8 V VCCIO_SDM電源へのプルアップ抵抗が必要です。インテルでは、このピンの負荷に応じて、プルアップ値を5.1 kΩから10 kΩにすることをお勧めしています。1.8 V以外の電圧を必要とするPMBusインターフェイスに接続するときは、電圧レベル変換器を使用してください。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンは、インテル^® Stratix^® 10 –VがPMBusスレーブのとき、PMBusインターフェイス用のALERT機能として使用されます。 SmartVID機能をインテル^® Stratix^® 10 −VデバイスでPMBusスレーブとして使用する場合は、SDM_IO0またはSDM_IO12ピンをPWRMGT_ALERT信号として、PWRMGT_SCLおよびPWRMGT_SDA信号とともにPMBusマスターデバイスに接続して、SmartVID電源管理インターフェイスを完成してください。PMBusマスターデバイスでは、VIDコードをインテル^® Stratix^® 10スレーブから読み取り、電圧レギュレーターをプログラムして、正しいVID電圧に出力します。このピンをレギュレーターのPMBus ALERTピンに接続します。
	SEU_ERROR	SEU_ERRORピンがHighに駆動され、SEUエラーキュー内にSEUエラーメッセージがあることを示します。このピンは、エラー・メッセージ・キューに1つ以上のエラーメッセージが含まれているときは常にHighのままです。 SEU_ERROR信号がLowになるのは、SEUエラー・メッセージ・キューが空の場合のみです。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にします。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でHighに引き上げられます。	この出力ピンは、SEUイベントを監視する外部ロジックに接続します。
	CvP_CONFDONE	CvP_CONFDONEピンでは、CvPコアイメージのコンフィグレーション完了時にデバイスがユーザーモードに入ったことを示します。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にしてください。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でHighに引き上げられます。	この出力ピンは、CvP動作を監視する外部ロジックに接続します。VCCIO_SDM電源供給は受信側の入力電圧仕様を満たす必要があります。
	HPS_COLD_nRESET	これはアクティブローの双方向ピンです。デフォルトでは、このピンはSDMへの入力ピンとして機能します。最低でも5msの間外部からアサートされると、このピンではSDMへの割り込みが生成されます。その後、SDMではコールドリセット手順がHPSとそのペリフェラルに対して開始されます。コールドリセットの生成が内部ソース（たとえば、HPS EL3ソフトウェア）からの場合、SDMではこのピンを出力に切り替え、リセットを示すパルスを駆動します。コールドリセット手順が完了すると、このピンは入力に戻ります。このピンには25 kΩの内部プルアップがあります。	このピンを1 - 10 kΩのプルアップを通じて、VCCIO_SDM電源に接続します。このピンは、接続されているクワッドSPIデバイスのリセット入力に接続しないでください。
	Direct to Factory Image	Direct to Factory入力ピンです。リモート・システム・アップグレード機能を使用する場合、このオプションのピンを使用すると、ファクトリー・イメージとアプリケーション・イメージのどちらかを選択できます。このピンにロジックHighを駆動するとデバイスに指示してファクトリー・イメージがロードされ、ロジックLowに駆動するとデバイスに指示してアプリケーション・イメージがロードされます。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部で引き下げられます。	この入力ピンは、デバイスのリモート・システム・アップグレードを管理する外部ロジックに接続します。デフォルトでは、外部ロジックによってこのピンにロジックLowが供給され、アプリケーション・イメージがデバイスのデフォルト・イメージになり、必要に応じてファクトリー・イメージに切り替わります。
`SDM_IO13`	AVSTx8_DATA5	Avalon Stream Interface Data 5 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンには、使用されるコンフィグレーション・モードに応じて複数の機能があります。このピンを外部コンフィグレーション・コントローラーのdata5ピンに接続して、Avalon-ST x8インターフェイスを使用したコンフィグレーションを行います。このピンをSD/MMCカード・フラッシュ・デバイスのdata5ピンに接続して、SD/MMCフラッシュからコンフィグレーションを行います。
	SDMMC_CFG_DATA5	SD/MMC Card Data 5 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。
	SEU_ERROR	SEU_ERRORピンがHighに駆動され、SEUエラーキュー内にSEUエラーメッセージがあることを示します。このピンは、エラー・メッセージ・キューに1つ以上のエラーメッセージが含まれているときは常にHighのままです。 SEU_ERROR信号がLowになるのは、SEUエラー・メッセージ・キューが空の場合のみです。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にします。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でHighに引き上げられます。	この出力ピンは、SEUイベントを監視する外部ロジックに接続します。
	CvP_CONFDONE	CvP_CONFDONEピンでは、CvPコアイメージのコンフィグレーション完了時にデバイスがユーザーモードに入ったことを示します。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にしてください。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でHighに引き上げられます。	この出力ピンは、CvP動作を監視する外部ロジックに接続します。VCCIO_SDM電源供給は受信側の入力電圧仕様を満たす必要があります。
	HPS_COLD_nRESET	これはアクティブローの双方向ピンです。デフォルトでは、このピンはSDMへの入力ピンとして機能します。最低でも5msの間外部からアサートされると、このピンではSDMへの割り込みが生成されます。その後、SDMではコールドリセット手順がHPSとそのペリフェラルに対して開始されます。コールドリセットの生成が内部ソース（たとえば、HPS EL3ソフトウェア）からの場合、SDMではこのピンを出力に切り替え、リセットを示すパルスを駆動します。コールドリセット手順が完了すると、このピンは入力に戻ります。このピンには25 kΩの内部プルアップがあります。	このピンを1 - 10 kΩのプルアップを通じて、VCCIO_SDM電源に接続します。このピンは、接続されているクワッドSPIデバイスのリセット入力に接続しないでください。
	Direct to Factory Image	Direct to Factory入力ピンです。リモート・システム・アップグレード機能を使用する場合、このオプションのピンを使用すると、ファクトリー・イメージとアプリケーション・イメージのどちらかを選択できます。このピンにロジックHighを駆動するとデバイスに指示してファクトリー・イメージがロードされ、ロジックLowに駆動するとデバイスに指示してアプリケーション・イメージがロードされます。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部で引き下げられます。	この入力ピンは、デバイスのリモート・システム・アップグレードを管理する外部ロジックに接続します。デフォルトでは、外部ロジックによってこのピンにロジックLowが供給され、アプリケーション・イメージがデバイスのデフォルト・イメージになり、必要に応じてファクトリー・イメージに切り替わります。
`SDM_IO14`	AVSTx8_CLK	Avalon Stream Interface Clock Input このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンを外部コンフィグレーション・コントローラーのクロック出力に接続して、Avalon-ST x8インターフェイスを使用したコンフィグレーションを行います。
	PWRMGT_SCL	PMBus Power Management Clock デフォルトでは、PWRMGT_SCL機能はSDM_IO14で有効になっています。Avalon-ST x 8コンフィグレーション手法を使用する場合は、この機能をSDM_IO0ピンを使用して実装してください。このピンをPWRMGT_SCL機能として使用する場合は、このピンには1.8 V VCCIO_SDM電源へのプルアップ抵抗が必要です。インテルでは、このピンの負荷に応じて、プルアップ値を5.1 kΩから10 kΩにすることをお勧めします。1.8 V以外の電圧を必要とするPMBusインターフェイスに接続するときは、電圧レベル変換器を使用してください。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンは、PMBusインターフェイスのクロックピンとして使用されます。 –Vデバイスを使用する場合は、デバイスとVCC電圧レギュレーターの間のSmartVID接続を有効にして、FPGAでそのコア電圧要件を直接制御できるようにしてください。これを行うには、PWRMGT_SCLおよびPWRMGT_SDA信号をPMBusマスターモード用のVCC電圧レギュレーターに接続し、PWRMGT_SCL、PWRMGT_SDA、およびPWRMGT_ALERT信号をPMBusスレーブモード用のVCC電圧レギュレーターに接続します。このピンは、レギュレーターのPMBusクロックピンに接続します。
	SEU_ERROR	SEU_ERRORピンがHighに駆動され、SEUエラーキュー内にSEUエラーメッセージがあることを示します。このピンは、エラー・メッセージ・キューに1つ以上のエラーメッセージが含まれているときは常にHighのままです。 SEU_ERROR信号がLowになるのは、SEUエラー・メッセージ・キューが空の場合のみです。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にします。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でHighに引き上げられます。	この出力ピンは、SEUイベントを監視する外部ロジックに接続します。
	CvP_CONFDONE	CvP_CONFDONEピンでは、CvPコアイメージのコンフィグレーション完了時にデバイスがユーザーモードに入ったことを示します。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にしてください。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でHighに引き上げられます。	この出力ピンは、CvP動作を監視する外部ロジックに接続します。VCCIO_SDM電源供給では、受信側の入力電圧仕様を満たす必要があります。
	HPS_COLD_nRESET	これはアクティブローの双方向ピンです。デフォルトでは、このピンはSDMへの入力ピンとして機能します。最低でも5msの間外部からアサートされると、このピンではSDMへの割り込みが生成されます。その後、SDMではコールドリセット手順がHPSとそのペリフェラルに対して開始されます。コールドリセットの生成が内部ソース（たとえば、HPS EL3ソフトウェア）からの場合、SDMではこのピンを出力に切り替え、リセットを示すパルスを駆動します。コールドリセット手順が完了すると、このピンは入力に戻ります。このピンには25 kΩの内部プルアップがあります。	このピンを1 - 10 kΩのプルアップを通じて、VCCIO_SDM電源に接続します。このピンは、接続されているクワッドSPIデバイスのリセット入力に接続しないでください。
	Direct to Factory Image	Direct to Factory入力ピンです。リモート・システム・アップグレード機能を使用する場合、このオプションのピンを使用すると、ファクトリー・イメージとアプリケーション・イメージのどちらかを選択できます。このピンにロジックHighを駆動するとデバイスに指示してファクトリー・イメージがロードされ、ロジックLowに駆動するとデバイスに指示してアプリケーション・イメージがロードされます。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部で引き下げられます。	この入力ピンは、デバイスのリモート・システム・アップグレードを管理する外部ロジックに接続します。デフォルトでは、外部ロジックによってこのピンにロジックLowが供給され、アプリケーション・イメージがデバイスのデフォルト・イメージになり、必要に応じてファクトリー・イメージに切り替わります。
`SDM_IO15`	AVSTx8_DATA6	Avalon Stream Interface Data 6 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンを外部コンフィグレーション・コントローラーのdata6ピンに接続して、Avalon-ST x8インターフェイスを使用したコンフィグレーションを行います。
	SDMMC_CFG_DATA6	SD/MMC Card Data 6 このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でHighに引き上げられます。	このピンをSD/MMCカード・フラッシュ・デバイスのdata6ピンに接続して、SD/MMCフラッシュからコンフィグレーションを行います。
	SEU_ERROR	SEU_ERRORピンがHighに駆動され、SEUエラーキュー内にSEUエラーメッセージがあることを示します。このピンは、エラー・メッセージ・キューに1つ以上のエラーメッセージが含まれているときは常にHighのままです。 SEU_ERROR信号がLowになるのは、SEUエラー・メッセージ・キューが空の場合のみです。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にします。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でHighに引き上げられます。	この出力ピンは、SEUイベントを監視する外部ロジックに接続します。
	CvP_CONFDONE	CvP_CONFDONEピンでは、CvPコアイメージのコンフィグレーション完了時にデバイスがユーザーモードに入ったことを示します。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にしてください。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でHighに引き上げられます。	この出力ピンは、CvP動作を監視する外部ロジックに接続します。VCCIO_SDM電源供給は受信側の入力電圧仕様を満たす必要があります。
	HPS_COLD_nRESET	これはアクティブローの双方向ピンです。デフォルトでは、このピンはSDMへの入力ピンとして機能します。最低でも5msの間外部からアサートされると、このピンではSDMへの割り込みが生成されます。その後、SDMではコールドリセット手順がHPSとそのペリフェラルに対して開始されます。コールドリセットの生成が内部ソース（たとえば、HPS EL3ソフトウェア）からの場合、SDMではこのピンを出力に切り替え、リセットを示すパルスを駆動します。コールドリセット手順が完了すると、このピンは入力に戻ります。このピンには25 kΩの内部プルアップがあります。	このピンを1 - 10 kΩのプルアップを通じて、VCCIO_SDM電源に接続します。このピンは、接続されているクワッドSPIデバイスのリセット入力に接続しないでください。
	Direct to Factory Image	Direct to Factory入力ピンです。リモート・システム・アップグレード機能を使用する場合、このオプションのピンを使用すると、ファクトリー・イメージとアプリケーション・イメージのどちらかを選択できます。このピンにロジックHighを駆動するとデバイスに指示してファクトリー・イメージがロードされ、ロジックLowに駆動するとデバイスに指示してアプリケーション・イメージがロードされます。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部で引き下げられます。	この入力ピンは、デバイスのリモート・システム・アップグレードを管理する外部ロジックに接続します。デフォルトでは、外部ロジックによってこのピンにロジックLowが供給され、アプリケーション・イメージがデバイスのデフォルト・イメージになり、必要に応じてファクトリー・イメージに切り替わります。
`SDM_IO16`	CONF_DONE	CONF_DONEピンは、デバイス・コンフィグレーションが完了したことを示します。SDM_IO16はCONF_DONE機能の実装に推奨されるピンです。このピンがインテル^® Quartus^® Prime開発ソフトウェアで有効になっている場合に適用します。インテルでは、このピンを使用することをお勧めします。パワーアップ時の正しい機能のための弱いプルダウンがあるからです。Avalon-ST x8コンフィグレーション手法およびPMBus電力管理機能を使用している場合は、PWRMGT_SDA機能をSDM_IO12またはSDM_IO16に割り当てることができます。SDM_IO16がPWRMGT_SDA機能に使用される場合は、SDM_IO5を使用してCONF_DONE機能を実装します。 CONF_DONE機能は、他の未使用のSDM I/Oピンを使用して実装することもできます。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でLowに引き下げられます。	このピンを外部コンフィグレーション・コントローラーに接続して、Avalon-ST x8インターフェイスを使用したコンフィグレーションを行います。
	PWRMGT_SDA	PMBus Power Management Serial Data デフォルトでは、SDM_IO11ピンをPWRMGT_SDA機能に使用します。このピンをPWRMGT_SDA機能として使用する場合は、このピンには1.8 V VCCIO_SDM電源へのプルアップ抵抗が必要です。インテルでは、このピンの負荷に応じて、プルアップ値を5.1 kΩから10 kΩにすることをお勧めしています。1.8 V以外の電圧を必要とするPMBusインターフェイスに接続するときは、電圧レベル変換器を使用してください。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でLowに引き下げられます。	このピンは、PMBusインターフェイスのデータピンとして使用されます。 –Vデバイスを使用する場合は、デバイスとVCC電圧レギュレーターの間のSmartVID接続を有効にして、FPGAでそのコア電圧要件を直接制御できるようにしてください。これを行うには、PWRMGT_SCLおよびPWRMGT_SDA信号をPMBusマスターモード用のVCC電圧レギュレーターに接続し、PWRMGT_SCL、PWRMGT_SDA、およびPWRMGT_ALERT信号をPMBusスレーブモード用のVCC電圧レギュレーターに接続します。このピンは、レギュレーターのPMBusデータピンに接続します。
	INIT_DONE	INIT_DONEピンは、デバイスがコンフィグレーション完了時にユーザーモードに入ったことを示します。この目的で使用する場合、このピンをインテル^® Quartus^® Prime開発ソフトウェアで有効化してください。インテルでは、SDM_IO0またはSDM_IO16を使用してINIT_DONE機能を実装することをお勧めしています。これは、パワーアップ時にINIT_DONEを正しく機能させるための弱い内部プルダウンがあるからです。 SDM_IO0とSDM_IO16が使用できない場合、コンフィグレーション・モードが Avalon^® -ST×8または Avalon^® –ST x32（AVST x8またはAVST x 32）に設定されていれば、SDM_IO5もINIT_DONE機能に使用できます。これらのモードでは4.7 kΩの外付けプルダウン抵抗が必要です。 SDM_IO0、SDM_IO5、およびSDM_IO16が利用できない場合、未使用のSDM I/Oピンを使用してINIT_DONE機能を実装することもできます。ただしINIT_DONE信号に4.7 kΩの外部プルダウン抵抗があることが条件です。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部でLowに引き下げられます。	INIT_DONE機能が有効な場合、コンフィグレーションが完了してデバイスがユーザーモードに入ると、このピンはHighに駆動されます。
	SEU_ERROR	SEU_ERRORピンがHighに駆動され、SEUエラーキュー内にSEUエラーメッセージがあることを示します。このピンは、エラー・メッセージ・キューに1つ以上のエラーメッセージが含まれているときは常にHighのままです。 SEU_ERROR信号がLowになるのは、SEUエラー・メッセージ・キューが空の場合のみです。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にします。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でLowに引き下げられます。	この出力ピンは、SEUイベントを監視する外部ロジックに接続します。
	CvP_CONFDONE	CvP_CONFDONEピンでは、CvPコアイメージのコンフィグレーション完了時にデバイスがユーザーモードに入ったことを示します。この目的で使用する場合は、インテル^® Quartus^® Prime開発ソフトウェアを使用してこのピンを有効にしてください。このピンは、デバイスのパワーアップ時に25 kΩ抵抗によって内部でLowに引き下げられます。	この出力ピンは、CvP動作を監視する外部ロジックに接続します。VCCIO_SDM電源供給は受信側の入力電圧仕様を満たす必要があります。
	HPS_COLD_nRESET	これはアクティブローの双方向ピンです。デフォルトでは、このピンはSDMへの入力ピンとして機能します。最低でも5msの間外部からアサートされると、このピンではSDMへの割り込みが生成されます。その後、SDMではコールドリセット手順がHPSとそのペリフェラルに対して開始されます。コールドリセットの生成が内部ソース（たとえば、HPS EL3ソフトウェア）からの場合、SDMではこのピンを出力に切り替え、リセットを示すパルスを駆動します。コールドリセット手順が完了すると、このピンは入力に戻ります。このピンには25 kΩの内部プルアップがあります。	このピンを1 - 10 kΩのプルアップを通じて、VCCIO_SDM電源に接続します。このピンは、接続されているクワッドSPIデバイスのリセット入力に接続しないでください。
	Direct to Factory Image	Direct to Factory入力ピンです。リモート・システム・アップグレード機能を使用する場合、このオプションのピンを使用すると、ファクトリー・イメージとアプリケーション・イメージのどちらかを選択できます。このピンにロジックHighを駆動するとデバイスに指示してファクトリー・イメージがロードされ、ロジックLowに駆動するとデバイスに指示してアプリケーション・イメージがロードされます。このピンは、デバイスのパワーアップ時に25 kΩの抵抗によって内部で引き下げられます。	この入力ピンは、デバイスのリモート・システム・アップグレードを管理する外部ロジックに接続します。デフォルトでは、外部ロジックによってこのピンにロジックLowが供給され、アプリケーション・イメージがデバイスのデフォルト・イメージになり、必要に応じてファクトリー・イメージに切り替わります。

インテル Stratix 10 GXピン接続ガイドラインの注記

インテルで提供しているこれらのガイドラインは推奨事項です。設計者の責任において、デバイス機能検証のシミュレーション結果をデザインに適用してください。

これらのピン接続ガイドラインは、インテル^® Stratix^® 10 GXデバイスバリアントに基づいて作成されています。
電源容量値を選択する前に、デカップリングされている特定の回路の動作周波数に対して必要な電力量を検討します。電源プレーンの目標インピーダンスの計算は、デバイス/電源の消費電流と電圧降下の要件に基づいて行います。次に、電源プレーンのデカップリングを適切な数のコンデンサーを使って行います。オンボード・コンデンサーは、100 MHzを超えてデカップリングすることはありません。これは、パッケージ実装の「等価直列インダクタンス」のためです。低インダクタンスのプレーン間容量などの、適切な基板デザイン手法を高周波デカップリング用に検討してください。PDNツールを参照してください。
インテル^® Stratix^® 10 Early Power Estimator (EPE) を使用して、VCCおよびその他の電源の暫定電流要件を決定してください。インテル^® Quartus^® PrimePower Analyzerを使用して、この電源供給およびその他の電源供給用の最も正確な電流要件を満たしてください。
これらの電源では、複数のインテル^® Stratix^® 10デバイス間で電源プレーンを共有できます。
電源ピンではBGAからのブレークアウト・ビアを共有しないでください。BGA上の各ボールには、専用のブレークアウト・ビアが必要です。VCCではブレークアウト・ビアを共有しないでください。
例1と例2にインテル^® Stratix^® 10 GXデバイスの電源共有のガイドラインを示します。
低ノイズ・スイッチング・レギュレーター - 薄型表面実装パッケージに封入されたスイッチング・レギュレーター回路として定義され、スイッチ・コントローラー、パワーFET、インダクター、およびその他のサポート部品を含んでいます。スイッチング周波数は通常800 kHzから1 MHzの間で、高速過渡応答を示します。スイッチング周波数範囲はインテルによる要件ではありません。
インテル^® Stratix^® 10デバイスのモジュラーI/Oバンクの数は、デバイスの集積度によって異なります。特定のデバイスで使用可能なインデックスについては、Intel Stratix 10 General Purpose I/O User GuideのI/Oバンクの項を参照してください。
AC結合リンクの場合、AC結合コンデンサーはチャネルに沿ってどこにでも配置できます。PCI Expressプロトコルでは、ACカップリング・コンデンサーをインターフェイスのトランスミッター側に配置する必要があります。これによりアダプターの脱着が可能になります。
これらのピンに対するデカップリングは、特定のボードのデザインのデカップリング要件によって異なります。
専用のPR_REQUEST、PR_ERROR、およびPR_DONEピンはありません。必要に応じて、これらの機能にユーザーI/Oピンが使用できます。
デバイスの向きはダイビュー（チップビューの下部）です。

インテル Stratix 10 MXピン接続ガイドライン

UIBおよびeSRAMピン

表 14. UIBおよびeSRAMピン（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`CLK_ESRAM_[0,1]p`	エンベデッドSRAM（eSRAM）クロック入力	eSRAM PLL専用の正の高速差動リファレンス・クロック・ピンです。	このピンは、LVDSクロックソースの正端子に10 MHzから325 MHzの範囲内で接続してください。選択した周波数は、インテル^® Quartus^® Prime ESRAM PLL Reference Clock Frequency選択ダイアログボックスで提供されている使用可能なオプションと一致する必要があります。DC結合のみがサポートされています。このクロックのピークツーピーク・ジッターは、10 kHzから選択した周波数の2分の1の周波数帯域幅について、次のジッター要件を満たすか超える必要があります。 20 ps（ピークツーピーク） 1e-12 BERで1.42 ps RMS 1e-16 BERで1.22 ps RMS 使用しない場合はGNDに直接接続してください。
`CLK_ESRAM_[0,1]n`	eSRAMクロック入力	eSRAM PLL専用で相補の高速差動リファレンス・クロック・ピンです。	このピンは、LVDSクロックソースの負端子に10 MHzから325 MHzの範囲内で接続してください。選択した周波数は、インテル^® Quartus^® Prime ESRAM PLL Reference Clock Frequency選択ダイアログボックスで提供されている使用可能なオプションと一致する必要があります。DC結合のみがサポートされています。このクロックのピークツーピーク・ジッターは、10 kHzから選択した周波数の2分の1の周波数帯域幅について、次のジッター要件を満たすか超える必要があります。 20 ps（ピークツーピーク） 1e-12 BERで1.42 ps RMS 1e-16 BERで1.22 ps RMS 使用しない場合はGNDに直接接続してください。
`UIB_PLL_REF_CLK_[00,01]p`	UIBクロック入力	UIB PLL専用の正の高速差動リファレンス・クロック・ピンです。	このピンは、LVDSクロックソースの正端子に10 MHzから325 MHzの範囲内で接続してください。選択した周波数は、インテル^® Quartus^® Prime HBM2インターフェイスPLL Reference Clock Frequency選択ダイアログボックスで提供されている使用可能なオプションと一致する必要があります。DC結合のみがサポートされています。このクロックのピークツーピーク・ジッターは、10 kHzから選択した周波数の2分の1の周波数帯域幅について、次のジッター要件を満たすか超える必要があります。 10 ps（ピークツーピーク） 1e-12 BERで1.42 ps RMS 1e-16 BERで1.22 ps RMS 使用しない場合はGNDに直接接続してください。
`UIB_PLL_REF_CLK_[00,01]n`	UIBクロック入力	UIB PLL専用で相補の高速差動リファレンス・クロック・ピンです。	このピンは、LVDSクロックソースの負端子に10 MHzから325 MHzの範囲内で接続してください。選択した周波数は、インテル^® Quartus^® Prime HBM2インターフェイスPLL Reference Clock Frequency選択ダイアログボックスで提供されている使用可能なオプションと一致する必要があります。DC結合のみがサポートされています。このクロックのピークツーピーク・ジッターは、10 kHzから選択した周波数の2分の1の周波数帯域幅について、次のジッター要件を満たすか超える必要があります。 10 ps（ピークツーピーク） 1e-12 BERで1.42 ps RMS 1e-16 BERで1.22 ps RMS 使用しない場合はGNDに直接接続してください。
`RREF_ESRAM_[0,1]`	eSRAM RREF入力	UIB PLLおよびeSRAM PLLのリファレンス抵抗ピンです。デバイスの上部 (T) および下部 (B) に固有です。	デバイスの上側または下側のUIB PLLまたはeSRAM PLLを使用する場合は、デバイスのその側（上側または下側）の対応するRREFピンをそれ自体の個別の2 KΩ ±1％のGNDへの抵抗に接続する必要があります。このピンとリファレンス抵抗の間のPCBトレースは、アグレッサー信号を回避するために慎重に配線する必要があります。
`UIB_RREF_[00,01]`	UIB RREF入力	UIB IO ZQキャリブレーション用のリファレンス抵抗ピンです。	各ピンを個別の240Ω±1％抵抗を介してGNDに接続してください。ピン間で抵抗を共有することはできません。このピンを使用しない場合は、フローティングのままにしてください。

インテル Stratix 10 MX電源供給ピン

注: インテルでは、インテル^® Quartus^® Primeデザインを作成し、デバイスのI/Oアサインメントを入力し、デザインをコンパイルすることをお勧めしています。インテル^® Quartus^® Prime開発ソフトウェアでは、I/Oアサインメントと配置のルールに従ってピン接続をチェックします。そのルールはデバイスごとに異なり、デバイスの密度、パッケージ、I/Oアサインメント、電圧アサインメントのほか、このドキュメントまたはデバイスのハンドブックに完全には記載されていない要因に基づきます。

表 15. インテル^® Stratix^® 10 MX電源供給ピン（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`VCCM_WORD_[BL,TL]`	電源	エンベデッドHBM2メモリー用の電源。	これらのピンは、2.5 V電源に接続します。
`VCCIO_UIB_[BL,TL]`	電源	コアとエンベデッドHBM2メモリー間のユニバーサル・インターフェイス・バス用電源。	これらのピンは、1.2 V電源に接続します。

インテル Stratix 10 MXピン接続ガイドラインの注記

インテルで提供しているこれらのガイドラインは推奨事項です。設計者の責任において、シミュレーション結果のデザインへの適用とデバイス機能の検証を行ってください。

これらのピン接続ガイドラインは、インテル^® Stratix^® 10 MXデバイスバリアントに基づいて作成されています。
電源容量値を選択する前に、デカップリングされている特定の回路の動作周波数に対して必要な電力量を検討します。電源プレーンの目標インピーダンスの計算を、デバイス/電源の消費電流と電圧降下の要件に基づいて行います。次に、電源プレーンのデカップリングを適切な数のコンデンサーを使って行います。オンボード・コンデンサーは、100 MHzを超えてデカップリングすることはありません。これは、パッケージ実装の「等価直列インダクタンス」に起因します。高周波デカップリング用に低インダクタンスのプレーン間容量などの、適切な基板デザイン手法を検討してください。PDNツールを参照してください。
インテル^® Stratix^® 10 Early Power Estimator (EPE) を使用して、VCCおよびその他の電源の暫定電流要件を決定してください。インテル^® Quartus^® Prime Power Analyzerを使用して、この電源供給およびその他の電源供給用の最も正確な電流要件を満たしてください。
これらの電源では、複数のインテル^® Stratix^® 10デバイス間で電源プレーンを共有できます。
電源ピンではBGAからのブレークアウト・ビアを共有しないでください。BGA上の各ボールには、専用のブレークアウト・ビアが必要です。VCCではブレークアウト・ビアを共有しないでください。
例7と例8にインテル^® Stratix^® 10 MXデバイスの電源共有のガイドラインを示します。
低ノイズ・スイッチング・レギュレーター - 薄型表面実装パッケージに封入されたスイッチング・レギュレーター回路として定義され、スイッチ・コントローラー、パワーFET、インダクター、およびその他のサポート部品を含んでいます。スイッチング周波数は通常800 kHzから1 MHzの間で、高速過渡応答を示します。スイッチング周波数範囲はインテルによる要件ではありません。
インテル^® Stratix^® 10デバイスのモジュラーI/Oバンクの数は、デバイス集積度によって異なります。特定のデバイスで利用可能なインデックスについては、Intel Stratix 10 General Purpose I/O User GuideのI/Oバンクの項を参照してください。
AC結合リンクの場合、AC結合コンデンサーはチャネルに沿ってどこにでも配置できます。PCI Expressプロトコルでは、ACカップリング・コンデンサーをインターフェイスのトランスミッター側に配置する必要があります。これによりアダプターの脱着が可能になります。
これらのピンに対するデカップリングは、それぞれのボードのデザインにおけるデカップリング要件に依存します。

インテル Stratix 10 TXピン接続ガイドライン

インテル Stratix 10 TXトランシーバー・ピン

注: インテルでは、インテル^® Quartus^® Primeデザインを作成し、デバイスのI/Oアサインメントを入力し、デザインをコンパイルすることをお勧めしています。インテル^® Quartus^® Prime開発ソフトウェアでは、I/Oアサインメントと配置のルールに従ってピン接続をチェックします。そのルールはデバイスごとに異なり、デバイスの密度、パッケージ、I/Oアサインメント、電圧アサインメントのほか、このドキュメントまたはデバイスのハンドブックに完全には記載されていない要因に基づきます。

表 16. インテル^® Stratix^® 10 TXトランシーバー・ピン（暫定）
ピン名	ピンの機能	ピン名	接続ガイドライン
`VCCH_GXE(L2, L3, R1, R2, R3)`	電源	アナログ電源、ブロックレベルのトランスミッター・バッファー（E-タイル用）であり、デバイスの左側 (L) または右側 (R) に固有です。	VCCH_GXEを1.1 Vの低ノイズ・スイッチング・レギュレーターに接続します。
`VCCRT_GXE(L2, L3, R1, R2, R3)`	電源	アナログ電源で高速回路（E-タイル用）に使用され、デバイスの左側 (L) または右側 (R) に固有です。	VCCRT_GXELCフィルターのVCCERAMへの接続をLCフィルターを介して行います。LCフィルターデザインの詳細については、インテル^® Stratix^® 10電源管理ユーザーガイドを参照してください。
`VCCRTPLL_GXE(L2, L3, R1, R2, R3)`	電源	アナログ電源で高速回路（E-タイル用）に使用され、デバイスの左側 (L) または右側 (R) に固有です。	VCCRTPLL_GXEの調達には、VCCRT_GXEから適切なアイソレーション・フィルタリングを使用してください。フィルタリングは、この電圧レールがノイズマスク要件を満たす場合はオプションになります。ノイズマスク要件の詳細については、インテル^® Stratix^® 10電源管理ユーザーガイドを参照してください。
`VCCCLK_GXE(L2, L3, R1, R2, R3)`	電源	I/O電力であり、E-タイルのリファレンス・クロック・バッファーに固有です。	VCCCLK_GXEを2.5 Vの低ノイズ・スイッチング・レギュレーターに接続します。
`GXE(L8, R9)(A, B, C)_RX_CH[0:23]p`	入力	レシーバー回路への正の高速差動シリアル入力。デバイスの左側 (L) 側または右 (R) 側のE-タイル・トランシーバー・ブロックに固有です。	オフチップAC結合コンデンサーは、RX入力同相モードがVCCRT_GXEとGNDの間にあり、RX入力振幅差が<1200 mvp-pであれば不要です。E-TileブロックSerDesへの絶対最大入力は、ESDダイオードの順方向バイアスを防ぐためにVCCRT_GXE + 300 mVです。外部AC結合コンデンサーを使用する場合、RX終端はVCCH_GXE電源に対してです。外部ACカップリングの詳細については、インテル^® Stratix^® 10 E-タイル・トランシーバーPHY ユーザーガイドを参照してください。未使用のピンはフローティングのままにします。
`GXE(L8, R9)(A, B, C)_RX_CH[0:23]n`	入力	レシーバー回路への負の高速差動シリアル入力。デバイスの左側 (L) 側または右 (R) 側のE-タイル・トランシーバー・ブロックに固有です。	オフチップAC結合コンデンサーは、RX入力同相モードがVCCRT_GXEとGNDの間にあり、RX入力振幅差が<1200 mvp-pであれば不要です。E-TileブロックSerDesへの絶対最大入力は、ESDダイオードの順方向バイアスを防ぐためにVCCRT_GXE + 300 mVです。外部AC結合コンデンサーを使用する場合、RX終端はVCCH_GXE電源に対してです。外部ACカップリングの詳細については、インテル^® Stratix^® 10 E-タイル・トランシーバーPHYユーザーガイドを参照してください。未使用のピンはフローティングのままにします。
`GXE(L8, R9)(A, B, C)_TX_CH[0:23]p`	出力	レシーバー回路からの正の高速差動シリアル出力。デバイスの左側 (L) 側または右 (R) 側のE-タイル・トランシーバー・ブロックに固有です。	未使用のGXE_TXpピンはすべてフローティングのままにします。
`GXE(L8, R9)(A, B, C)_TX_CH[0:23]n`	出力	トランスミッター回路からの負の高速差動シリアル出力。デバイスの左側 (L) 側または右 (R) 側のE-タイル・トランシーバー・ブロックに固有です。	未使用のGXE_TXnピンはすべてフローティングのままにします。
`REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]p`	入力	高速差動リファレンス・クロックの正のレシーバーチャネル。デバイスの左側 (L) または右側 (R) の各E-タイル・トランシーバー・バンクに固有です。 REFCLK_GXEは、RXとTXの両方に個別に供給できます。 REFCLK_GXEは、トランシーバー・チャネルが無効の場合でも、コアクロック生成用の専用クロック入力ピンとして使用できます。	オフチップAC結合コンデンサーは不要です。デフォルトの内部REFCLK入力は、50Ω終端の2.5 V LVPECLです。オプションの外部終端は2.5 V LVPECLまたは3.3 V LVPECLです。外部ACカップリングの詳細については、インテル^® Stratix^® 10 E-タイル・トランシーバーPHYユーザーガイドを参照してください。未使用の各REFCLKピンを1 kΩの抵抗を介してGNDに接続します。未使用のREFCLK入力の無効化を正しく行うには、内部終端を無効にしてヒステリシスを有効にする必要があります。これらのレジスターを設定する手順については、インテル^® Stratix^® 10 E-タイル・トランシーバーPHYユーザーガイドの「リファレンスクロック」の項を参照してください。
`REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]n`	入力	高速差動リファレンス・クロックの負のレシーバーチャネル。デバイスの左側 (L) または右側 (R) の各E-タイル・トランシーバー・バンクに固有です。 REFCLK_GXEは、RXとTXの両方に個別に供給できます。 REFCLK_GXEは、トランシーバー・チャネルが無効の場合でも、コアクロック生成用の専用クロック入力ピンとして使用できます。	オフチップAC結合コンデンサーは不要です。デフォルトの内部REFCLK入力は、50Ω終端の2.5 V LVPECLです。オプションの外部終端は2.5 V LVPECLまたは3.3 V LVPECLです。外部ACカップリングの詳細については、インテル^® Stratix^® 10 E-タイル・トランシーバーPHYユーザーガイドを参照してください。未使用の各REFCLKピンを1 kΩの抵抗を介してGNDに接続します。未使用のREFCLK入力を正しく無効化するには、内部終端を無効にしてヒステリシスを有効にする必要があります。これらのレジスターを設定する手順については、インテル^® Stratix^® 10 E-タイル・トランシーバーPHYユーザーガイドの「リファレンスクロック」の項を参照してください。
`IO_AUX_RREF(11, 12, 20, 21, 22)`	入力	AIB補助チャネルのリファレンス抵抗。	2 kΩの抵抗 (±1％) をGNDに接続してください。

インテル Stratix 10 TXピン接続ガイドラインの注記

これらのピン接続ガイドラインは、インテル^® Stratix^® 10 TXデバイスバリアントに基づいて作成されています。
電源容量値を選択する前に、デカップリングされている特定の回路の動作周波数に対して必要な電力量を検討します。電源プレーンの目標インピーダンスの計算を、デバイス/電源の消費電流と電圧降下の要件に基づいて行います。次に、電源プレーンのデカップリングを適切な数のコンデンサーを使って行います。オンボード・コンデンサーは、100 MHzを超えてデカップリングすることはありません。これは、パッケージ実装の「等価直列インダクタンス」に起因します。高周波デカップリング用に低インダクタンスのプレーン間容量などの、適切な基板デザイン手法を検討してください。PDNツールを参照してください。
インテル^® Stratix^® 10 Early Power Estimator (EPE) を使用して、VCCおよびその他の電源の暫定電流要件を決定してください。インテル^® Quartus^® Prime Power Analyzerを使用して、この電源供給およびその他の電源供給用の最も正確な電流要件を満たしてください。
これらの電源では、複数のインテル^® Stratix^® 10デバイス間で電源プレーンを共有できます。
電源ピンではBGAからのブレークアウト・ビアを共有しないでください。BGA上の各ボールには、専用のブレークアウト・ビアが必要です。VCCではブレークアウト・ビアを共有しないでください。
例9と例10にインテル^® Stratix^® 10 TXデバイスの電源共有のガイドラインを示します。
低ノイズ・スイッチング・レギュレーター - 薄型表面実装パッケージに封入されたスイッチング・レギュレーター回路として定義され、スイッチ・コントローラー、パワーFET、インダクター、およびその他のサポート部品を含んでいます。スイッチング周波数は通常800 kHzから1MHzの間で、高速過渡応答を示します。スイッチング周波数範囲はインテルによる要件ではありません。
インテル^® Stratix^® 10デバイスのモジュラーI/Oバンクの数は、デバイス集積度によって異なります。特定のデバイスで利用可能なインデックスについては、Intel Stratix 10 General Purpose I/O User GuideのI/Oバンクの項を参照してください。
AC結合リンクの場合、AC結合コンデンサーはチャネルに沿ってどこにでも配置できます。PCI Expressプロトコルでは、ACカップリング・コンデンサーをインターフェイスのトランスミッター側に配置する必要があります。これによりアダプターの脱着が可能になります。
これらのピンに対するデカップリングは、特定のボードのデザインのデカップリング要件によって異なります。

インテル Stratix 10 SXピン接続ガイドライン

ハード・プロセッサー・システム (HPS) 供給ピン

表 17. HPS供給ピン（暫定）
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`VCCL_HPS`	電源	HPSコアへ供給するVCCL_HPS電源です。	SmartVID機能を備えた–1V、–2V、または–3VのデバイスのVCCL_HPS電源電圧は、デバイスのSmartVID設定に応じて0.8 Vから0.94 Vの範囲で変化する可能性があります。–2Lまたは–3Xデバイスを使用するときは、0.9 Vまたは0.94 V電源に接続してください。0.9 V電源を使用している場合は、VCCL_HPSはVCCERAMに接続できます。 VCCL_HPSをVCCおよびVCCPと共有できるのは、同じ電圧レベルにあるときです。ただし（SmartVID機能を備えた）–1V、–2V、または–3Vのデバイスを使用している場合に限ります。VCCL_HPSをVCCおよびVCCPと共有することはできないのは、–2Lまたは–3Xデバイスを使用している場合です。VCCL_HPSは、常にVCCPLLDIG_HPSと等しい必要があります。インテル^® Stratix^® 10 Early Power Estimator (EPE) およびインテル^® Quartus^® Prime Power Analyzerを使用して、VCCL_HPSおよび他の電源装置の現在の要件を判断します。これらのピンに対するデカップリングは、それぞれのボードのデザインにおけるデカップリング要件に依存します。インテル^® Stratix^® 10 SXピン接続ガイドラインの注記2、3、4、および6を参照してください。
`VCCIO_HPS`	電源	HPS専用I/Oでは1.8 Vの電圧レベルをサポートします。	これらのピンは1.8 V電源に接続します。これらのピンがVCCIOおよびVCCIO_SDMと同じ電圧要件を有する場合、VCCIO_HPSピンの調達は、VCCIOおよびVCCIO_SDMと同じレギュレーターからできます。これらのピンに対するデカップリングは、それぞれのボードのデザインにおけるデカップリング要件に依存します。インテル^® Stratix^® 10 SXピン接続ガイドラインの注記2、3、4、および8を参照してください。
`VCCPLL_HPS`	電源	VCCPLL_HPSでは、アナログ電源をHPS PLLに供給します。	これらのピンは、適切なアイソレーション・フィルターを介して1.8 Vの低ノイズ電源に接続します。VCCPLL_HPSをVCCPTと同じレギュレーターと共有するオプションが適用するのは、すべての電源レールで1.8 Vを必要とするが、適切なアイソレーション・フィルターを使用する場合に限ります。これらのピンに対するデカップリングは、それぞれのボードのデザインにおけるデカップリング要件に依存します。インテル^® Stratix^® 10 SXピン接続ガイドラインの注記2、3、4、および7を参照してください。
`VCCPLLDIG_HPS`	電源	HPS内のPLLのデジタル電源。	適切なアイソレーション・フィルターを使用してこれをVCCL_HPSに接続します。アイソレーション・フィルターの詳細については、 AN583：アルテラ FPGA によるフェライト・ビーズの電源分離フィルターのデザインを参照してください。

Platform DesignerのHPS Componentを使用して、HPS Dedicated I/OをさまざまなHPS Peripheralと1つの hps_osc_clk 入力に割り当てます。ハンドオフファイルがインテル^® Quartus^® Primeコンパイル中にPlatform Designerで生成され、そのファイルによってピン・マルチプレクサ・レジスター（ pin0sel から pin47sel ）およびHPS Oscillator Clockレジスター（ hps_osc_clk ）がそれぞれのHPSピン機能に設定されます。

HPS I/Oアサインメントの有効な組み合わせの詳細については、次のHard Processor System Pin Information for Intel Stratix 10 Devicesを参照してください。

HPS Oscillator Clock入力ピン

表 18. HPS Oscillator Clock入力ピン（暫定）HPSに1つの入力クロックソースを提供してください。
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	有効なアサインメント
`HPS_OSC_CLK`	メインPLLを駆動するクロック入力ピンです。シングルエンド・クロック・ソースをこのピンに接続します。クロックソースのI/O規格には、VCCIO_HPSとの互換性が必要です。詳細については、インテル^® Stratix^® 10デバイス・データシートのクロックソースの有効な周波数範囲を参照してください。	入力	Platform Designer HPS Componentで48個のHPS専用I/Oのうち1つを選択します。

HPS JTAGピン

表 19. HPS JTAGピン（暫定）必要に応じて、HPS JTAGピンをHPS専用I/Oに接続するために次のアサインメントを使用します。
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	有効なアサインメント
`JTAG_TCK`	HPS JTAGテストクロック入力ピンです。このピンを1 kΩ - 10 kΩのプルダウン抵抗を介して `GND` に接続します。VCCIO_HPS電源より高い電圧を駆動しないでください。 HPS JTAGにアクセスするためのオプションとして、FPGA専用のJTAGピンを使用できます。	入力	HPS_IOB_9
`JTAG_TMS`	HPS JTAGテスト選択入力ピンです。このピンをVCCIO_HPS電源への1 kΩ - 10 kΩのプルアップ抵抗を介して接続します。VCCIO_HPS電源より高い電圧を駆動しないでください。 HPS JTAGにアクセスするためのオプションとして、FPGA専用のJTAGピンを使用できます。	入力	HPS_IOB_10
`JTAG_TDO`	HPS JTAGテストデータ出力ピンです。 HPS JTAGにアクセスするためのオプションとして、FPGA専用のJTAGピンを使用できます。	出力	HPS_IOB_11
`JTAG_TDI`	HPS JTAGテストデータ入力ピンです。このピンをVCCIO_HPS電源への1 kΩ - 10 kΩのプルアップ抵抗を介して接続します。VCCIO_HPS電源より高い電圧を駆動しないでください。 HPS JTAGにアクセスするためのオプションとして、FPGA専用のJTAGピンを使用できます。	入力	HPS_IOB_12

HPS GPIOピン

表 20. HPS GPIOピン（暫定）インテル^® Stratix^® 10 HPS用には2つのGPIOコントローラー（GPIO0とGPIO1）があります。
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	有効なアサインメント
`GPIO0_IO[0..23]`	汎用入出力使用されているI/O規格がVCCIO_HPSと互換性があることを確認してください。	I/O	HPS_IOA_[1..24] HPS_IOB_[1..24]
`GPIO1_IO[0..23]`	汎用入出力使用されているI/O規格がVCCIO_HPSと互換性があることを確認してください。	I/O	HPS_IOA_[1..24] HPS_IOB_[1..24]

HPS SDMMCピン

表 21. HPS SDMMCピン（暫定）インテルでは、1 kΩ- 10 kΩのプルアップ抵抗を使用するすべてのSDMMCデータ信号に追加することをお勧めします。
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	有効なアサインメント（いずれかのグループから選択）
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	グループ1	グループ2
`SDMMC_CCLK`	SDMMCクロックアウト	出力	HPS_IOA_1	HPS_IOB_15
`SDMMC_CMD`	SDMMCコマンドラインこのピンをボード上でウィークプルアップ抵抗を使ってHighに引き上げます。たとえば、VCCIO_HPSに対して10 kΩです。	I/O	HPS_IOA_2	HPS_IOB_14
`SDMMC_DATA0`	SDMMC Data 0	I/O	HPS_IOA_3	HPS_IOB_13
`SDMMC_DATA1`	SDMMC Data 1	I/O	HPS_IOA_4	HPS_IOB_16
`SDMMC_DATA2`	SDMMC Data 2	I/O	HPS_IOA_5	HPS_IOB_17
`SDMMC_DATA3`	SDMMC Data 3 SDカードを使用する場合は、SDMMCデータビット3に既存の50 kΩプルアップがあります。無効にするには、インテル^® Quartus^® Prime開発ソフトウェアで SET_CLR_CARD_DETECT (ACMD42) コマンドを使用します。これはeMMCフラッシュには適用されません。	I/O	HPS_IOA_6	HPS_IOB_18
`SDMMC_DATA4`	SDMMC Data 4	I/O	HPS_IOA_7	HPS_IOB_19
`SDMMC_DATA5`	SDMMC Data 5	I/O	HPS_IOA_8	HPS_IOB_20
`SDMMC_DATA6`	SDMMC Data 6	I/O	HPS_IOA_9	HPS_IOB_21
`SDMMC_DATA7`	SDMMC Data 7	I/O	HPS_IOA_10	HPS_IOB_22
`SDMMC_PWR_EN`	SDMMC Power Enable	出力	HPS_IOA_11	HPS_IOB_23

HPS NANDピン

表 22. HPS NANDピン（暫定）
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	有効なアサインメント（いずれかのグループから選択）
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	グループ1	グループ2
`NAND_ADQ0`	NAND Data Bit 0	I/O	HPS_IOA_1	HPS_IOB_1
`NAND_ADQ1`	NAND Data Bit 1	I/O	HPS_IOA_2	HPS_IOB_2
`NAND_WE_N`	NAND Write Enable インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	出力	HPS_IOA_3	HPS_IOB_3
`NAND_RE_N`	NAND Read Enable インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	出力	HPS_IOA_4	HPS_IOB_4
`NAND_WP_N`	NAND Write Protect	出力	HPS_IOA_5	HPS_IOB_5
`NAND_ADQ2`	NAND Data Bit 2	I/O	HPS_IOA_6	HPS_IOB_6
`NAND_ADQ3`	NAND Data Bit 3	I/O	HPS_IOA_7	HPS_IOB_7
`NAND_CLE`	NAND Command Latch Enable	Output	HPS_IOA_8	HPS_IOB_8
`NAND_ADQ4`	NAND Data Bit 4	I/O	HPS_IOA_9	HPS_IOB_9
`NAND_ADQ5`	NAND Data Bit 5	I/O	HPS_IOA_10	HPS_IOB_10
`NAND_ADQ6`	NAND Data Bit 6	I/O	HPS_IOA_11	HPS_IOB_11
`NAND_ADQ7`	NAND Data Bit 7	I/O	HPS_IOA_12	HPS_IOB_12
`NAND_ALE`	NAND Address Latch Enable	出力	HPS_IOA_13	HPS_IOB_13
`NAND_RB`	NAND Ready/Busy このピンは1 kΩ - 10 kΩのプルアップ抵抗を介してVCCIO_HPSに接続します。	入力	HPS_IOA_14	HPS_IOB_14
`NAND_CE_N`	NAND Chip Enable インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	出力	HPS_IOA_15	HPS_IOB_15
`NAND_ADQ8`	NAND Data Bit 8	I/O	HPS_IOA_17	HPS_IOB_17
`NAND_ADQ9`	NAND Data Bit 9	I/O	HPS_IOA_18	HPS_IOB_18
`NAND_ADQ10`	NAND Data Bit 10	I/O	HPS_IOA_19	HPS_IOB_19
`NAND_ADQ11`	NAND Data Bit 11	I/O	HPS_IOA_20	HPS_IOB_20
`NAND_ADQ12`	NAND Data Bit 12	I/O	HPS_IOA_21	HPS_IOB_21
`NAND_ADQ13`	NAND Data Bit 13	I/O	HPS_IOA_22	HPS_IOB_22
`NAND_ADQ14`	NAND Data Bit 14	I/O	HPS_IOA_23	HPS_IOB_23
`NAND_ADQ15`	NAND Data Bit 15	I/O	HPS_IOA_24	HPS_IOB_24

HPS USBピン

表 23. HPS USBピン（暫定）インテル^® Stratix^® 10 HPS用には2つのUSB コントローラー（USB0とUSB1）があります。
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	有効なアサインメント
`USB0_CLK`	USB0 Clock	入力	HPS_IOA_1
`USB0_STP`	USB0 Stop Data	出力	HPS_IOA_2
`USB0_DIR`	USB0 Direction	入力	HPS_IOA_3
`USB0_DATA0`	USB0 Data Bit 0	I/O	HPS_IOA_4
`USB0_DATA1`	USB0 Data Bit 1	I/O	HPS_IOA_5
`USB0_NXT`	USB0 Next Data	入力	HPS_IOA_6
`USB0_DATA2`	USB0 Data Bit 2	I/O	HPS_IOA_7
`USB0_DATA3`	USB0 Data Bit 3	I/O	HPS_IOA_8
`USB0_DATA4`	USB0 Data Bit 4	I/O	HPS_IOA_9
`USB0_DATA5`	USB0 Data Bit 5	I/O	HPS_IOA_10
`USB0_DATA6`	USB0 Data Bit 6	I/O	HPS_IOA_11
`USB0_DATA7`	USB0 Data Bit 7	I/O	HPS_IOA_12
`USB1_CLK`	USB1 Clock	入力	HPS_IOA_13
`USB1_STP`	USB1 Stop Data	出力	HPS_IOA_14
`USB1_DIR`	USB1 Direction	入力	HPS_IOA_15
`USB1_DATA0`	USB1 Data Bit 0	I/O	HPS_IOA_16
`USB1_DATA1`	USB1 Data Bit 1	I/O	HPS_IOA_17
`USB1_NXT`	USB1 Next Data	入力	HPS_IOA_18
`USB1_DATA2`	USB1 Data Bit 2	I/O	HPS_IOA_19
`USB1_DATA3`	USB1 Data Bit 3	I/O	HPS_IOA_20
`USB1_DATA4`	USB1 Data Bit 4	I/O	HPS_IOA_21
`USB1_DATA5`	USB1 Data Bit 5	I/O	HPS_IOA_22
`USB1_DATA6`	USB1 Data Bit 6	I/O	HPS_IOA_23
`USB1_DATA7`	USB1 Data Bit 7	I/O	HPS_IOA_24

HPS EMACピン

表 24. HPS EMACピン（暫定）インテル^® Stratix^® 10 HPS用には2つのEMACコントローラー（EMAC0、EMAC1、およびEMAC2）があります。
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	有効なアサインメント
`EMAC0_TX_CLK`	EMAC0 Transmit Clock	出力	HPS_IOA_13
`EMAC0_TX_CTL`	EMAC0 Transmit Control	出力	HPS_IOA_14
`EMAC0_RX_CLK`	EMAC0 Receive Clock	入力	HPS_IOA_15
`EMAC0_RX_CTL`	EMAC0 Receive Control	入力	HPS_IOA_16
`EMAC0_TXD0`	EMAC0 Transmit Data Bit 0	出力	HPS_IOA_17
`EMAC0_TXD1`	EMAC0 Transmit Data Bit 1	出力	HPS_IOA_18
`EMAC0_RXD0`	EMAC0 Receive Data Bit 0	入力	HPS_IOA_19
`EMAC0_RXD1`	EMAC0 Receive Data Bit 1	入力	HPS_IOA_20
`EMAC0_TXD2`	EMAC0 Transmit Data Bit 2	出力	HPS_IOA_21
`EMAC0_TXD3`	EMAC0 Transmit Data Bit 3	出力	HPS_IOA_22
`EMAC0_RXD2`	EMAC0 Receive Data Bit 2	入力	HPS_IOA_23
`EMAC0_RXD3`	EMAC0 Receive Data Bit 3	入力	HPS_IOA_24
`EMAC1_TX_CLK`	EMAC1 Transmit Clock	出力	HPS_IOB_1
`EMAC1_TX_CTL`	EMAC1 Transmit Control	出力	HPS_IOB_2
`EMAC1_RX_CLK`	EMAC1 Receive Clock	入力	HPS_IOB_3
`EMAC1_RX_CTL`	EMAC1 Receive Control	入力	HPS_IOB_4
`EMAC1_TXD0`	EMAC1 Transmit Data Bit 0	出力	HPS_IOB_5
`EMAC1_TXD1`	EMAC1 Transmit Data Bit 1	出力	HPS_IOB_6
`EMAC1_RXD0`	EMAC1 Receive Data Bit 0	入力	HPS_IOB_7
`EMAC1_RXD1`	EMAC1 Receive Data Bit 1	入力	HPS_IOB_8
`EMAC1_TXD2`	EMAC1 Transmit Data Bit 2	出力	HPS_IOB_9
`EMAC1_TXD3`	EMAC1 Transmit Data Bit 3	出力	HPS_IOB_10
`EMAC1_RXD2`	EMAC1 Receive Data Bit 2	入力	HPS_IOB_11
`EMAC1_RXD3`	EMAC1 Receive Data Bit 3	入力	HPS_IOB_12
`EMAC2_TX_CLK`	EMAC2 Transmit Clock	出力	HPS_IOB_13
`EMAC2_TX_CTL`	EMAC2 Transmit Control	出力	HPS_IOB_14
`EMAC2_RX_CLK`	EMAC2 Receive Clock	入力	HPS_IOB_15
`EMAC2_RX_CTL`	EMAC2 Receive Control	入力	HPS_IOB_16
`EMAC2_TXD0`	EMAC2 Transmit Data Bit 0	出力	HPS_IOB_17
`EMAC2_TXD1`	EMAC2 Transmit Data Bit 1	出力	HPS_IOB_18
`EMAC2_RXD0`	EMAC2 Receive Data Bit 0	入力	HPS_IOB_19
`EMAC2_RXD1`	EMAC2 Receive Data Bit 1	入力	HPS_IOB_20
`EMAC2_TXD2`	EMAC2 Transmit Data Bit 2	出力	HPS_IOB_21
`EMAC2_TXD3`	EMAC2 Transmit Data Bit 3	出力	HPS_IOB_22
`EMAC2_RXD2`	EMAC2 Receive Data Bit 2	入力	HPS_IOB_23
`EMAC2_RXD3`	EMAC2 Receive Data Bit 3	入力	HPS_IOB_24

HPS I2C_EMACおよびMDIOピン

I2Cインターフェイスとして、またはEMAC用のMDIOピンとして使用できるI2C_EMACインターフェイスは3セットあります。I2C_EMACおよびMDIOモジュールは、対応するEMACインターフェイスとの併用が必要であることに注意してください。たとえば、EMAC0で I2C_EMAC0_SDA および I2C_EMAC0_SCL または MDIO0_MDIO および MDIO0_MDC のいずれかを使用します。

I2Cプロトコルが正しく機能するためには、シリアルデータとシリアルクロック信号の両方に VCCIO_HPS へのプルアップ抵抗が必要です。プルアップ抵抗の値はボードの負荷によって異なりますが、通常は4.7 kΩ以下です。

一般的に、 MDIO ピンは、4.7 kΩ - 1.0 kΩの範囲で VCCIO_HPS に外部プルアップ抵抗を必要とします。

表 25. HPS I2C_EMACおよびMDIOピン（暫定）
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	有効なアサインメント（いずれかのグループから選択）
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	グループ1	グループ2	グループ3
`I2C_EMAC2_SDA`	I2C EMAC2 Serial Data	I/O	HPS_IOA_7	HPS_IOB_9	HPS_IOB_21
`I2C_EMAC2_SCL`	I2C EMAC2 Serial Clock	I/O	HPS_IOA_8	HPS_IOB_10	HPS_IOB_22
`I2C_EMAC1_SDA`	I2C EMAC1 Serial Data	I/O	HPS_IOA_9	HPS_IOB_19	—
`I2C_EMAC1_SCL`	I2C EMAC1 Serial Clock	I/O	HPS_IOA_10	HPS_IOB_20	—
`I2C_EMAC0_SDA`	I2C EMAC0 Serial Data	I/O	HPS_IOA_11	HPS_IOB_11	HPS_IOB_23
`I2C_EMAC0_SCL`	I2C EMAC0 Serial Clock	I/O	HPS_IOA_12	HPS_IOB_12	HPS_IOB_24
`MDIO2_MDIO`	EMAC2 MDIO	I/O	HPS_IOA_7	HPS_IOB_9	—
`MDIO2_MDC`	EMAC2 MDC	出力	HPS_IOA_8	HPS_IOB_10	—
`MDIO1_MDIO`	EMAC1 MDIO	I/O	HPS_IOA_9	HPS_IOB_19	—
`MDIO1_MDC`	EMAC1 MDC	出力	HPS_IOA_10	HPS_IOB_20	—
`MDIO0_MDIO`	EMAC0 MDIO	I/O	HPS_IOA_11	HPS_IOB_11	HPS_IOB_23
`MDIO0_MDC`	EMAC0 MDC	出力	HPS_IOA_12	HPS_IOB_12	HPS_IOB_24

HPS I2Cピン

3つのI2C_EMACコントローラーのほかに、インテル^® Stratix^® 10 HPSでのI2C専用I2Cコントローラー（I2C0とI2C1）が2つあります。

表 26. HPS I2Cピン（暫定）
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	有効なアサインメント（いずれかのグループから選択）
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	グループ1	グループ2	グループ3	グループ4
`I2C0 _SDA`	I2C0 Serial Data	I/O	HPS_IOA_5	HPS_IOA_23	HPS_IOB_3	—
`I2C0 _SCL`	I2C0 Serial Clock	I/O	HPS_IOA_6	HPS_IOA_24	HPS_IOB_4	—
`I2C1 _SDA`	I2C1 Serial Data	I/O	HPS_IOA_3	HPS_IOA_21	HPS_IOB_7	HPS_IOB_13
`I2C1 _SCL`	I2C1 Serial Clock	I/O	HPS_IOA_4	HPS_IOA_22	HPS_IOB_8	HPS_IOB_14

HPS SPIピン

表 27. HPS SPIピン（暫定）インテル^® Stratix^® 10 HPS用には、2つのSPIマスター（SPIM0とSPIM1）と2つのSPIスレーブ（SPIS0とSPIS1）コントローラーがあります。
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	有効なアサインメント（いずれかのグループから選択）
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	グループ1	グループ2	グループ3
`SPIM0_CLK`	SPIM0 Clock	出力	HPS_IOA_5	HPS_IOB_21	HPS_IOB_21
`SPIM0_MOSI`	SPIM0 Master Out Slave In	出力	HPS_IOA_6	HPS_IOB_22	HPS_IOB_22
`SPIM0_MISO`	SPIM0 Master In Slave Out	入力	HPS_IOA_7	HPS_IOB_19	HPS_IOB_23
`SPIM0_SS0_N`	SPIM0 Slave Select 0 インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	出力	HPS_IOA_8	HPS_IOB_20	HPS_IOB_24
`SPIM0_SS1_N`	SPIM0 Slave Select 1 インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	出力	HPS_IOA_1	HPS_IOB_18	HPS_IOB_18
`SPIM1_CLK`	SPIM1 Clock	出力	HPS_IOA_9	HPS_IOA_21	HPS_IOB_1
`SPIM1_MOSI`	SPIM1 Master Out Slave In	出力	HPS_IOA_10	HPS_IOA_22	HPS_IOB_2
`SPIM1_MISO`	SPIM1 Master In Slave Out	入力	HPS_IOA_11	HPS_IOA_23	HPS_IOB_3
`SPIM1_SS0_N`	SPIM1 Slave Select 0 インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	出力	HPS_IOA_12	HPS_IOA_24	HPS_IOB_4
`SPIM1_SS1_N`	SPIM1 Slave Select 1 インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	出力	HPS_IOA_2	HPS_IOA_20	HPS_IOB_5
`SPIS0_CLK`	SPIS0 Clock	入力	HPS_IOA_1	HPS_IOA_21	HPS_IOB_9
`SPIS0_MOSI`	SPIS0 Master Out Slave In	入力	HPS_IOA_2	HPS_IOA_22	HPS_IOB_10
`SPIS0_MISO`	SPIS0 Master In Slave Out	出力	HPS_IOA_4	HPS_IOA_24	HPS_IOB_12
`SPIS0_SS0_N`	SPIS0 Slave Select 0 インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	入力	HPS_IOA_3	HPS_IOA_23	HPS_IOB_11
`SPIS1_CLK`	SPIS1 Clock	入力	HPS_IOA_9	HPS_IOB_5	HPS_IOB_21
`SPIS1_MOSI`	SPIS1 Master Out Slave In	入力	HPS_IOA_10	HPS_IOB_6	HPS_IOB_22
`SPIS1_MISO`	SPIS1 Master In Slave Out	出力	HPS_IOA_12	HPS_IOB_8	HPS_IOB_23
`SPIS1_SS0_N`	SPIS1 Slave Select 0 インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	入力	HPS_IOA_11	HPS_IOB_7	HPS_IOB_24

HPS UARTピン

表 28. HPS UARTピン（暫定）インテル^® Stratix^® 10 HPS用には2つのUARTコントローラー（UART0およびUART1）があります。
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	有効なアサインメント（いずれかのグループから選択）
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	グループ1	グループ2	グループ3
`UART0_CTS_N`	UART0 Clear to Send インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	入力	HPS_IOA_1	HPS_IOA_21	HPS_IOB_1
`UART0_RTS_N`	UART0 Request to Send インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	出力	HPS_IOA_2	HPS_IOA_22	HPS_IOB_2
`UART0_TX`	UART0 Transmit	出力	HPS_IOA_3	HPS_IOA_23	HPS_IOB_3
`UART0_RX`	UART0 Receive	入力	HPS_IOA_4	HPS_IOA_24	HPS_IOB_4
`UART1_CTS_N`	UART1 Clear to Send インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	入力	HPS_IOA_5	HPS_IOB_5	HPS_IOB_17
`UART1_RTS_N`	UART1 Request to Send インテル^® Stratix^® 10 SXピン接続ガイドラインの注記11を参照してください。	出力	HPS_IOA_6	HPS_IOB_6	HPS_IOB_18
`UART1_TX`	UART1 Transmit	出力	HPS_IOA_7	HPS_IOB_7	HPS_IOB_15
`UART1_RX`	UART1 Receive	入力	HPS_IOA_8	HPS_IOB_8	HPS_IOB_16

HPS Traceピン

表 29. HPS Traceピン（暫定）最大16個のトレース出力ピンをインテル^® Stratix^® 10 HPSで選択できます。これらのピンは、同じ象限に配置する必要はありません。
HPSピン機能	ピンの説明と接続ガイドライン	ピンタイプ	有効なアサインメント
`TRACE_CLK`	Trace Clock	出力	HPS_IOA_20
`TRACE_CLK`	Trace Clock	出力	HPS_IOB_20
`Trace_D0`	Trace Data 0	出力	HPS_IOA_21
`Trace_D0`	Trace Data 0	出力	HPS_IOB_21
`Trace_D1`	Trace Data 1	出力	HPS_IOA_22
`Trace_D1`	Trace Data 1	出力	HPS_IOB_22
`Trace_D2`	Trace Data 2	出力	HPS_IOA_23
`Trace_D2`	Trace Data 2	出力	HPS_IOB_23
`Trace_D3`	Trace Data 3	出力	HPS_IOA_24
`Trace_D3`	Trace Data 3	出力	HPS_IOB_24
`Trace_D4`	Trace Data 4	出力	HPS_IOA_19
			HPS_IOA_7
			HPS_IOB_19
			HPS_IOB_7
`Trace_D5`	Trace Data 5	出力	HPS_IOA_18
			HPS_IOA_6
			HPS_IOB_18
			HPS_IOB_6
`Trace_D6`	Trace Data 6	出力	HPS_IOA_17
			HPS_IOA_5
			HPS_IOB_17
			HPS_IOB_5
`Trace_D7`	Trace Data 7	出力	HPS_IOA_16
			HPS_IOA_4
			HPS_IOB_16
			HPS_IOB_4
`Trace_D8`	Trace Data 8	出力	HPS_IOA_15
			HPS_IOA_3
			HPS_IOB_15
			HPS_IOB_3
`Trace_D9`	Trace Data 9	出力	HPS_IOA_14
			HPS_IOA_2
			HPS_IOB_14
			HPS_IOB_2
`Trace_D10`	Trace Data 10	出力	HPS_IOA_13
			HPS_IOA_1
			HPS_IOB_13
			HPS_IOB_1
`Trace_D11`	Trace Data 11	出力	HPS_IOA_12
`Trace_D11`	Trace Data 11	出力	HPS_IOB_12
`Trace_D12`	Trace Data 12	出力	HPS_IOA_11
`Trace_D12`	Trace Data 12	出力	HPS_IOB_11
`Trace_D13`	Trace Data 13	出力	HPS_IOA_10
`Trace_D13`	Trace Data 13	出力	HPS_IOB_10
`Trace_D14`	Trace Data 14	出力	HPS_IOA_9
`Trace_D14`	Trace Data 14	出力	HPS_IOB_9
`Trace_D15`	Trace Data 15	出力	HPS_IOA_8
`Trace_D15`	Trace Data 15	出力	HPS_IOB_8

インテル Stratix 10 SXピン接続ガイドラインの注記

これらのピン接続ガイドラインは、インテル^® Stratix^® 10 SXデバイスバリアントに基づいて作成されています。
電源容量値を選択する前に、デカップリングされている特定の回路の動作周波数に対して必要な電力量を検討します。電源プレーンの目標インピーダンスの計算を、デバイス/電源の消費電流と電圧降下の要件に基づいて行います。次に、電源プレーンのデカップリングを適切な数のコンデンサーを使って行います。オンボード・コンデンサーは、100 MHzを超えてデカップリングすることはありません。これは、パッケージ実装の「等価直列インダクタンス」に起因します。高周波デカップリング用に低インダクタンスのプレーン間容量などの、適切な基板デザイン手法を検討してください。PDNツールを参照してください。
インテル^® Stratix^® 10 Early Power Estimator (EPE) を使用して、VCCおよびその他の電源の暫定電流要件を決定してください。インテル^® Quartus^® Prime Power Analyzerを使用して、この電源供給およびその他の電源供給用の最も正確な電流要件を満たしてください。
これらの電源では、複数のインテル^® Stratix^® 10デバイス間で電源プレーンを共有できます。
電源ピンではBGAからのブレークアウト・ビアを共有しないでください。BGA上の各ボールには、専用のブレークアウト・ビアが必要です。
低ノイズ・スイッチング・レギュレーター - 薄型表面実装パッケージに封入されたスイッチング・レギュレーター回路として定義され、スイッチ・コントローラー、パワーFET、インダクター、およびその他のサポート部品を含んでいます。スイッチング周波数は通常800 kHzから1 MHzの間で、高速過渡応答を示します。スイッチング周波数範囲はインテルによる要件ではありません。
インテル^® Stratix^® 10デバイスのモジュラーI/Oバンクの数は、デバイス集積度によって異なります。特定のデバイスで利用可能なインデックスについては、インテル^® Stratix^® 10 General Purpose I/O User GuideのI/Oバンクの項を参照してください。
AC結合リンクの場合、AC結合コンデンサーはチャネルに沿ってどこにでも配置できます。PCI Expressプロトコルでは、ACカップリング・コンデンサーをインターフェイスのトランスミッター側に配置する必要があります。これによりアダプターの脱着が可能になります。
[＃] については、ピン配置図はデバイスのピン配置表を参照してください。
ペリフェラル・ピンはピン・マルチプレクサを介してプログラム可能です。各ピンでは複数の機能を持つことができます。HPSおよびSDM専用のI/Oピン多重化は、Quartus Primeソフトウェアを使用してプログラム可能です。ピン・マルチプレクサはピンの使用方法を決定します。
これらのピンは反転またはアクティブロー信号です。
例3から例6にインテル^® Stratix^® 10 SXデバイスの電源共有のガイドラインを示します。

インテル Stratix 10デバイスの電源共有ガイドライン

インテル^® Stratix^® 10デバイスには特定のパワーアップおよびパワーダウンのシーケンス要件があります。詳細については、 AN692：インテル^® Cyclone^® 10 GX 、インテル^® Arria^® 10 、そしてインテル^® Stratix^® 10デバイスの電源シーケンスについての考慮事項およびインテル^® Stratix^® 10電源管理ユーザーガイドを参照してください。

例1 - インテル Stratix 10 GX

表 30. インテル^® Stratix^® 10GXの電源共有ガイドライン (トランシーバー・データ・レート <= 15 Gbps) （暫定）5つのパワー・レギュレーターを必要とする例
電源ピン名	レギュレーターのグループ	電圧レベル（V）	電源許容範囲	電源	レギュレーターの共有	注
`VCC`	1	0.8 0.85 SmartVID	±30 mV	スイッチャー (*)	共有	VCCとVCCPは、同じ電圧プレーンを共有している同じレギュレーターから調達してください。
`VCCP`	1	0.8 0.85 SmartVID	±30 mV	スイッチャー (*)	共有	VCCとVCCPは、同じ電圧プレーンを共有している同じレギュレーターから調達してください。
`VCCERAM`	2	0.9	±30 mV	スイッチャー (*)	共有	VCCERAMを専用の0.9 V電源に接続してください。適切なアイソレーション・フィルタリングを使用して、VCCPLLDIG_SDM電源をVCCERAM電源プレーンに接続することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCPLLDIG_SDM`	2	0.9	±30 mV	スイッチャー (*)	フィルター
`VCCR_GXB[L,R]`	3	1.03	±30 mV	スイッチャー (*)	共有	すべての電源レールに同じ電圧レベルが必要な場合は、VCCR_GXBとVCCT_GXBを同じレギュレーターから調達することもできます。性能を向上させ、PCIe Gen 3のジッター仕様を満たすには、1 MHz - 100 MHzの帯域幅に対して最低でも30 dBのアイソレーションでVCCR_GXBとVCCT_GXBを互いにアイソレートしてください。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCT_GXB[L,R]`	3	1.03	±30 mV	スイッチャー (*)	共有
`VCCPT`	4	1.8	±5% (**)	スイッチャー (*)	1.8 Vの場合は共有	VCCPTとVCCIO_SDMを同じレギュレーターから調達することができます。これらの電源レールの電圧レベルが同じ場合は、VCCIO、VCCIO3V、およびVCCBATを同じ電源プレーンに接続できます。適切なアイソレーション・フィルターを使用して、VCCH_GXB、VCCA_PLL、VCCPLL_SDM、およびVCCADCを同じ電源プレーンに接続することもできます。レギュレーターの能力に応じて、この供給を複数のインテル^® Stratix^® 10デバイスで共有することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCIO_SDM`		1.8
`VCCIO`		製品により異なる
`VCCIO3V`		製品により異なる
`VCCBAT`		製品により異なる
`VCCH_GXB[L,R]`		1.8			フィルター
`VCCA_PLL`		1.8
`VCCPLL_SDM`		1.8
`VCCADC`		1.8
`VCCFUSEWR_SDM`	5	2.4	±50 mV	スイッチャー (*)	分離	SDMヒューズに書き込む必要がある場合は、VCCFUSEWR_SDMを専用の2.4 V電源に接続してください。SDMヒューズに書き込む必要がない場合は、VCCFUSEWR_SDMを未接続のままにするか、VCCPT 1.8 V電源に接続します。このピンをGNDに接続しないでください。

(*) スイッチャーを使用してこれらの電圧を供給する場合は、インテル^® Stratix^® 10 GXピン接続ガイドラインへの注記の7で定義されているように（*）、スイッチャーは低ノイズのスイッチャーでなければなりません。

(**) VCCIO電源装置でサポートされている許容誤差は、I/O規格によって異なります。詳細については、インテル^® Stratix^® 10デバイス・データシートのI/O規格の仕様を参照してください。EPE (Early Power Estimator) およびインテル^® Quartus^® PrimePower Analyzerツールを使用して、特定のデザインに必要な電力を決定するのに役立ててください。

各ボードのデザインでは、特定のボードデザイン要件を満たすために必要な電力レギュレーターを決定するため、独自の電力解析を必要とします。インテル^® Stratix^® 10 GXデバイスを使用したブロック図の例を図1に示します。

各電源レールの電圧レベルは暫定です。

図 1. インテル^® Stratix^® 10 GXの電源共有ガイドライン (トランシーバー・データ・レート <= 15 Gbps) （暫定）

例2 - インテル Stratix 10 GX

表 31. インテル^® Stratix^® 10 GXの電源共有ガイドライン (トランシーバー・データ・レート <= 28.3 Gbps) （暫定）6つのパワー・レギュレーターを必要とする例
電源ピン名	レギュレーターのグループ	電圧レベル（V）	電源許容範囲	電源	レギュレーターの共有	注
`VCC`	1	0.8 0.85 SmartVID	±30 mV	スイッチャー (*)	共有	VCCとVCCPは、同じ電圧プレーンを共有している同じレギュレーターから調達してください。
`VCCP`	1	0.8 0.85 SmartVID	±30 mV	スイッチャー (*)	共有	VCCとVCCPは、同じ電圧プレーンを共有している同じレギュレーターから調達してください。
`VCCERAM`	2	0.9	±30 mV	スイッチャー (*)	分離	VCCERAMを専用の0.9 V電源に接続してください。適切なアイソレーション・フィルタリングを使用して、VCCPLLDIG_SDM電源をVCCERAM電源プレーンに接続することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCPLLDIG_SDM`	2	0.9	±30 mV	スイッチャー (*)	フィルター
`VCCR_GXB[L,R]`	3	1.12	±20 mV	スイッチャー (*)	分離	VCCR_GXBは、専用の1.12 V電源に接続します。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCT_GXB[L,R]`	4	1.12	±20 mV	スイッチャー (*)	分離	VCCR_GXBは、専用の1.12 V電源に接続します。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCPT`	5	1.8	±5% (**)	スイッチャー (*)	1.8 Vの場合は共有	VCCPTとVCCIO_SDMを同じレギュレーターから調達することができます。これらの電源レールの電圧レベルが同じ場合は、VCCIO、VCCIO3V、およびVCCBATを同じ電源プレーンに接続できます。適切なアイソレーション・フィルターを使用して、VCCH_GXB、VCCA_PLL、VCCPLL_SDM、およびVCCADCを同じ電源プレーンに接続することもできます。レギュレーターの能力に応じて、この供給を複数のインテル^® Stratix^® 10デバイスで共有することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCIO_SDM`		1.8
`VCCIO`		製品により異なる
`VCCIO3V`		製品により異なる
`VCCBAT`		製品により異なる
`VCCH_GXB[L,R]`		1.8			フィルター
`VCCA_PLL`		1.8
`VCCPLL_SDM`		1.8
`VCCADC`		1.8
`VCCFUSEWR_SDM`	6	2.4	±50 mV	スイッチャー (*)	分離	SDMヒューズに書き込む必要がある場合は、VCCFUSEWR_SDMを専用の2.4 V電源に接続してください。SDMヒューズに書き込む必要がない場合は、VCCFUSEWR_SDMを未接続のままにするか、VCCPT 1.8 V電源に接続します。このピンをGNDに接続しないでください。

(*)スイッチャーを使用してこれらの電圧を供給する場合は、インテル^® Stratix^® 10 GXピン接続ガイドラインへの注記の注記7で定義されているように、スイッチャーは低ノイズのスイッチャーでなければなりません。

(**)VCCIO電源装置でサポートされている許容誤差は、I/O規格によって異なります。詳細については、インテル^® Stratix^® 10デバイス・データシートのI/O規格の仕様を参照してください。EPE (Early Power Estimator) およびインテル^® Quartus^® PrimePower Analyzerツールを使用して、特定のデザインに必要な電力を決定するのに役立ててください。

各ボードのデザインでは、特定のボードデザイン要件を満たすのに必要な電力レギュレーターを決定するため、独自の電力解析を必要とします。インテル^® Stratix^® 10 GXデバイスを使用したブロック図の例を図2に示します。

各電源レールの電圧レベルは暫定です。

図 2. インテル^® Stratix^® 10 GXの電源共有ガイドライン (15 Gbps < トランシーバー・データ・レート ≤ 28.3 Gbps) （暫定）

例3 - インテル Stratix 10 SX（–1V、–2V、および–3V部品）

表 32. インテル^® Stratix^® 10 SX （–1V、–2V、および–3V部品）の電源共有ガイドライン (トランシーバー・データ・レート <= 15 Gbps) （暫定）5つのパワー・レギュレーターを必要とする例
電源ピン名	レギュレーターのグループ	電圧レベル（V）	電源許容範囲	電源	レギュレーターの共有	注
`VCC`	1	SmartVID	±30 mV	スイッチャー (*)	共有	VCCとVCCPは、同じ電圧プレーンを共有している同じレギュレーターから調達してください。電源レールに同じ電圧レベルが必要な場合は、VCCL_HPSをVCCおよびVCCPと同じレギュレーターに接続することもできます。適切なアイソレーション・フィルタリングを使用して、VCCPLLDIG_HPS電源を共有VCC、VCCP、およびVCCL_HPS電源プレーンに接続することもできます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。インテル^® Stratix^® 10 SXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 `VCCL_HPS` および `VCCPLLDIG_HPS` をフローティングにしたり、GNDに接続したりしないでください。
`VCCP`
`VCCL_HPS`
`VCCPLLDIG_HPS`					フィルター
`VCCERAM`	2	0.9	±30 mV	スイッチャー (*)	分離	VCCERAMを専用の0.9 V電源に接続してください。適切なアイソレーション・フィルタリングを使用して、VCCPLLDIG_SDM電源をVCCERAM電源プレーンに接続することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCPLLDIG_SDM`	2	0.9	±30 mV	スイッチャー (*)	フィルター
`VCCR_GXB[L,R]`	3	1.03	±30 mV	スイッチャー (*)	共有	すべての電源レールに同じ電圧レベルが必要な場合は、VCCR_GXBとVCCT_GXBを同じレギュレーターから調達することもできます。性能を向上させ、PCIe Gen 3のジッター仕様を満たすには、1 MHz - 100 MHzの帯域幅に対して最低でも30 dBのアイソレーションでVCCR_GXBとVCCT_GXBを互いにアイソレートしてください。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCT_GXB[L,R]`	3	1.03	±30 mV	スイッチャー (*)	共有
`VCCPT`	4	1.8	±5% (**)	スイッチャー (*)	1.8 Vの場合は共有	VCCPTとVCCIO_SDMを同じレギュレーターから調達することができます。これらの電源レールの電圧レベルが同じ場合は、VCCIO、VCCIO3V、 VCCIO_HPS、およびVCCBATを同じ電源プレーンに接続できます。適切なアイソレーション・フィルターを使用して、VCCH_GXB、VCCA_PLL、VCCPLL_SDM、 VCCIO_HPS、およびVCCADCを同じ電源プレーンに接続することもできます。レギュレーターの能力に応じて、この供給を複数のインテル^® Stratix^® 10デバイスで共有することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。インテル^® Stratix^® 10 SXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 `VCCL_HPS` および `VCCPLLDIG_HPS` をフローティングにしたり、GNDに接続したりしないでください。
`VCCIO_SDM`		1.8
`VCCIO`		製品により異なる
`VCCIO3V`		製品により異なる
`VCCIO_HPS`		1.8
`VCCBAT`		製品により異なる
`VCCH_GXB[L,R]`		1.8			フィルター
`VCCA_PLL`		1.8
`VCCPLL_SDM`		1.8
`VCCPLL_HPS`		1.8
`VCCADC`		1.8
`VCCFUSEWR_SDM`	5	2.4	±50 mV	スイッチャー (*)	分離	SDMヒューズに書き込む必要がある場合は、VCCFUSEWR_SDMを専用の2.4 V電源に接続してください。SDMヒューズに書き込む必要がない場合は、VCCFUSEWR_SDMを未接続のままにするか、VCCPT 1.8 V電源に接続します。このピンをGNDに接続しないでください。

(*)スイッチャーを使用してこれらの電圧を供給する場合は、インテル^® Stratix^® 10 SXピン接続ガイドラインへの注記の注記6で定義されているように、スイッチャーは低ノイズのスイッチャーでなければなりません。

(**)VCCIO電源装置でサポートされている許容誤差は、I/O規格によって異なります。詳細については、インテル^® Stratix^® 10デバイス・データシートのI/O規格の仕様を参照してください。EPE (Early Power Estimator) およびインテル^® Quartus^® PrimePower Analyzerツールを使用して、特定のデザインに必要な電力を決定するのに役立ててください。

各ボードのデザインでは、特定のボードデザイン要件を満たすのに必要な電力レギュレーターを決定するため、独自の電力解析を必要とします。インテル^® Stratix^® 10 SX デバイスを使用したブロック図の例を図3に示します。

各電源レールの電圧レベルは暫定です。

図 3. インテル^® Stratix^® 10 SX（–1V、–2V、および–3V部品）の電源共有ガイドライン (トランシーバー・データ・レート <= 15 Gbps) （暫定）

例4 - インテル Stratix 10 SX（–1V、–2V、および–3V部品）

表 33. インテル^® Stratix^® 10 SX（–1V、–2V、および–3V部品）の電源共有ガイドライン (トランシーバー・データ・レート <= 15 Gbps) （暫定）5つのパワー・レギュレーターを必要とする例
電源ピン名	レギュレーターのグループ	電圧レベル (V)	電源許容範囲	電源	レギュレーターの共有	注
`VCC`	1	0.8 0.85	±30 mV	スイッチャー (*)	共有	VCCとVCCPは、同じ電圧プレーンを共有している同じレギュレーターから調達してください。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCP`	1	0.8 0.85	±30 mV	スイッチャー (*)	共有
`VCCERAM`	2	0.9	±30 mV	スイッチャー (*)	共有	VCCERAMを専用の0.9 V電源に接続します。電源レールが同じ電圧レベルを必要とする場合、VCCERAMと同じレギュレーターにVCCL_HPSを接続するオプションがあります。また、適切なアイソレーション・フィルターを使用して、VCCPLLDIG_SDMと VCCPLLDIG_HPSの電源レールをVCCERAMの電源プレーンに接続することもできます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。インテル^® Stratix^® 10 SXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 `VCCL_HPS` および `VCCPLLDIG_HPS` をフローティングにしたり、GNDに接続したりしないでください。
`VCCL_HPS`					共有
`VCCPLLDIG_SDM`					フィルター
`VCCPLLDIG_HPS`					フィルター
`VCCR_GXB[L,R]`	3	1.03	±30 mV	スイッチャー (*)	共有	すべての電源レールに同じ電圧レベルが必要な場合は、VCCR_GXBとVCCT_GXBを同じレギュレーターから調達することもできます。性能を向上させ、PCIe Gen 3のジッター仕様を満たすには、1 MHz - 100 MHzの帯域幅に対して最低でも30 dBのアイソレーションでVCCR_GXBとVCCT_GXBを互いにアイソレートしてください。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCT_GXB[L,R]`	3	1.03	±30 mV	スイッチャー (*)	共有
`VCCPT`	4	1.8	±5% (**)	スイッチャー (*)	1.8 Vの場合は共有	VCCPTとVCCIO_SDMを同じレギュレーターから調達することができます。これらの電源レールの電圧レベルが同じ場合は、VCCIO、VCCIO3V、 VCCIO_HPS、およびVCCBATを同じ電源プレーンに接続できます。適切なアイソレーション・フィルターを使用して、VCCH_GXB、VCCA_PLL、VCCPLL_SDM、 VCCIO_HPS、およびVCCADCを同じ電源プレーンに接続することもできます。レギュレーターの能力に応じて、この供給を複数のインテル^® Stratix^® 10デバイスで共有することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。インテル^® Stratix^® 10 SXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 `VCCL_HPS` および `VCCPLLDIG_HPS` をフローティングにしたり、GNDに接続したりしないでください。
`VCCIO_SDM`		1.8
`VCCIO`		製品により異なる
`VCCIO3V`		製品により異なる
`VCCIO_HPS`		1.8
`VCCBAT`		製品により異なる
`VCCH_GXB[L,R]`		1.8			フィルター
`VCCA_PLL`		1.8
`VCCPLL_SDM`		1.8
`VCCPLL_HPS`		1.8
`VCCADC`		1.8
`VCCFUSEWR_SDM`	5	2.4	±50 mV	スイッチャー (*)	分離	SDMヒューズに書き込む必要がある場合は、VCCFUSEWR_SDMを専用の2.4 V電源に接続してください。SDMヒューズに書き込む必要がない場合は、VCCFUSEWR_SDMを未接続のままにするか、VCCPT 1.8 V電源に接続します。このピンをGNDに接続しないでください。

(**)VCCIO電源装置でサポートされている許容誤差は、I/O規格によって異なります。詳細については、インテル^® Stratix^® 10デバイス・データシートのI/O規格の仕様を参照してください。EPE (Early Power Estimator) およびインテル^® Quartus^® PrimePower Analyzerツールを使用して、特定のデザインに必要な電力を決定するのに役立ててください。

各ボードのデザインでは、特定のボードデザイン要件を満たすのに必要な電力レギュレーターを決定するため、独自の電力解析を必要とします。インテル^® Stratix^® 10 SX デバイスを使用したブロック図の例を図4に示します。

各電源レールの電圧レベルは暫定です。

図 4. インテル^® Stratix^® 10 SX（–2L および3X部品）の電源共有ガイドライン (トランシーバー・データ・レート <= 15 Gbps) （暫定）

例5 - インテル Stratix 10 SX（–1V、–2V、および–3V部品）

表 34. インテル^® Stratix^® 10 SX（–1V、–2V、および–3V部品）の電源共有ガイドライン (15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps) （暫定）6つのパワー・レギュレーターを必要とする例
電源ピン名	レギュレーターのグループ	電圧レベル（V）	電源許容範囲	電源	レギュレーターの共有	注
`VCC`	1	SmartVID	±30 mV	スイッチャー (*)	共有	VCCとVCCPは、同じ電圧プレーンを共有している同じレギュレーターから調達してください。電源レールに同じ電圧レベルが必要な場合は、VCCL_HPSをVCCおよびVCCPと同じレギュレーターに接続することもできます。適切なアイソレーション・フィルタリングを使用して、VCCPLLDIG_HPS電源を共有VCC、VCCP、およびVCCL_HPS電源プレーンに接続することもできます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。インテル^® Stratix^® 10 SXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 `VCCL_HPS` および `VCCPLLDIG_HPS` をフローティングにしたり、GNDに接続したりしないでください。
`VCCP`
`VCCL_HPS`
`VCCPLLDIG_HPS`					フィルター
`VCCERAM`	2	0.9	±30 mV	スイッチャー (*)	分離	VCCERAMを専用の0.9 V電源に接続してください。適切なアイソレーション・フィルタリングを使用して、VCCPLLDIG_SDM電源をVCCERAM電源プレーンに接続することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCPLLDIG_SDM`	2	0.9	±30 mV	スイッチャー (*)	フィルター
`VCCR_GXB[L,R]`	3	1.12	±20 mV	スイッチャー (*)	分離	VCCR_GXBは、専用の1.12 V電源に接続します。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCT_GXB[L,R]`	4	1.12	±20 mV	スイッチャー (*)	分離	VCCR_GXBは、専用の1.12 V電源に接続します。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCPT`	5	1.8	±5% (**)	スイッチャー (*)	1.8 Vの場合は共有	VCCPTとVCCIO_SDMは、同じレギュレーターから調達することができます。これらの電源レールの電圧レベルが同じ場合は、VCCIO、VCCIO3V、 VCCIO_HPS、およびVCCBATを同じ電源プレーンに接続できます。適切なアイソレーション・フィルターを使用して、VCCH_GXB、VCCA_PLL、VCCPLL_SDM、 VCCIO_HPS、およびVCCADCを同じ電源プレーンに接続することもできます。レギュレーターの能力に応じて、この供給を複数のインテル^® Stratix^® 10デバイスで共有することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。インテル^® Stratix^® 10 SXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 `VCCL_HPS` および `VCCPLLDIG_HPS` をフローティングにしたり、GNDに接続したりしないでください。
`VCCIO_SDM`		1.8
`VCCIO`		製品により異なる
`VCCIO3V`		製品により異なる
`VCCIO_HPS`		1.8
`VCCBAT`		製品により異なる
`VCCH_GXB[L,R]`		1.8			フィルター
`VCCA_PLL`		1.8
`VCCPLL_SDM`		1.8
`VCCPLL_HPS`		1.8
`VCCADC`		1.8
`VCCFUSEWR_SDM`	6	2.4	±50 mV	スイッチャー (*)	分離	SDMヒューズに書き込む必要がある場合は、VCCFUSEWR_SDMを専用の2.4 V電源に接続してください。SDMヒューズに書き込む必要がない場合は、VCCFUSEWR_SDMを未接続のままにするか、VCCPT 1.8 V電源に接続します。このピンをGNDに接続しないでください。

(**)VCCIO電源装置でサポートされている許容誤差は、I/O規格によって異なります。詳細については、インテル^® Stratix^® 10デバイス・データシートのI/O規格の仕様を参照してください。EPE (Early Power Estimator) およびインテル^® Quartus^® PrimePower Analyzerツールを使用して、特定のデザインに必要な電力を決定するのに役立ててください。

各ボードのデザインでは、特定のボードデザイン要件を満たすのに必要な電力レギュレーターを決定するため、独自の電力解析を必要とします。インテル^® Stratix^® 10 SX デバイスを使用したブロック図の例を図5に示します。

各電源レールの電圧レベルは暫定です。

図 5. インテル^® Stratix^® 10 SX（–1V、–2V、および–3V部品）の電源共有ガイドライン (15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps) （暫定）

例6 - インテル Stratix 10 SX（–2Lおよび–3X部品）

表 35. インテル^® Stratix^® 10 SX（–2Lおよび–3X部品）の電源共有ガイドライン (15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps) （暫定）6つのパワー・レギュレーターを必要とする例
電源ピン名	レギュレーターのグループ	電圧レベル（V）	電源許容範囲	電源	レギュレーターの共有	注
`VCC`	1	0.8 0.85	±30 mV	スイッチャー (*)	共有	VCCとVCCPは、同じ電圧プレーンを共有している同じレギュレーターから調達してください。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCP`	1	0.8 0.85	±30 mV	スイッチャー (*)	共有
`VCCERAM`	2	0.9	±30 mV	スイッチャー (*)	共有	VCCERAMを専用の0.9 V電源に接続します。電源レールが同じ電圧レベルを必要とする場合、VCCERAMと同じレギュレーターにVCCL_HPSを接続するオプションがあります。また、適切なアイソレーション・フィルターを使用して、VCCPLLDIG_SDMと VCCPLLDIG_HPSの電源レールをVCCERAMの電源プレーンに接続することもできます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。インテル^® Stratix^® 10 SXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 `VCCL_HPS` および `VCCPLLDIG_HPS` をフローティングにしたり、GNDに接続したりしないでください。
`VCCL_HPS`					共有
`VCCPLLDIG_SDM`					フィルター
`VCCPLLDIG_HPS`					フィルター
`VCCR_GXB[L,R]`	3	1.12	±20 mV	スイッチャー (*)	分離	VCCR_GXBは、専用の1.12 V電源に接続します。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCT_GXB[L,R]`	4	1.12	±20 mV	スイッチャー (*)	分離	VCCR_GXBは、専用の1.12 V電源に接続します。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCPT`	5	1.8	± 5% (**)	スイッチャー (*)	1.8 Vの場合は共有	VCCPTとVCCIO_SDMは、同じレギュレーターから調達することができます。これらの電源レールの電圧レベルが同じ場合は、VCCIO、VCCIO3V、 VCCIO_HPS、およびVCCBATを同じ電源プレーンに接続できます。適切なアイソレーション・フィルターを使用して、VCCH_GXB、VCCA_PLL、VCCPLL_SDM、 VCCIO_HPS、およびVCCADCを同じ電源プレーンに接続することもできます。レギュレーターの能力に応じて、この供給を複数のインテル^® Stratix^® 10デバイスで共有することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。インテル^® Stratix^® 10 SXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 `VCCL_HPS` および `VCCPLLDIG_HPS` をフローティングにしたり、GNDに接続したりしないでください。
`VCCIO_SDM`		1.8
`VCCIO`		製品により異なる
`VCCIO3V`		製品により異なる
`VCCIO_HPS`		1.8
`VCCBAT`		製品により異なる
`VCCH_GXB[L,R]`		1.8			フィルター
`VCCA_PLL`		1.8
`VCCPLL_SDM`		1.8
`VCCPLL_HPS`		1.8
`VCCADC`		1.8
`VCCFUSEWR_SDM`	6	2.4	±50 mV	スイッチャー (*)	分離	SDMヒューズに書き込む必要がある場合は、VCCFUSEWR_SDMを専用の2.4 V電源に接続してください。SDMヒューズに書き込む必要がない場合は、VCCFUSEWR_SDMを未接続のままにするか、VCCPT 1.8 V電源に接続します。このピンをGNDに接続しないでください。

(**)VCCIO電源装置でサポートされている許容誤差は、I/O規格によって異なります。詳細については、インテル^® Stratix^® 10デバイス・データシートのI/O規格の仕様を参照してください。EPE (Early Power Estimator) およびインテル^® Quartus^® PrimePower Analyzerツールを使用して、特定のデザインに必要な電力を決定するのに役立ててください。

各ボードのデザインでは、特定のボードデザイン要件を満たすのに必要な電力レギュレーターを決定するため、独自の電力解析を必要とします。インテル^® Stratix^® 10 SX デバイスを使用したブロック図の例を図6に示します。

各電源レールの電圧レベルは暫定です。

図 6. インテル^® Stratix^® 10 SX（–2Lおよび–3X部品）の電源共有ガイドライン (15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps) （暫定）

例7 - インテル Stratix 10 MX（–1V、–2V、および–3V部品）

表 36. インテル^® Stratix^® 10 MX（–1V、–2V、および–3V部品）の電源共有ガイドライン (トランシーバー・データ・レート <= 15 Gbps) （暫定）7つのパワー・レギュレーターを必要とする例
電源ピン名	レギュレーターのグループ	電圧レベル（V）	電源許容範囲	電源	レギュレーターの共有	注
`VCC`	1	SmartVID	±30 mV	スイッチャー (*)	共有	VCCとVCCPは、同じ電圧プレーンを共有している同じレギュレーターから調達してください。電源レールに同じ電圧レベルが必要な場合は、VCCL_HPSをVCCおよびVCCPと同じレギュレーターに接続することもできます。適切なアイソレーション・フィルタリングを使用して、VCCPLLDIG_HPS電源を共有VCC、VCCP、およびVCCL_HPS電源プレーンに接続することもできます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。インテル^® Stratix^® 10 MXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 `VCCL_HPS` および `VCCPLLDIG_HPS` をフローティングにしたり、GNDに接続したりしないでください。
`VCCP`
`VCCL_HPS`
`VCCPLLDIG_HPS`					フィルター
`VCCERAM`	2	0.9	±30 mV	スイッチャー (*)	分離	VCCERAMを専用の0.9 V電源に接続してください。適切なアイソレーション・フィルタリングを使用して、VCCPLLDIG_SDM電源をVCCERAM電源プレーンに接続することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCPLLDIG_SDM`	2	0.9	±30 mV	スイッチャー (*)	フィルター
`VCCR_GXB[L,R]`	3	1.03	±30mV	スイッチャー (*)	共有	すべての電源レールに同じ電圧レベルが必要な場合は、VCCR_GXBとVCCT_GXBを同じレギュレーターから調達することもできます。性能を向上させ、PCIe Gen 3のジッター仕様を満たすには、1 MHz - 100 MHzの帯域幅に対して最低でも30 dBのアイソレーションでVCCR_GXBとVCCT_GXBを互いにアイソレートしてください。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCT_GXB[L,R]`	3	1.03	±30mV	スイッチャー (*)	共有
`VCCPT`	4	1.8	± 5% (**)	スイッチャー (*)	1.8 Vの場合は共有	VCCPTとVCCIO_SDMは、同じレギュレーターから調達することができます。これらの電源レールの電圧レベルが同じ場合は、VCCIO、VCCIO3V、 VCCIO_HPS、およびVCCBATを同じ電源プレーンに接続できます。適切なアイソレーション・フィルターを使用して、VCCH_GXB、VCCA_PLL、VCCPLL_SDM、 VCCIO_HPS、およびVCCADCを同じ電源プレーンに接続することもできます。レギュレーターの能力に応じて、この供給を複数のインテル^® Stratix^® 10デバイスで共有することができます。インテル^® Stratix^® 10 MXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 VCCL_HPS および VCCPLLDIG_HPS をフローティングにしたり、GNDに接続したりしないでください。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCIO_SDM`		1.8
`VCCIO`		製品により異なる
`VCCIO3V`		製品により異なる
`VCCIO_HPS`		1.8
`VCCBAT`		製品により異なる
`VCCH_GXB[L,R]`		1.8			フィルター
`VCCA_PLL`		1.8
`VCCPLL_SDM`		1.8
`VCCPLL_HPS`		1.8
`VCCADC`		1.8
`VCCM_WORD_(BL,TL)`	5	2.5	±100 mV	スイッチャー (*)	共有	VCCM_WORD_(BL,TL) を2.5 V電源に接続してください。該当する場合は、VCCM_WORD_(BL,TL) を2.5 V VCCIOなどの他の2.5 V電源と共有することもできます。
`VCCIO_UIB_(BL,TL)`	6	1.2	±30mV	スイッチャー (*)	分離	VCCIO_UIB_(BL,TL) は、1.2 V電源に接続します。
`VCCFUSEWR_SDM`	7	2.4	±50 mV	スイッチャー (*)	分離	SDMヒューズに書き込む必要がある場合は、VCCFUSEWR_SDMを専用の2.4 V電源に接続してください。SDMヒューズに書き込む必要がない場合は、VCCFUSEWR_SDMを未接続のままにするか、VCCPT 1.8 V電源に接続します。このピンをGNDに接続しないでください。

(*)スイッチャーを使用してこれらの電圧を供給する場合は、インテル^® Stratix^® 10 MXピン接続ガイドラインへの注記の注記7で定義されているように、スイッチャーは低ノイズのスイッチャーでなければなりません。

(**)VCCIO電源装置でサポートされている許容誤差は、I/O規格によって異なります。詳細については、インテル^® Stratix^® 10デバイス・データシートのI/O規格の仕様を参照してください。EPE (Early Power Estimator) およびインテル^® Quartus^® PrimePower Analyzerツールを使用して、特定のデザインに必要な電力を決定するのに役立ててください。

各ボードのデザインでは、特定のボードデザイン要件を満たすのに必要な電力レギュレーターを決定するため、独自の電力解析を必要とします。インテル^® Stratix^® 10 MXデバイスを使用したブロック図の例を図7に示します。

各電源レールの電圧レベルは暫定です。

図 7. インテル^® Stratix^® 10 MX（–1V、–2V、および–3V部品）の電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps) （暫定）

例8 - インテル Stratix 10 MX（–1V、–2V、および–3V部品）

表 37. インテル^® Stratix^® 10 MX（–1V、–2V、および–3V部品）の電源共有ガイドライン (15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps) （暫定）8つのパワー・レギュレーターを必要とする例
電源ピン名	レギュレーターのグループ	電圧レベル（V）	電源許容範囲	電源	レギュレーターの共有	注
`VCC`	1	SmartVID	±30 mV	スイッチャー (*)	共有	VCCとVCCPは、同じ電圧プレーンを共有している同じレギュレーターから調達してください。電源レールに同じ電圧レベルが必要な場合は、VCCL_HPSをVCCおよびVCCPと同じレギュレーターに接続することもできます。適切なアイソレーション・フィルタリングを使用して、VCCPLLDIG_HPS電源を共有VCC、VCCP、およびVCCL_HPS電源プレーンに接続することもできます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。インテル^® Stratix^® 10 MXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 `VCCL_HPS` および `VCCPLLDIG_HPS` をフローティングにしたり、GNDに接続したりしないでください。
`VCCP`
`VCCL_HPS`
`VCCPLLDIG_HPS`					フィルター
`VCCERAM`	2	0.9	±30 mV	スイッチャー (*)	分離	VCCERAMを専用の0.9 V電源に接続してください。適切なアイソレーション・フィルタリングを使用して、VCCPLLDIG_SDM電源をVCCERAM電源プレーンに接続することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCPLLDIG_SDM`	2	0.9	±30 mV	スイッチャー (*)	フィルター
`VCCR_GXB[L,R]`	3	1.12	±20 mV	スイッチャー (*)	分離	VCCR_GXBは、専用の1.12 V電源に接続します。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCT_GXB[L,R]`	4	1.12	±20 mV	スイッチャー (*)	分離	VCCR_GXBは、専用の1.12 V電源に接続します。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCPT`	5	1.8	± 5% (**)	スイッチャー (*)	1.8 Vの場合は共有	VCCPTとVCCIO_SDMは、同じレギュレーターから調達することができます。これらの電源レールの電圧レベルが同じ場合は、VCCIO、VCCIO3V、 VCCIO_HPS、およびVCCBATを同じ電源プレーンに接続できます。適切なアイソレーション・フィルターを使用して、VCCH_GXB、VCCA_PLL、VCCPLL_SDM、 VCCIO_HPS、およびVCCADCを同じ電源プレーンに接続することもできます。レギュレーターの能力に応じて、この供給を複数のインテル^® Stratix^® 10デバイスで共有することができます。インテル^® Stratix^® 10 MXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 VCCL_HPS および VCCPLLDIG_HPS をフローティングにしたり、GNDに接続したりしないでください。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCIO_SDM`		1.8
`VCCIO`		製品により異なる
`VCCIO3V`		製品により異なる
`VCCIO_HPS`		1.8
`VCCBAT`		製品により異なる
`VCCH_GXB[L,R]`		1.8			フィルター
`VCCA_PLL`		1.8
`VCCPLL_SDM`		1.8
`VCCPLL_HPS`		1.8
`VCCADC`		1.8
`VCCM_WORD_(BL,TL)`	6	2.5	±100 mV	スイッチャー (*)	共有	VCCM_WORD_(BL,TL) を2.5 V電源に接続してください。該当する場合は、VCCM_WORD_(BL,TL) を2.5 V VCCIOなどの他の2.5 V電源と共有することもできます。
`VCCIO_UIB_(BL,TL)`	7	1.2	±30 mV	スイッチャー (*)	分離	VCCIO_UIB_(BL,TL) は、1.2 V電源に接続します。
`VCCFUSEWR_SDM`	8	2.4	±50 mV	スイッチャー (*)	分離	SDMヒューズに書き込む必要がある場合は、VCCFUSEWR_SDMを専用の2.4 V電源に接続してください。SDMヒューズに書き込む必要がない場合は、VCCFUSEWR_SDMを未接続のままにするか、VCCPT 1.8 V電源に接続します。このピンをGNDに接続しないでください。

(**)VCCIO電源装置でサポートされている許容誤差は、I/O規格によって異なります。詳細については、インテル^® Stratix^® 10デバイス・データシートのI/O規格の仕様を参照してください。EPE (Early Power Estimator) およびインテル^® Quartus^® PrimePower Analyzerツールを使用して、特定のデザインに必要な電力を決定するのに役立ててください。

各ボードのデザインでは、特定のボードデザイン要件を満たすのに必要な電力レギュレーターを決定するため、独自の電力解析を必要とします。インテル^® Stratix^® 10 MXデバイスを使用したブロック図の例を図8に示します。

各電源レールの電圧レベルは暫定です。

図 8. インテル^® Stratix^® 10 MX（–1V、–2V、および–3V部品）の電源共有ガイドライン (15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps) （暫定）

例9 - インテル Stratix 10 TX（–1V、–2V、および–3V部品）

表 38. インテル^® Stratix^® 10 TX（–1V、–2V、および–3V部品）の電源共有ガイドライン (10 Gbps < トランシーバー・データ・レート <= 57.8 Gbps) （暫定）10つのパワー・レギュレーターを必要とする例
電源ピン名	レギュレーターのグループ	電圧レベル（V）	電源許容範囲	電源	レギュレーターの共有	注
`VCC`	1	SmartVID	±30 mV	スイッチャー (*)	共有	VCCとVCCPは、同じ電圧プレーンを共有している同じレギュレーターから調達してください。電源レールに同じ電圧レベルが必要な場合は、VCCL_HPSをVCCおよびVCCPと同じレギュレーターに接続することもできます。適切なアイソレーション・フィルタリングを使用して、VCCPLLDIG_HPS電源を共有VCC、VCCP、およびVCCL_HPS電源プレーンに接続することもできます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。インテル^® Stratix^® 10 TXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 `VCCL_HPS` および `VCCPLLDIG_HPS` をフローティングにしたり、GNDに接続したりしないでください。
`VCCP`
`VCCL_HPS`
`VCCPLLDIG_HPS`					フィルター
`VCCERAM`	2	0.9	±30 mV	スイッチャー (*)	分離	VCCERAMを専用の0.9 V電源に接続してください。適切なアイソレーション・フィルタリングを使用して、VCCPLLDIG_SDM電源をVCCERAM電源プレーンに接続することができます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCPLLDIG_SDM`					フィルター
`VCCRT_GXE`					フィルター	VCCRT_GXELCのVCCERAMへの接続をLCフィルターを介して行います。LCフィルターデザインの詳細については、インテル^® Stratix^® 10電源管理ユーザーガイドを参照してください。
`VCCRTPLL_GXE`					フィルター	フェライトビーズを介してVCCRT_GXEと同じレギュレーターからVCCRTPLL_GXEを調達することができます。フィルタリングは、この電圧レールがノイズマスク要件を満たす場合はオプションになります。ノイズマスク要件の詳細については、インテル^® Stratix^® 10電源管理ユーザーガイドを参照してください。
`VCCR_GXB[L,R]`	3	1.12	±20 mV	スイッチャー (*)	分離	VCCR_GXBは、専用の1.12 V電源に接続します。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCT_GXB[L,R]`	4	1.12	±20 mV	スイッチャー (*)	分離	VCCR_GXBは、専用の1.12 V電源に接続します。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCH_GXE`	5	1.1	± 5% (**)	スイッチャー (*)	分離	VCCH_GXEは、専用の1.1 V 電源に接続します。
`VCCM_WORD_(BL,TL)`	6	2.5	±100 mV	スイッチャー (*)	共有	VCCM_WORD_(BL,TL) を2.5 V 電源に接続してください。該当する場合は、VCCM_WORD_(BL,TL) を2.5 V VCCIOなどの他の2.5 V 電源と共有することもできます。
`VCCIO_UIB_(BL,TL)`	7	1.2	±30 mV	スイッチャー (*)	分離	VCCIO_UIB_(BL,TL) は、1.2 V 電源に接続します。
`VCCCLK_GXE`	8	2.5	± 5% (**)	スイッチャー (*)	分離	VCCCLK_GXEは、専用の2.5 V 電源に接続します。
`VCCPT`	9	1.8	± 5% (**)	スイッチャー (*)	1.8Vの場合は共有	VCCPTとVCCIO_SDMは、同じレギュレーターから調達することができます。これらの電源レールの電圧レベルが同じ場合は、VCCIO、VCCIO3V、 VCCIO_HPS、およびVCCBATを同じ電源プレーンに接続できます。適切なアイソレーション・フィルターを使用して、VCCH_GXB、VCCA_PLL、VCCPLL_SDM、 VCCIO_HPS、およびVCCADCを同じ電源プレーンに接続することもできます。レギュレーターの能力に応じて、この供給を複数のインテル^® Stratix^® 10デバイスで共有することができます。インテル^® Stratix^® 10 TXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 VCCL_HPS および VCCPLLDIG_HPS をフローティングにしたり、GNDに接続したりしないでください。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCIO_SDM`		1.8
`VCCIO`		製品により異なる
`VCCIO3V`		製品により異なる
`VCCIO_HPS`		1.8
`VCCBAT`		製品により異なる
`VCCH_GXB[L,R]`		1.8			フィルター
`VCCA_PLL`		1.8
`VCCPLL_SDM`		1.8
`VCCPLL_HPS`		1.8
`VCCADC`		1.8
`VCCFUSEWR_SDM`	10	2.4	±50 mV	スイッチャー (*)	分離	SDMヒューズに書き込む必要がある場合は、VCCFUSEWR_SDMを専用の2.4 V電源に接続してください。SDMヒューズに書き込む必要がない場合は、VCCFUSEWR_SDMを未接続のままにするか、VCCPT 1.8 V電源に接続します。このピンをGNDに接続しないでください。

(*)スイッチャーを使用してこれらの電圧を供給する場合は、インテル^® Stratix^® 10 TXピン接続ガイドラインへの注記の注記7で定義されているように、スイッチャーは低ノイズのスイッチャーでなければなりません。

(**)VCCIO電源装置でサポートされている許容誤差は、I/O規格によって異なります。詳細については、インテル^® Stratix^® 10デバイス・データシートのI/O規格の仕様を参照してください。EPE (Early Power Estimator) およびインテル^® Quartus^® PrimePower Analyzerツールを使用して、特定のデザインに必要な電力を決定するのに役立ててください。

各ボードのデザインでは、特定のボードデザイン要件を満たすのに必要な電力レギュレーターを決定するため、独自の電力解析を必要とします。インテル^® Stratix^® 10 TXデバイスを使用したブロック図の例を図9に示します。

各電源レールの電圧レベルは暫定です。

図 9. インテル^® Stratix^® 10 TX（–1V、–2V、および–3V部品）の電源共有ガイドライン (10 Gbps < トランシーバー・データ・レート <= 57.8 Gbps) （暫定）

例10 - インテル Stratix 10 TX（–2Lおよび–3X部品）

表 39. インテル^® Stratix^® 10 TX（–2Lおよび–3X部品）の電源共有ガイドライン (10 Gbps < トランシーバー・データ・レート <= 57.8 Gbps) （暫定）10つのパワー・レギュレーターを必要とする例
電源ピン名	レギュレーターのグループ	電圧レベル（V）	電源許容範囲	電源	レギュレーターの共有	注
`VCC`	1	0.8 0.85	±30 mV	スイッチャー (*)	共有	VCCとVCCPは、同じ電圧プレーンを共有している同じレギュレーターから調達してください。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCP`	1	0.8 0.85	±30 mV	スイッチャー (*)	共有
`VCCERAM`	2	0.9	±30 mV	スイッチャー (*)	共有	VCCERAMを専用の0.9 V 電源に接続します。電源レールが同じ電圧レベルを必要とする場合、VCCERAMと同じレギュレーターにVCCL_HPSを接続するオプションがあります。また、適切なアイソレーション・フィルターを使用して、VCCPLLDIG_SDMと VCCPLLDIG_HPSの電源レールをVCCERAMの電源プレーンに接続することもできます。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。インテル^® Stratix^® 10 TXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 `VCCL_HPS` および `VCCPLLDIG_HPS` をフローティングにしたり、GNDに接続したりしないでください。
`VCCL_HPS`					共有
`VCCPLLDIG_SDM`					フィルター
`VCCPLLDIG_HPS`					フィルター
`VCCRT_GXE`					フィルター	VCCRT_GXELCのVCCERAMへの接続をLCフィルターを介して行います。LCフィルターデザインの詳細については、インテル^® Stratix^® 10電源管理ユーザーガイドを参照してください。
`VCCRTPLL_GXE`					フィルター	フェライトビーズを介してVCCRT_GXEと同じレギュレーターからVCCRTPLL_GXEを調達することができます。フィルタリングは、この電圧レールがノイズマスク要件を満たす場合はオプションになります。ノイズマスク要件の詳細については、インテル^® Stratix^® 10電源管理ユーザーガイドを参照してください。
`VCCR_GXB[L,R]`	3	1.12	±20 mV	スイッチャー (*)	分離	VCCR_GXBは、専用の1.12 V電源に接続します。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCT_GXB[L,R]`	4	1.12	±20 mV	スイッチャー (*)	分離	VCCR_GXBは、専用の1.12 V電源に接続します。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスか、また各タイルのチャネルのコンフィグレーション（非結合チャネルか結合チャネルか）によって異なります。特定の使用例での電圧要件についての詳細は、インテル^® Stratix^® 10デバイス・データシートを参照してください。
`VCCH_GXE`	5	1.1	± 5% (**)	スイッチャー (*)	分離	VCCH_GXEは、専用の1.1 V電源に接続します。
`VCCM_WORD_(BL,TL)`	6	2.5	±100 mV	スイッチャー (*)	共有	VCCM_WORD_(BL,TL) を2.5 V 電源に接続してください。該当する場合は、VCCM_WORD_(BL,TL) を2.5 V VCCIOなどの他の2.5 V 電源と共有することもできます。
`VCCIO_UIB_(BL,TL)`	7	1.2	±30 mV	スイッチャー (*)	分離	VCCIO_UIB_(BL,TL) は、1.2 V電源に接続します。
`VCCCLK_GXE`	8	2.5	± 5% (**)	スイッチャー (*)	分離	VCCCLK_GXEは、専用の2.5 V電源に接続します。
`VCCPT`	9	1.8	± 5% (**)	スイッチャー (*)	1.8Vの場合は共有	VCCPTとVCCIO_SDMは、同じレギュレーターから調達することができます。これらの電源レールの電圧レベルが同じ場合は、VCCIO、VCCIO3V、 VCCIO_HPS、およびVCCBATを同じ電源プレーンに接続できます。適切なアイソレーション・フィルターを使用して、VCCH_GXB、VCCA_PLL、VCCPLL_SDM、 VCCIO_HPS、およびVCCADCを同じ電源プレーンに接続することもできます。レギュレーターの能力に応じて、この供給を複数のインテル^® Stratix^® 10デバイスで共有することができます。インテル^® Stratix^® 10 TXデバイスでHPSを利用するつもりがない場合でも、HPS電源に電力を供給する必要があります。 VCCL_HPS および VCCPLLDIG_HPS をフローティングにしたり、GNDに接続したりしないでください。フィルター電源のトポロジーを実装する場合には、フィルターにまたがるIRドロップについて考慮してください。
`VCCIO_SDM`		1.8
`VCCIO`		製品により異なる
`VCCIO3V`		製品により異なる
`VCCIO_HPS`		1.8
`VCCBAT`		製品により異なる
`VCCH_GXB[L,R]`		1.8			フィルター
`VCCA_PLL`		1.8
`VCCPLL_SDM`		1.8
`VCCPLL_HPS`		1.8
`VCCADC`		1.8
`VCCFUSEWR_SDM`	10	2.4	±50 mV	スイッチャー (*)	分離	SDMヒューズに書き込む必要がある場合は、VCCFUSEWR_SDMを専用の2.4 V電源に接続してください。SDMヒューズに書き込む必要がない場合は、VCCFUSEWR_SDMを未接続のままにするか、VCCPT 1.8 V電源に接続します。このピンをGNDに接続しないでください。

(*) スイッチャーを使用してこれらの電圧を供給する場合は、インテル^® Stratix^® 10 TXピン接続ガイドラインの注記内の注記7で定義されているように、スイッチャーは低ノイズのスイッチャーでなければなりません。

(**)VCCIO電源装置でサポートされている許容誤差は、I/O規格によって異なります。詳細については、インテル^® Stratix^® 10デバイス・データシートのI/O規格の仕様を参照してください。EPE (Early Power Estimator) およびインテル^® Quartus^® PrimePower Analyzerツールを使用して、特定のデザインに必要な電力を決定するのに役立ててください。

各ボードのデザインでは、特定のボードデザイン要件を満たすのに必要な電力レギュレーターを決定するため、独自の電力解析を必要とします。インテル^® Stratix^® 10 TXデバイスを使用したブロック図の例を図10に示します。

各電源レールの電圧レベルは暫定です。

図 10. インテル^® Stratix^® 10 TX（–2Lおよび–3X部品）の電源共有ガイドライン (10 Gbps < トランシーバー・データ・レート <= 57.8 Gbps) （暫定）

インテル Stratix 10デバイスファミリー・ピン接続ガイドラインの改訂履歴

ドキュメント・バージョン	変更内容
2019.01.03	`VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` および `VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` ピンの接続ガイドラインを更新しました。次の電源共有ガイドラインの `VCCR_GXB[L,R]` および `VCCT_GXB[L,R]` の注記を更新しました。例1 - インテル^® Stratix^® 10 GXの電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps）例2 - インテル^® Stratix^® 10 GXの電源共有ガイドライン（ 15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps）例3 - インテル^® Stratix^® 10 SX (–1V、–2V、および–3V部品) の電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps）例4 - インテル^® Stratix^® 10 SX (–2Lおよび–3X部品) の電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps）例5 - インテル^® Stratix^® 10 SX (–1V、–2V、および–3V部品) の電源共有ガイドライン15 Gbps） < トランシーバー・データ・レート <= 28.3 Gbps）例6 - インテル^® Stratix^® 10 SX (–2Lおよび–3X部品)の電源共有ガイドライン（15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps）例7 - インテル^® Stratix^® 10 MX (–1V、–2V、および–3V部品) の電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps）例8 - インテル^® Stratix^® 10 MX (–1V、–2V、および–3V部品) の電源共有ガイドライン（15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps）例9 - インテル^® Stratix^® 10 TX (–1V、–2V、および–3V部品) の電源共有ガイドライン（10 Gbps < トランシーバー・データ・レート <= 57.8 Gbps）例10 - インテル^® Stratix^® 10 TX (–2Lおよび–3X部品) の電源共有ガイドライン（10 Gbps < トランシーバー・データ・レート <= 57.8 Gbps）
2018.12.14	Direct to Factory Imageピン機能を次のピンに追加しました。 `SDM_IO0`、`SDM_IO10` 、 `SDM_IO11` 、 `SDM_IO12` 、 `SDM_IO13` 、 `SDM_IO14` 、 `SDM_IO15` 、および `SDM_IO16` 。 SEU_ERROR 、および CvP_CONFDONE ピン機能を次のピンに追加しました。 `SDM_IO0` 、 `SDM_IO10` 、 `SDM_IO11` 、 `SDM_IO12`, `SDM_IO13` 、 `SDM_IO14` 、 `SDM_IO15` 、および `SDM_IO16` 。トランシーバー・ピンの項に `OSC_CLK_1` ピンへの参照を追加しました。 `OSC_CLK_1` ピンの説明と接続ガイドラインを更新しました。 `nCONFIG` ピンの接続ガイドラインを更新しました。 `nSTATUS` ピンの機能と接続ガイドラインを更新しました。 `IO3V[0,1,2,3,4,5,6,7]_[10,12,20,22]` ピンの説明と接続ガイドラインを更新しました。 `VCCFUSEWR_SDM` ピンの説明と接続ガイドラインを更新しました。次のピンの接続ガイドラインを更新しました。`VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` 、 `VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` 、および `VCCH_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]` 。ピンの接続ガイドラインを更新しました。`REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]p` および `REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]n` 。次のピンの INIT_DONE 機能のピンの説明を更新しました。 `SDM_IO0` 、 `SDM_IO5` 、および `SDM_IO16` 。次のピンの接続ガイドラインを更新しました。`VCCRT_GXE(L2, L3, R1, R2, R3)` および `VCCRTPLL_GXE(L2, L3, R1, R2, R3)` 。次のピンの HPS_COLD_nRESET 機能の接続ガイドラインを更新しました。`SDM_IO0`, `SDM_IO10` 、 `SDM_IO11` 、 `SDM_IO12` 、 `SDM_IO13` 、 `SDM_IO14` 、 `SDM_IO15` 、および `SDM_IO16` 。次のピンの接続ガイドラインを更新しました。`CLK_ESRAM_[0,1]p` および `CLK_ESRAM_[0,1]n` 。次の電源共有ガイドラインを更新しました。例7 - インテル^® Stratix^® 10 MX (–1V、–2V、および–3V 部品) 例8 - インテル^® Stratix^® 10 MX (–1V, –2V、および–3V部品) 例9 - インテル^® Stratix^® 10 TX (–1V, –2V、および–3V部品) 例10 - インテル^® Stratix^® 10 TX (–2L および–3X部品) 次の電源共有ガイドラインを削除しました。インテル^® Stratix^® 10 MX (–2L および–3X部品) パルス幅変調 (PWM) モードのサポートを削除しました。 `SEU_ERROR` および `CvP_CONFDONE` ピンに関する注記をインテル^® Stratix^® 10 GXピン接続ガイドラインの注記から削除し、 `SEU_ERROR` および `CvP_CONFDONE` ピンの接続ガイドラインをそれぞれのSDMピン機能に追加しました。
2018.08.16	これらのピンがHPSに次のピンで使用できるという説明を追加しました。 `TCK` 、 `TMS`, `TDO` 、 `TDI` 、`JTAG_TCK` 、 `JTAG_TMS` 、 `JTAG_TDO` 、および `JTAG_TDI` 。注記13をインテル^® Stratix^® 10 GXピン接続ガイドラインの注記の項に追加しました。 HPS_COLD_nRESET 機能を次のピンに追加しました。 `SDM_IO0` 、 `SDM_IO10` 、 `SDM_IO11` 、 `SDM_IO12` 、 `SDM_IO13` 、 `SDM_IO14` 、 `SDM_IO15` 、および `SDM_IO16` 。トランシーバー・ピンの項に説明を追加して、 `nPERST[L,R][0:2]` ピンへの参照としました。次のピンで PWRMGT_ALERT ピン機能を追加しました。 `SDM_IO0` および `SDM_IO12` 。ピンの接続ガイドラインを更新しました。 `VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` および `VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` 。 `VCCH_GXB[L,R]` のピン名を更新して `VCCH_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]` としました。次のピンの接続ガイドラインを更新しました。`GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_RX_CH[0:5]p`, `GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_REFCLK[0:5]p` 、 `GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_RX_CH[0:5]n` 、および `GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_REFCLK[0:5]n` 。次のピンの接続ガイドラインを更新しました。`REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]p` および `REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]n` 。 `VCCIO3V` ピンの接続ガイドラインを更新しました。 `SDM_IO` ピンの PWRMGT_SCL 、 PWRMGT_SDA 、および PWRMGT_PWM0 機能のために-Vデバイスの接続ガイドラインを更新しました。 `VCCRTPLL_GXE(L2, L3, R1, R2, R3)` ピンの接続ガイドラインを更新しました。未使用のピンをフローティングのままにするように次のピンの接続ガイドラインを更新しました。 `GXE(L8, R9)(A, B, C)_RX_CH[0:23]p` および `GXE(L8, R9)(A, B, C)_RX_CH[0:23]n` 。次のピンの接続ガイドラインを更新しました。`REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]p` および `REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]n` 。 `VCCL_HPS` ピンの接続ガイドラインを更新しました。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記内の注記12を更新しました。インテル^® Stratix^® 10デバイスの電源共有ガイドラインの項を更新し、パワーアップおよびパワーダウンのシーケンスの要件に関する参考資料を含めました。 NANDコンフィグレーション手法のサポートを削除しました。次の電源共有ガイドラインを追加しました。例4 - インテル^® Stratix^® 10 SX (–2L および–3X部品) 例6 - インテル^® Stratix^® 10 SX (–2L および–3X部品) 例8 - インテル^® Stratix^® 10 MX (–2L および–3X部品) 例10 - インテル^® Stratix^® 10 MX (–2L および–3X部品) 例12 - インテル^® Stratix^® 10 TX (–2L および–3X部品) 次の電源共有ガイドラインを追加しました。例3 - インテル^® Stratix^® 10 SX (–1V、 –2V、および–3V部品) 例5 - インテル^® Stratix^® 10 SX (–1V、 –2V、および–3V部品) 例7 - インテル^® Stratix^® 10 MX (–1V、 –2V、および–3V部品) 例9 - インテル^® Stratix^® 10 MX (–1V、 –2V、および–3V部品) 例11 - インテル^® Stratix^® 10 TX (–1V、–2V、および–3V部品)

ドキュメント・バージョン

変更内容

2019.01.03

VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N] および VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N] ピンの接続ガイドラインを更新しました。
次の電源共有ガイドラインの VCCR_GXB[L,R] および VCCT_GXB[L,R] の注記を更新しました。
- 例1 - インテル^® Stratix^® 10 GXの電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps）
- 例2 - インテル^® Stratix^® 10 GXの電源共有ガイドライン（ 15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps）
- 例3 - インテル^® Stratix^® 10 SX (–1V、–2V、および–3V部品) の電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps）
- 例4 - インテル^® Stratix^® 10 SX (–2Lおよび–3X部品) の電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps）
- 例5 - インテル^® Stratix^® 10 SX (–1V、–2V、および–3V部品) の電源共有ガイドライン15 Gbps） < トランシーバー・データ・レート <= 28.3 Gbps）
- 例6 - インテル^® Stratix^® 10 SX (–2Lおよび–3X部品)の電源共有ガイドライン（15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps）
- 例7 - インテル^® Stratix^® 10 MX (–1V、–2V、および–3V部品) の電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps）
- 例8 - インテル^® Stratix^® 10 MX (–1V、–2V、および–3V部品) の電源共有ガイドライン（15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps）
- 例9 - インテル^® Stratix^® 10 TX (–1V、–2V、および–3V部品) の電源共有ガイドライン（10 Gbps < トランシーバー・データ・レート <= 57.8 Gbps）
- 例10 - インテル^® Stratix^® 10 TX (–2Lおよび–3X部品) の電源共有ガイドライン（10 Gbps < トランシーバー・データ・レート <= 57.8 Gbps）

2018.12.14

Direct to Factory Imageピン機能を次のピンに追加しました。 SDM_IO0、SDM_IO10 、 SDM_IO11 、 SDM_IO12 、 SDM_IO13 、 SDM_IO14 、 SDM_IO15 、および SDM_IO16 。
SEU_ERROR 、および CvP_CONFDONE ピン機能を次のピンに追加しました。 SDM_IO0 、 SDM_IO10 、 SDM_IO11 、 SDM_IO12, SDM_IO13 、 SDM_IO14 、 SDM_IO15 、および SDM_IO16 。
トランシーバー・ピンの項に OSC_CLK_1 ピンへの参照を追加しました。
OSC_CLK_1 ピンの説明と接続ガイドラインを更新しました。
nCONFIG ピンの接続ガイドラインを更新しました。
nSTATUS ピンの機能と接続ガイドラインを更新しました。
IO3V[0,1,2,3,4,5,6,7]_[10,12,20,22] ピンの説明と接続ガイドラインを更新しました。
VCCFUSEWR_SDM ピンの説明と接続ガイドラインを更新しました。
次のピンの接続ガイドラインを更新しました。VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N] 、 VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N] 、および VCCH_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N] 。
ピンの接続ガイドラインを更新しました。REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]p および REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]n 。
次のピンの INIT_DONE 機能のピンの説明を更新しました。 SDM_IO0 、 SDM_IO5 、および SDM_IO16 。
次のピンの接続ガイドラインを更新しました。VCCRT_GXE(L2, L3, R1, R2, R3) および VCCRTPLL_GXE(L2, L3, R1, R2, R3) 。
次のピンの HPS_COLD_nRESET 機能の接続ガイドラインを更新しました。SDM_IO0, SDM_IO10 、 SDM_IO11 、 SDM_IO12 、 SDM_IO13 、 SDM_IO14 、 SDM_IO15 、および SDM_IO16 。
次のピンの接続ガイドラインを更新しました。CLK_ESRAM_[0,1]p および CLK_ESRAM_[0,1]n 。
次の電源共有ガイドラインを更新しました。
- 例7 - インテル^® Stratix^® 10 MX (–1V、–2V、および–3V 部品)
- 例8 - インテル^® Stratix^® 10 MX (–1V, –2V、および–3V部品)
- 例9 - インテル^® Stratix^® 10 TX (–1V, –2V、および–3V部品)
- 例10 - インテル^® Stratix^® 10 TX (–2L および–3X部品)
次の電源共有ガイドラインを削除しました。
- インテル^® Stratix^® 10 MX (–2L および–3X部品)
パルス幅変調 (PWM) モードのサポートを削除しました。
SEU_ERROR および CvP_CONFDONE ピンに関する注記をインテル^® Stratix^® 10 GXピン接続ガイドラインの注記から削除し、 SEU_ERROR および CvP_CONFDONE ピンの接続ガイドラインをそれぞれのSDMピン機能に追加しました。

2018.08.16

これらのピンがHPSに次のピンで使用できるという説明を追加しました。 TCK 、 TMS, TDO 、 TDI 、JTAG_TCK 、 JTAG_TMS 、 JTAG_TDO 、および JTAG_TDI 。
注記13をインテル^® Stratix^® 10 GXピン接続ガイドラインの注記の項に追加しました。
HPS_COLD_nRESET 機能を次のピンに追加しました。 SDM_IO0 、 SDM_IO10 、 SDM_IO11 、 SDM_IO12 、 SDM_IO13 、 SDM_IO14 、 SDM_IO15 、および SDM_IO16 。
トランシーバー・ピンの項に説明を追加して、 nPERST[L,R][0:2] ピンへの参照としました。
次のピンで PWRMGT_ALERT ピン機能を追加しました。 SDM_IO0 および SDM_IO12 。
ピンの接続ガイドラインを更新しました。 VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N] および VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N] 。
VCCH_GXB[L,R] のピン名を更新して VCCH_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N] としました。
次のピンの接続ガイドラインを更新しました。GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_RX_CH[0:5]p, GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_REFCLK[0:5]p 、 GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_RX_CH[0:5]n 、および GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_REFCLK[0:5]n 。
次のピンの接続ガイドラインを更新しました。REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]p および REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]n 。
VCCIO3V ピンの接続ガイドラインを更新しました。
SDM_IO ピンの PWRMGT_SCL 、 PWRMGT_SDA 、および PWRMGT_PWM0 機能のために-Vデバイスの接続ガイドラインを更新しました。
VCCRTPLL_GXE(L2, L3, R1, R2, R3) ピンの接続ガイドラインを更新しました。
未使用のピンをフローティングのままにするように次のピンの接続ガイドラインを更新しました。 GXE(L8, R9)(A, B, C)_RX_CH[0:23]p および GXE(L8, R9)(A, B, C)_RX_CH[0:23]n 。
次のピンの接続ガイドラインを更新しました。REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]p および REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]n 。
VCCL_HPS ピンの接続ガイドラインを更新しました。
インテル^® Stratix^® 10 GXピン接続ガイドラインの注記内の注記12を更新しました。
インテル^® Stratix^® 10デバイスの電源共有ガイドラインの項を更新し、パワーアップおよびパワーダウンのシーケンスの要件に関する参考資料を含めました。

NANDコンフィグレーション手法のサポートを削除しました。
次の電源共有ガイドラインを追加しました。
- 例4 - インテル^® Stratix^® 10 SX (–2L および–3X部品)
- 例6 - インテル^® Stratix^® 10 SX (–2L および–3X部品)
- 例8 - インテル^® Stratix^® 10 MX (–2L および–3X部品)
- 例10 - インテル^® Stratix^® 10 MX (–2L および–3X部品)
- 例12 - インテル^® Stratix^® 10 TX (–2L および–3X部品)
次の電源共有ガイドラインを追加しました。
- 例3 - インテル^® Stratix^® 10 SX (–1V、 –2V、および–3V部品)
- 例5 - インテル^® Stratix^® 10 SX (–1V、 –2V、および–3V部品)
- 例7 - インテル^® Stratix^® 10 MX (–1V、 –2V、および–3V部品)
- 例9 - インテル^® Stratix^® 10 MX (–1V、 –2V、および–3V部品)
- 例11 - インテル^® Stratix^® 10 TX (–1V、–2V、および–3V部品)

日付	バージョン	変更内容
2017 年 12 月	2017.12.21	次のインテル^® Stratix^® 10 TXを追加しました。 `VCCH_GXE(L2, L3, R1, R2, R3)` `VCCRT_GXE(L2, L3, R1, R2, R3)` `VCCRTPLL_GXE(L2, L3, R1, R2, R3)` `VCCCLK_GXE(L2, L3, R1, R2, R3)` `GXE(L8, R9)(A, B, C)_RX_CH[0:23]p` `GXE(L8, R9)(A, B, C)_RX_CH[0:23]n` `GXE(L8, R9)(A, B, C)_TX_CH[0:23]p` `GXE(L8, R9)(A, B, C)_TX_CH[0:23]n` `REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]p` `REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]n` `IO_AUX_RREF(11, 12, 20, 21, 22)` 次のHPSセクションを追加しました。 HPS Oscillator Clock入力ピン HPS JTAGピン HPS GPIOピン HPS SDMMCピン HPS NANDピン HPS USBピン HPS EMACピン HPS I2C_EMACおよびMDIOピン HPS I2Cピン HPS SPIピン HPS UARTピン HPS Traceピンインテル^® Stratix^® 10 TXの電源共有ガイドライン（10 Gbps < トランシーバー・データ・レート <= 57.8 Gbps）を追加しました。次のピン名を更新しました。 `CLK_ESRAM_[0,1] p` `CLK_ESRAM_[0,1] n` `RREF_ESRAM_[0,1]` 次のピンの接続ガイドラインを更新しました。 `CLK_ESRAM_[0,1]p` `CLK_ESRAM_[0,1]n` `UIB_PLL_REF_CLK_[00,01]p` `UIB_PLL_REF_CLK_[00,01]n` 次のピンの接続ガイドラインを更新しました。 `VREFP_ADC` および `VREFN_ADC` 。次のピンの接続ガイドラインを更新しました。 `TEMPDIODEp[0..6]` および `TEMPDIODEn[0..6]` 。次のピンの接続ガイドラインを更新しました。 `VCCLSENSE` および `GNDSENSE` 。次のピンの接続ガイドラインを更新しました。 `OSC_CLK_1` 。次のピンの接続ガイドラインを更新しました。 `VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` および `VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` 。次のピン名を更新しました。 `VCCM_WORD_(BL,TL)` および `VCCIO_UIB_(BL,TL)` 。 `SDM_IO` ピンの説明を更新して、デバイスパワーアップ時の抵抗の情報を含めました。次のピンの INIT_DONE 機能のピンの説明を更新しました。 `SDM_IO0` 、 `SDM_IO5` 、および `SDM_IO16` 。次のピンの PWRMGT_SCL 機能のピンの説明を更新しました。 `SDM_IO0` および `SDM_IO14` 。次のピンのPWRMGT_SDA 機能のピンの説明を更新しました。 `SDM_IO11` 、 `SDM_IO12` 、および `SDM_IO16` 。インテル^® Stratix^® 10 GXピン接続ガイドラインの注記内の注記12を更新しました。 Added a note for the `VCCL_HPS` 、 `VCCPLL_HPS` 、 `VCCIO_HPS` 、および `VCCPLLDIG_HPS` 電源レールの注記を次の電源共有ガイドラインに追加しました。インテル^® Stratix^® 10 SXの電源共有ガイドライン（トランシーバー・データ・レート <= 15Gbps インテル^® Stratix^® 10 SXの電源共有ガイドライン（15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps
2017年7月	2017.07.14	次のピンを追加しました。 `TEMPDIODEp[0..6]` および `TEMPDIODEn[0..6]` 。
2017年6月	2017.06.16	次のピンにINIT_DONE機能を追加しました。 `SDM_IO5` および `SDM_IO16` 。 External Memory Interface Pin Information for インテル^® Stratix^® 10 Devicesへのリンクを追加しました。次のピンの接続ガイドラインを更新しました。 `PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_FB[0]` 、 `PLL_[3][A,B,C,F,G,H,I,J,K,L]_FB[0]` 、 `PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_FBp` 、 `PLL_[3][A,B,C,F,G,H,I,J,K,L]_FBp` 、 `PLL_[3][A,B,C,F,G,H,I,J,K,L]_FBn` 、 `PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_CLKOUT[0:1]` 、 `PLL_[3][A,B,C,F,G,H,I,J,K,L]_CLKOUT[0:1]` 、 `PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_CLKOUT[0:1]p` 、 `PLL_[3][A,B,C,F,G,H,I,J,K,L]_CLKOUT[0:1]p` 、 `PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_CLKOUT[0:1]n` 、および `PLL_[3][A,B,C,F,G,H,I,J,K,L]_CLKOUT[0:1]n` 。 `OSC_CLK_1` ピンの説明と接続ガイドラインを更新しました。 `IO3V[0,1,2,3,4,5,6,7]_[10,12,20,22]` ピンの説明でサポートされているI/O規格を更新しました。次のピンの機能と接続ガイドラインを更新しました。`RZQ_[2] [A,B,C,F,G,H,I,J,K,L,M ,N]` および `RZQ_[3] [A,B,C,D,E,F,G,H,I,J,K ,L]` 。 `VCCIO([2][A,B,C,F,L,M,N],[3][A,B,C,I,J,K,L])` ピンの接続ガイドラインを更新しました。 `VCCERAM` のピンの説明を更新しました。 `VCCFUSEWR_SDM` ピンの接続ガイドラインを更新しました。次のピンの接続ガイドラインを更新しました。 `VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` および `VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` 。 `SDM_IO5` ピンのCONF_DONE機能のピンの説明と接続ガイドラインを更新しました。次のピンにINIT_DONE機能を追加しました。 `SDM_IO5` および `SDM_IO16` 。 Stratix 10 GXおよびMXのピン接続ガイドラインへの注記内の注記12を更新しました。 V_{CCL_HPS} およびV_{CCPLLDIG_HPS} の供給を0.94Vに更新しました。 `VCCL_HPS` ピンの接続ガイドラインを更新しました。 V_CC およびV_CCP 電源レールに関する注記を次の表で更新しました。 Stratix 10 GXの電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps） Stratix 10 GX の電源共有ガイドライン（15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps） V_CC 、 V_CCP 、 V_{CCL_HPS} 、 and V_{CCPLLDIG_HPS} 電源レールに関する注記を次の例で更新しました。 Stratix 10 SXの電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps） Stratix 10 Sxの電源共有ガイドライン（15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps） Stratix 10 MXの電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps） Stratix 10 MXの電源共有ガイドライン（15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps）注記1のV_{CCL_HPS} および V_{CCPLLDIG_HPS} の電圧供給を次の図で更新しました。 Stratix 10 Sxの電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps）の例 Stratix 10 SXの電源共有ガイドライン（15 Gbps < （トランシーバー・データ・レート <= 28.3 Gbps）の例 Stratix 10 MXの電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps例）の例 Stratix 10 MXの電源共有ガイドライン（15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps）の例 VCCMの許容誤差を±100 mVに更新しました。ツール名からPowerPlayのテキストを削除しました。
2017年2月	2017.02.24	MXデバイスのバリアントに次のピンを追加しました。 `VCCM[B,T]` `VCCIO_UIB_[B,T]` `ESRAM_PLL_REF_CLK_[0,1]p` `ESRAM_PLL_REF_CLK_[0,1]n` `UIB_PLL_REF_CLK_[00,01,10,11]p` `UIB_PLL_REF_CLK_[00,01,10,11]n` `ESRAM_RREF_[B,T]` `UIB_RREF_[00,01,10,11]` 次のMXデバイスの電源共有ガイドラインを追加しました。例5. Stratix 10 MXの電源共有ガイドライン（トランシーバー・データ・レート <= 15 Gbps）例6. Stratix 10 MXの電源共有ガイドライン（15 Gbps < トランシーバー・データ・レート <= 28.3 Gbps） `IO3V[0,1,2,3,4,5,6,7]_[10,12,20,22]` ピン名を更新しました。 `SDM_IO13` のピンの接続ガイドラインを更新しました。次のピンの CONF_DONE 機能のピンの説明を更新しました。`SDM_IO5` および `SDM_IO16` 。 Stratix 10 GXおよびMXのピン接続ガイドラインへの注記内の注記7を更新しました。 Stratix 10 GXのピン接続ガイドラインへの注記内の注記6を更新しました。トランシーバー・データ・レートを30 Gbpsから28.3 Gbpsに更新しました。
2016年10月	2016.10.31	初版