v19.1までは、IPのバージョンは インテル^® Quartus^® Primeデザインスイートのソフトウェア・バージョンと同じです。 インテル^® Quartus^® Primeデザインスイートのソフトウェア・バージョン19.2以降、IP コアには新しいIPバージョン管理スキームがあります。

IPバージョンの管理スキーム番号 (X.Y.Z) は、ソフトウェアのバージョンごとに変わります。それぞれの番号の変更は、以下を意味します。

次の図は、EMIF IPを使用し最速でのデザイン完了を実現するデザインフローを示しています。

I/Oサブシステムは、次の機能を提供します。

• 汎用I/OレジスターとI/Oバッファー
• オンチップ終端制御 (OCT)
• 外部メモリー・インターフェイスおよびユーザーロジックに向けたI/O PLL
• 低電圧差動信号 (LVDS)
• 次のような外部メモリー・インターフェイス・コンポーネント
  • ハード・メモリー・コントローラー
  • ハードPHY
  • ハードNiosプロセッサーおよびキャリブレーション・ロジック
  • DLL

• 専用メモリーを備える強化型Niosプロセッサー。このNiosブロックは、I/O SSMと呼ばれます。
• 最大13のI/Oバンク。各I/Oバンクには、外部メモリー・インターフェイスに必要なハードウェアが含まれています。

I/O SSMには専用メモリーが含まれ、それにキャリブレーション・アルゴリズムおよびキャリブレーション・ランタイム・データを保存します。強化型Nios IIプロセッサーおよび専用メモリーは外部メモリー・インターフェイスでのみ使用でき、他の用途には使用できません。I/O SSMは、Avalon-MMバスを介してデバッグ・ツールキットなどのソフトロジックにインターフェイスできます。

I/O SSMのクロックは、オンダイのオシレーターによって提供されます。よって、PLLを消費しません。

各I/OバンクはI/O列内あり、次のコンポーネントを含みます。

• ハード・メモリー・コントローラー
• シーケンサー・コンポーネント
• PLLおよびPHYクロックツリー
• DLL
• 入力DQSクロックツリー
• 48ピン (各12ピンの4つのI/Oレーンで編成されます)

I/Oバンクの使用

I/Oバンクのピンは、アドレスおよびコマンドピン、データピン、または外部メモリー・インターフェイスのクロックおよびストローブピンとして使用できます。DDR3またはDDR4 x8インターフェイスなどの狭いインターフェイスは、単一のI/Oバンクのみで実装可能です。72ビットまでの広いインターフェイスは、複数バンクのインターフェイスで隣接する複数のバンクをコンフィグレーションすることにより実装することができます。EMIF IPで使用されていないピンはいずれも、キャリブレーションされていないI/O Standardの汎用I/Oピンとして同じ電圧で使用できます。

各I/Oバンクには、DDR3またはDDR4にコンフィグレーション可能なハード・メモリー・コントローラーが含まれます。複数バンクのインターフェイスでは、1つのバンクのコントローラーのみがアクティブになります。残りのバンクのコントローラーは、節電のためオフになります。

複数バンクの インテル^® Stratix^® 10 EMIFインターフェイスを使用するには、次の規則に従う必要があります。

• 1つのバンクをアドレスおよびコマンドバンクとして指定します。
• アドレスおよびコマンドバンクは、すべてのアドレスおよびコマンドピンを含む必要があります。
• アドレスおよびコマンドバンク内の個々のアドレスおよびコマンドピンの位置は、ハード・メモリー・コントローラーを使用するかどうかにかかわらず、ピンの配置表で定義されているピンマップに従う必要があります。
• ハード・メモリー・コントローラーを使用する場合、アドレスおよびコマンドバンクはアクティブ・ハード・コントローラーを含みます。

列内のI/Oバンクはすべて、アドレスおよびコマンドバンクとして機能することができます。ただし、レイテンシーを最小限に抑えるには、インターフェイスの中央のバンクをアドレスおよびコマンドバンクとして選択する必要があります。

各I/Oレーンは、x8/x9読み出しキャプチャー・グループ (DQSグループ) を1つ実装でき、2つのピンが読み出しキャプチャーのクロックおよびストローブのペア (DQS/DQS#) として機能し、最大10のピンがデータピン (DQおよびDMピン) として機能します。x18およびx36グループの実装には、同じバンク内の複数のレーンを使用することができます。

x4グループのペアをレーンに実装することも可能です。その場合、4つのピンがクロック/ストローブ・ペアとして機能し、8つのピンがデータピンとして機能します。DMはx4グループでは使用できません。それぞれのインターフェイスには、偶数個のx4グループが必要です。

x4グループの場合、DQS0およびDQS1は同じI/Oレーンにペアとして配置する必要があります。同様に、DQS2およびDQS3をペアにする必要があります。一般的に、DQS (x) およびDQS (x+1) は、同じI/Oレーンでペアにする必要があります。

入力DQSクロックツリーは、x4モード、x8/x9モード、x18モード、またはx36モードでコンフィグレーション可能です。

各バンク内では、特定の位置にある特定の物理ピンのみが入力DQSクロックツリーを駆動できます。入力DQSクロックツリーを駆動できるピンの位置は、グループサイズによって異なります。

PHYクロックツリーの広がりは比較的短いため、ジッターとデューティー・サイクルの歪みが少なくなり、データの有効ウィンドウが最大化されます。

インテル^® Stratix^® 10デバイスのPHYクロックツリーは、最大1.3 GHzの速度で動作できます。 インテル^® Stratix^® 10の外部メモリー・インターフェイスはすべて、PHYクロックツリーを使用します。

複数のバンクに広がる インテル^® Stratix^® 10外部メモリー・インターフェイスは、それぞれのバンクのPLLを使用します。 インテル^® Stratix^® 10のアーキテクチャーは、比較的短いPHYクロック・ネットワークを可能にし、ジッターとデューティー・サイクルの歪みを低減します。

次のメカニズムにより、複数バンクのインターフェイスにおける個々のPLLのクロック出力を同相に維持しています。

• 単一のPLLリファレンス・クロック・ソースがすべてのPLLに供給されます。リファレンス・クロック信号は、バランスのとれたPLLリファレンス・クロック・ツリーでPLLに到達します。 インテル^® Quartus^® Prime開発ソフトウェアは自動的にPLLリファレンス・クロック・ツリーをコンフィグレーションし、クロックツリーが正しい数のバンクに広がるようにします。
• EMIF IPは、PLLのクロック分周器における同期を維持するPLLのMおよびNの値を適切に設定します。この要件により、特定のメモリー・インターフェイスの周波数とクロックレートに対する有効なPLLリファレンス・クロック周波数が制限されます。Stratix 10 EMIF IPパラメーター・エディターは、有効なPLLリファレンス・クロック周波数のセットを自動的に計算し表示します。オンボードのオシレーターを使用する場合、その周波数が、表示されるリストから選択するPLLリファレンス・クロック周波数と一致することを確認する必要があります。PLLの正しいMおよびNの値は、選択したPLL リファレンス・クロック周波数に基づき自動的に設定されます。

クロックの位相アライメント機能は、コアとペリフェラル間のすべての転送においてクロックスキューの影響を効果的に除去し、タイミング・クロージャーを容易にします。Stratix 10外部メモリー・インターフェイスはすべて、クロック位相アライメント回路を採用しています。

図 11. クロック位相アライメントの効果

DQSトラッキングは、QDRII/II+/II+ Xtreme、DR-IV、RLDRAM 3プロトコルで有効になります。DDR3およびDDR4には使用できません。QDRII/II+/II+ Xtreme、QDR-IV、RLDRAM 3において、DQSトラッキングは追跡を開始するための特定のコマンドを必要としません。これは、読み出しキャプチャー・クロック/ストローブがフリーランニングであるためです。回路が有効になると、追跡は絶えず自動的に行われます。

キャリブレーションの段階は、外部メモリー・インターフェイスのプロトコルによって異なります。

アドレスおよびコマンドのキャリブレーション

アドレスおよびコマンドのキャリブレーションの目的は、必要に応じてアドレスおよびコマンド信号を遅延し、アドレスおよびコマンドウィンドウを最適化することです。この段階はすべてのプロトコルで利用できるわけではありません。また、不適切に実装されたボードデザインを補償することはできません。

読み出しのキャリブレーション

読み出しのキャリブレーションは、次の内容で構成されます。

• DQSenキャリブレーション— 読み出しキャプチャー・クロックのゲーティングとゲーティング解除のタイミングをキャリブレーションします。これによりPHYは、正確な時間で読み出しクロックのゲーティングおよび解除を行うことができます。ゲーティングおよびその解除が早すぎたり遅すぎたりする場合、データの破損が発生する可能性があります。キャリブレーションのこの段階のアルゴリズムは、メモリー・プロトコルによって異なります。
• デスキュー・キャリブレーション— 読み出しストローブまたはクロックに対して読み出しデータのビットごとのスキュー調整を実行します。
• VREF-Inキャリブレーション— VREFレベルをFPGAでキャリブレーションします。
• LFIFOキャリブレーション: フライバイ、スキュー、その他の変動および不確実性によって起こるグループ間の読み出し遅延の差を正規化します。

書き込みのキャリブレーション

書き込みのキャリブレーションは、次の内容で構成されます。

• レベリング・キャリブレーション— 書き込みストローブとクロックをメモリークロックにアライメントし、特にフライバイトポロジーに関連するスキューを補償します。キャリブレーションのこの段階のアルゴリズムは、メモリー・プロトコルによって異なります。
• デスキュー・キャリブレーション— 書き込みストローブおよびクロックに対して書き込みデータのビットごとのスキュー調整を行います。
• VREF-Outキャリブレーション— VREFレベルをメモリーデバイスでキャリブレーションします。

アドレスおよびコマンドのキャリブレーション

• レベリング・キャリブレーション— (DDR3およびDDR4のみ) CS#およびCAS#信号をトグルし、読み出しコマンドを送信します。そのほかのアドレスおよびコマンド信号は一定に保たれます。アルゴリズムは到着するDQS信号をモニターし、DQS信号がトグルすると、読み出しコマンドが受け入れられたことを示します。その後アルゴリズムは異なる遅延値を使用して繰り返し、最適なウィンドウを探します。

• デスキュー・キャリブレーション— (DDR4およびQDR-IVのみ)
  • (DDR4) DDR4のアドレスおよびコマンドパリティー機能を使用します。FPGAはアドレスおよびコマンド・パリティー・ビットを送信し、DDR4メモリーデバイスはパリティービットが検出されると警告信号で応答します。メモリーデバイスからの警告信号は、パリティービットが受信されたことをFPGAに伝えます。

    デスキュー・キャリブレーションはPAR/ALERT#ピンを使用する必要があるため、これらのピンをデザインから省略しないでください。デスキュー・キャリブレーションにおける制限の1つは、ODTおよびCKEピンのスキュー調整ができないことです。

  • (QDR-IV) QDR-IVのループバック・モードを使用します。FPGAはアドレスおよびコマンド信号を送信し、メモリーデバイスは読み出しデータピンを介してキャプチャーしたアドレスおよびコマンド信号を送り返します。返される信号は、メモリーデバイスがキャプチャーした内容をFPGAに示します。デスキュー・キャリブレーションでは、同期しているすべてのアドレスおよびコマンド信号のスキュー調整を行うことができます。
    注: ループバック・モードに関する詳細は、お使いのQDR-IVメモリーデバイスのデータシートを参照ください。

読み出しのキャリブレーション

• DQSenキャリブレーション— (DDR3、DDR4、RLDRAMxおよびQDRx) DQSenキャリブレーションは読み出しのスキュー調整前に行われるため、読み出しの合格を成功させるには、単一のDQビットのみ合格することが必要です。
  • (DDR3およびDDR4) DQSenキャリブレーション・アルゴリズムは、ハードウェアのステートマシンを使用してDQSプリアンブルを検索します。アルゴリズムは、1クロックサイクル間隔で多くの連続する読み出しを送信します。ハードウェアのステートマシンは、DQSenの遅延値をスイープしながらDQSのギャップを検索します。アルゴリズムはその後VFIFOの値を増加させ、パターンが見つかるまでプロセスを繰り返します。このプロセスはそのほかの読み出しDQSグループすべてで繰り返されます。

  • (RLDRAMxおよびQDRx) DQSenキャリブレーション・アルゴリズムはハードウェアのステートマシンを使用しません。代わりに、ソフトウェアを使用してサイクルレベルの遅延をキャリブレーションし、DQSトラッキング・ハードウェアを使用してサブサイクルの遅延をキャリブレーションします。このアルゴリズムはメモリー内の正確なデータを必要とするため、保証された書き込みに依存します。 (0のバーストを1つの位置に書き込み、1のバーストを別の位置に書き込みます。これらの2つの位置からの連続する読み出しを読み出しのキャリブレーションに使用します。)

    アルゴリズムはDQSトラッキングを有効にし、DQSイネーブルの位相コンポーネントをキャリブレーションします。その後保証された書き込みを発行し、連続する読み出しが続きます。アルゴリズムは読み出し動作が成功するまでDQSenの値をサイクルごとにスイープします。このプロセスはほかの読み出しグループすべてで繰り返されます。

• デスキュー・キャリブレーション— 読み出しのデスキュー・キャリブレーションは書き込みのレベリングの前に行われます。また、少なくとも2回実行する必要があります (保証された書き込みからの単純なデータパターンを使用して書き込みのキャリブレーション前に1回、複雑なデータパターンを使用して書き込みキャリブレーション後に1回)。

  デスキュー・キャリブレーションのアルゴリズムは保証された書き込みを実行し、dqs_inの遅延値を低から高にスイープし、読み出しウィンドウの右のエッジを見つけます。アルゴリズムはその後、dq-inの遅延値を低から高にスイープし、 読み出しウィンドウの左のエッジを見つけます。更新されたdqs_inおよびdq_inの遅延値は、読み出しウィンドウを中央に配置するために適用されます。アルゴリズムはその後、このプロセスをすべてのデータピンで繰り返します。

• Vref-Inキャリブレーション— 読み出しのVref-Inキャリブレーションは、Vref-Inを任意の値でプログラミングすることから始まります。次にアルゴリズムはVref-Inの値を開始値から両端までスイープし、それぞれの値の読み出しウィンドウを測定します。アルゴリズムは、最大の読み出しウィンドウを提供するVref-Inの値を選択します。

• LFIFOキャリブレーション— 読み出しのLFIFOキャリブレーションは、グループ間の読み出し遅延を正規化します。PHYは、すべてのデータを単一のデータバスとしてコントローラーに提供する必要があります。LFIFOレイテンシーは、最も遅い読み出しデータグループに対して、また、FIFO間における適切な同期に対応できるように十分な大きさである必要があります。

書き込みのキャリブレーション

• レベリング・キャリブレーション— 書き込みのレベリング・キャリブレーションは、書き込みストローブとクロックをメモリークロックにアライメントし、スキューを補償します。一般的にレベリング・キャリブレーションではさまざまな遅延値を使用して書き込みウィンドウのエッジを決定し、ウィンドウを中央に配置するのに適切な値を選択します。アルゴリズムの詳細は、メモリープロトコルによって異なります。
  • (DDRx) 書き込みのレベリングは書き込みのスキュー調整前に行われるため、合格を登録するには1つのDQビットが成功することのみ必要です。書き込みのレベリングはDQバスを動かし、少なくとも1つのDQビットが有効な書き込みウィンドウ内に収まるようにします。
  • (RLDRAMx) CKとDKの関係を最適化します。
  • (QDR-IV) CKとDKの関係を最適化します。ループバック・モードを使用したアドレスおよびコマンドのスキュー調整で網羅されます。
  • (QDR II/II+/Xtreme) Kクロックが唯一のクロックであるため、書き込みのレベリングは必要ありません。
• デスキュー・キャリブレーション— 書き込みストローブとクロックに対してビットごとの書き込みデータのスキュー調整を実行します。書き込みのデスキュー・キャリブレーションはdqs_outの遅延を変更しません。書き込みクロックは、書き込みのレベリング時にCKクロックにアライメントされます。

• VREF-Outキャリブレーション— (DDR4) VREFレベルをメモリーデバイスでキャリブレーションします。VREF-Outキャリブレーション・アルゴリズムは、VREF-Inキャリブレーション・アルゴリズムに類似しています。

ハード・メモリー・コントローラーは効率的なパイプライン化技術と、コマンドおよびデータの動的な並べ替えの高度なアルゴリズムを実装しており、帯域幅の使用率の改善およびレイテンシーの低減を行うことで高性能なソリューションを提供します。

コントローラーのアーキテクチャーはモジュラーであり、単一のI/Oバンクに収まります。この構造により、次の内容が可能になります。

• 下記のいずれかでの各I/Oバンクのコンフィグレーション
  • メモリー・インターフェイスのすべてのアドレスおよびコマンドピンを駆動する制御パス
  • DDRタイプのインターフェイスの最大32のデータピンを駆動するデータパス
• メモリー・コントローラーの任意の位置への配置
• 複数のバンクをまとめてパッキングし、72 ビットまでの異なる幅のメモリー・インターフェイスの形成
• 必要に応じてハード・メモリー・コントローラーをバイパスし、カスタムIPを使用

図 14. ハード・メモリー・コントローラーのアーキテクチャー

ハード・メモリー・コントローラーは次のロジックブロックで構成されています。

• コアおよびPHYインターフェイス
• メイン制御パス
• データ・バッファー・コントローラー
• 読み出しおよび書き込みデータバッファー

コア・インターフェイスはAvalon^®メモリーマップド (Avalon-MM) インターフェイスをサポートします。インターフェイスは、アルテラPHYインターフェイス (AFI) を使用しPHYと通信します。制御パス全体は、メイン制御パスとデータ・バッファー・コントローラーに分かれています。

• コマンドを処理するパイプラインを含みます。
• すべてのタイミング・パラメーターを監視します。
• メモリー・アクセス・コマンド間の依存関係を追跡します。
• メモリー・アクセス・ハザードから保護します。

• データバッファーへの読み出しおよび書き込みアクセスを管理します。
  • 書き込みデータが受け入れられる、もしくは返された読み出しデータが到着する際に、データを格納するバッファーへのポインターを提供します。
  • 書き込みデータがメモリーにディスパッチされる、もしくは読み出しデータがバッファーから読み出されてユーザーに返送される際に、ドレインポインターを提供します。
• 必要な書き込みレイテンシーを満たします。
• ECCサポートが有効になっている場合、リードモディファイライトを実行するメイン制御パスを支援します。

データの並べ替えは、データ・バッファー・コントローラーとデータバッファーを使用して実行されます。

各I/Oバンクは、各バンク内で分割されているデータ・バッファー・レーンに対する2つのデータ・バッファー・コントローラー・ブロックを含みます。タイミングの改善には、データ・バッファー・コントローラーを物理的にI/Oレーンの近くに配置します。

タイミング・クロージャーを容易にするために、クォーターレートのクロックをコア・ユーザー・ロジックに使用することが選択できます。これはエリアとレイテンシーを増加させますが、タイミング・クロージャーは容易になります。効率を改善し、全体的なレイテンシーを低減するために、ハード・メモリー・コントローラーとPHYをハーフレートで実行できます。

レート変換機能では、FPGAコアからハード・メモリー・コントローラーへのトラフィックをクォーターレートからハーフレートに変換し、ハード・メモリー・コントローラーからFPGAコアへのトラフィックをハーフレートからクォーターレートに変換します。FPGAコア内のユーザーロジックの観点から考えると、ハード・メモリー・コントローラーがクォーターレートで動作しているのと同じ結果になります。

次の条件がすべて満たされている場合、レート変換機能はIP生成中に自動的に有効になります。

• ハード・メモリー・コントローラーが使用されている。
• ユーザーロジックがクォーターレートで実行される。
• インターフェイスがES2または量産デバイスを対象としている。
• ハード・メモリー・コントローラーをハーフレートで実行しても、ハード・メモリー・コントローラーとハードPHYのfMax仕様を超えない。

レート変換機能が有効になっている場合、IP生成のGUIに次の情報メッセージが表示されます。

列に複数のメモリー・インターフェイスが含まれる場合、 Nios^® IIプロセッサーは各インターフェイスを連続的にキャリブレーションします。同じI/O列内に配置されたインターフェイスはかならず同じI/O SSMを共有します。 インテル^® Quartus^® Primeフィッターは、I/O SSMの共有を自動的に処理します。

I/Oバンクを共有する際の規則

• バンクは、複数のインターフェイスのアドレスおよびコマンドバンクとして機能することはできません。すなわち、異なるインターフェイスのアドレスおよびコマンドピンを実装するレーンを、同じ物理バンクに割り当てることはできません。
  注: 2つのインターフェイスがピンポンPHY方式でコンフィグレーションされている場合、上記規則に例外が発生します。このようなコンフィグレーションでは、2つのインターフェイスが同じアドレスおよびコマンドピンのセットを共有します。つまり事実上、同じアドレスおよびコマンドタイルを共有します。
• レーン内のピンを複数のメモリー・インターフェイスで共有することはできません。
• EMIF IPに使用されていないバンク内のピンは、キャリブレーションされていないI/O Standardの汎用I/Oピンとして同じ電圧で使用できます。
• バンクをLVDSまたはEMIFでコンフィグレーションすることはできますが、両方を同時にコンフィグレーションすることはできません。
• バンクを共有するインターフェイスは、隣接するバンク位置に属する必要があります。

次の図は、I/Oバンクを共有する2つのx16インターフェイスを表しています。2つのインターフェイスは同じクロック位相アライメント・ブロックを共有するため、1つのコアクロック信号が両方のインターフェイスと通信できます。共有しない場合、2つのインターフェイスは3つではなく合計4つの物理バンクを占有します。

PLLリファレンス・クロックの共有には、次の要件を満たす必要があります。

• インターフェイスは同じ周波数のリファレンス・クロック信号を想定する必要があります。
• インターフェイスは同じ列に配置されている必要があります。
• インターフェイスは隣接するバンク位置に配置されている必要があります。

コア・クロック・ネットワークの共有は、次のような理由により検討される場合があります。

• クロック・ドメイン・クロッシングによって課されるエリアとレイテンシーへの影響を最小限に抑えるため。
• コア・クロック・ネットワークの消費を最小限に抑えるため。

複数のメモリー・インターフェイスは、次の条件下において同じコアクロック信号を共有できます。

• メモリー・インターフェイスのプロトコル、レート、周波数、およびPLLリファレンス・クロック・ソースが同じである場合。
• インターフェイスが同じI/O列に属する場合。
• インターフェイスが隣接するバンク位置に属する場合。

複数のメモリー・インターフェイスでコアクロックを共有するには、インターフェイスの1つをマスターとして指定し、残りのインターフェイスをスレーブとして指定する必要があります。パラメーター・エディターのCore clocks sharing設定を使用し、マスターとスレーブを指定します。

RTLで、マスター・インターフェイスからのclks_sharing_master_out信号を、すべてのスレーブ・インターフェイスのclks_sharing_slave_in信号に接続します。マスターおよびスレーブ・インターフェイスはどちらも、出力クロックポートをRTLで公開しますが (emif_usr_clk、afi_clkなど)、信号は同等であるため、マスターとスレーブのクロックポートのどちらを使用するかは問題になりません。

コアクロックの共有には、PLLリファレンス・クロックの共有が必要です。そのため、マスター・インターフェイスのみがPLLリファレンス・クロックの入力ポートを公開します。スレーブ・インターフェイスはすべて、同じPLLリファレンス・クロック信号を使用します。

ユーザーが要求するリセットの開始方法

ステップ1: 前提条件

local_reset_reqをアサートする前に、ユーザーロジックはlocal_reset_done信号がHighになっていることを確認する必要があります。

デバイスの電源投入シーケンスの一部として、インターフェイス・キャリブレーション・シーケンスが完了すると、キャリブレーションが成功したかどうかにかかわらず、local_reset_done信号は自動的にHighに遷移します。

ステップ2: リセット要求

前提条件が満たされた後、ユーザーロジックはlocal_cal_req信号をLowからHighに駆動し、Lowに再度戻す (パルス1を送信する) ことでリセット要求を送信することができます。

• LowからHighおよびHighからLowへの遷移は非同期で発生させることができます。すなわち、クロックエッジに対して発生する必要はありません。ただし、パルスは最低2 EMIFコア・クロック・サイクルの最小パルス幅を満たしている必要があります。例えば、emif_usr_clkの周期が4 nsの場合、local_reset_reqパルスは少なくとも8 ns (emif_usr_clkの2周期) 持続する必要があります。
• リセット要求は、HighからLowへ遷移した後にのみ完了したとみなされます。EMIF IPは、local_reset_reqが単にHighに維持されている場合はリセットシーケンスを開始しません。
• local_reset_reqへの追加パルスは、リセットシーケンスが完了するまで無視されます。

オプション: local_reset_doneのディアサートとアサートの検出

必要な場合は、local_reset_done信号の状態を監視し、リセットシーケンスの状態を明示的に検出できます。

• EMIF IPはリセット要求を受信すると、local_reset_done信号をディアサートします。電源投入時の初期のキャリブレーション後、local_reset_doneはユーザーが要求するリセットに応じてのみアサート解除されます。実際のタイミングは現在のI/O SSMの状態に依存しますが、local_reset_doneがLowに遷移すると、リセットシーケンスは間近に迫っています。EMIFリセットシーケンスの一部として、コアリセット信号 (emif_usr_reset_n、 afi_reset_n) はLowに駆動されます。コアリセット信号によるレジスター・リセットを、local_reset_doneのサンプリングに使用しないでください。
• リセットシーケンスが完了すると、local_reset_doneは再度Highに駆動されます。Highに駆動されているlocal_reset_doneは、リセットシーケンスの完了および、新しいリセット要求の受け入れ準備ができていることを示します。ただし、キャリブレーションが成功したことや、ハード・メモリー・コントローラーが要求を受け入れる準備ができていることを意味するものではありません。これに関しては、ユーザーロジックはafi_cal_success、afi_cal_fail、amm_readyなどの信号を確認する必要があります。

インテル^® Stratix^® 10 HPSと インテル^® Stratix^® 10 EMIF IP間の接続を有効にするには、HPS IP コアに向けた インテル^® Stratix^® 10外部メモリー・インターフェイスのインスタンスを作成およびコンフィグレーション後、プラットフォーム・デザイナーを使用してそれをシステムの インテル^® Stratix^® 10ハード・プロセッサー・サブシステムに接続します。

サポートされるモード

インテル^® Stratix^® 10ハード・プロセッサー・サブシステムは、次の外部メモリーのコンフィグレーションと互換性があります。

I/Oバンクの使用に関する制約は、 インテル^® Stratix^® 10 HPSがHPSに最も近いI/OバンクのEMIF回路にハードワイヤード接続されるために発生します。特定のEMIFコンフィグレーションでは、EMIFとHPS間のインターフェイスのピン配置は固定されています。

次の図は、EMIFとHPS間のさまざまなデータ幅に対するI/Oバンクとレーンの使用方法を表しています。

HPS EMIFは、最も近くに位置する外部メモリー・インターフェイスI/Oバンクを使用しDRAMに接続します。

次の図は、I/Oピンの使用に関する制約を表しています。これらの制約に関する詳細は、図に続く説明を参照してください。

システムでHPS EMIFが使用されていない場合、HPS EMIFバンク全体をFPGAの汎用I/Oとして使用できます。システムにHPS EMIFがある場合、未使用のHPS EMIFピンはFPGAの汎用I/Oとして使用することはできますが、次の制約をともないます。

デフォルトで、HPS IP コア向けの インテル^® Stratix^® 10外部メモリー・インターフェイスは、 インテル^® Quartus^® Primeフィッターとともに開始点の配置を自動的に実装します。これは変更を必要とする場合があります。HPS EMIF固有の次の要件に準拠する必要があります。

1. 単一のx8 DQSグループを実装する単一のデータレーン内では
   • DQピンは、インデックス1、2、3、6、7、8、9、10のピンを使用する必要があります。最終的なピン配置がこれらのインデックスのピンのみを使用している限り、DQビット間で位置を入れ替える (つまり、DQ[0] とDQ[3] の位置を入れ替える) ことが可能です。
   • DM/DBIピンは、インデックス11のピンを使用する必要があります。これを柔軟に変更することはできません。
   • DQSおよびDQS#はそれぞれ、インデックス4と5のピンを使用する必要があります。これを柔軟に変更することはできません。
   • ピン・インデックス0は、許可される場合にalert#またはHPS REFCLK_P、もしくはアドレス/コマンド、または汎用I/Oに使用される以外は接続なしにする必要があります。
2. 上記の図は、インターフェイスの幅に応じてデータレーンがどのように使用されるかの概要を示しています。次の表に、インターフェイスの幅とコンフィグレーションに応じて使用する必要があるI/OバンクとI/Oレーンを示します。

   コンフィグレーション	DQSグループの配置
   16ビット	2NのI/Oレーン0および1に配置する必要があります。
   16ビット + ECC	2NのI/Oレーン0および1、2MのI/Oレーン3に配置する必要があります。
   32ビット	2Nに配置する必要があります。
   32ビット + ECC	2Nおよび2MのI/Oレーン3に配置する必要があります。
   64ビット	2Nおよび2Lに配置する必要があります。
   64ビット + ECC	2N、2Lおよび2MのI/Oレーン3に配置する必要があります。

   注:

   1. いずれの場合でも、DQSグループは示されているI/Oバンク内で入れ替えることが可能です。バンク2Mに配置されるECC DQSグループに対する要件はありません。
   2. バンク2MのI/Oレーン3は、ECCがオフになっている場合は使用できません。バンク2Mのレーン3に汎用I/Oを配置しないでください。
3. I/Oバンク2Mのデフォルトの配置から、アドレスおよびコマンドピンの配置を変更しないでください。
4. alert#ピンはI/Oバンク2N、レーン0、ピン・インデックス0、またはレーン1、ピン・インデックス0に配置します。そうでない場合、これらの位置は接続なしにする必要があります。
5. PLLリファレンス・クロックは、アドレスおよびコマンドピンとともにI/Oバンク2Mに配置する必要があります。これに従わない場合、デバイスのコンフィグレーションの問題につながります。PLLリファレンス・クロックは、デバイスのコンフィグレーションの前に正しい周波数で動作している必要があります。
6. R_ZQピンは、アドレスおよびコマンドピンとともにI/Oバンク2Mに配置する必要があります。これに従わない場合、フィッターまたはデバイスのコンフィグレーションの問題につながります。

デフォルトで生成されたピン割り当てを上書きするには、 .qipファイルの関連するHPS_LOCATION割り当てをコメントアウトし、独自の位置の割り当てを.qsfファイルに追加します (set_location_assignmentを使用)。

EMIFデバッグ・ツールキットを使用して インテル^® Stratix^® 10 HPSインターフェイスをデバッグするには、同様にパラメーター化されたHPS以外のバージョンのインターフェイスを作成し、EMIFデバッグ・ツールキットをそのインターフェイスに適用する必要があります。この非HPSインターフェイスのデバッグ終了後、必要な変更をHPSインターフェイスに適用してデザインの開発を続行できます。

インテル^® Stratix^® 10 EMIFにおいてピンポンPHYは、DDR3の場合はハーフレートとクォーターレートのインターフェイスをどちらもサポートし、DDR4の場合はクォーターレートのインターフェイスをサポートします。

ピンポンPHYにおいて、2つの独立したコントローラーからのアドレスおよびコマンド信号は、コントローラー出力の1つを1フルレート・クロックサイクル遅延させることにより共有バスに多重化されます。そのため1Tのタイミングとなり、新しいコマンドはフルレートのクロックサイクルごとに発行されます。次の図は、ピンポンPHYのアドレスとコマンドのタイミングを表しています。

コマンド信号のCS、ODTおよびCKEには2つの信号があります (Ping用およびPong用)。ほかのアドレスおよびコマンド信号は共有されます。

一次インターフェイスのハード・メモリー・コントローラーのI/Oバンクは、アドレスおよびコマンドに使用されます。また、二次インターフェイスのハード・メモリー・コントローラーのバンクの上にかならず隣接します。一次ハード・メモリー・コントローラーの4つのレーンはすべて、アドレスとコマンドに使用されます。

次の例は、2x16のピンポンPHYのバンクレーンのコンフィグレーションを示しています。上位バンク (I/OバンクN) はアドレスおよびコマンドバンクであり、一次および二次インターフェイスの両方に対応します。一次ハード・メモリー・コントローラーは、ピンポンバスによって二次インターフェイスにリンクされます。下位バンク (I/OバンクN-1) は二次インターフェイス・バンクであり、一次インターフェイスと二次インターフェイスの両方のデータバスを備えます。2x16の場合は合計4つのI/Oバンクがデータに必要なため、実装には合計2つのバンクで十分です。

一次インターフェイスのデータは二次I/Oバンクの上位2レーンにルーティングされ、二次インターフェイスのデータは二次I/Oバンクの下位2レーンにルーティングされます。

2x32のインターフェイスの実装も同様で、一次および二次I/Oバンクの上下にデータレーンが追加で配置されます。つまり一次データレーンが一次バンクの上に配置され、二次データレーンが二次バンクの下に配置されます。

ピンポンPHYは、アドレスおよびコマンドI/Oバンクのレーンすべてをアドレスおよびコマンドとして使用します。ピンの割り当てに関する情報は、お使いのデバイスのピンアウトファイルを、インテル® FPGA デバイス用 ピンアウトファイル (www.altera.com) で確認ください。

別の制限として、ピンポンPHYインターフェイスの複数のペアをインスタンス化する際に、I/Oレーンが未使用のままになる場合があります。次の図は、2組のx8のピンポン・コントローラー (合計4つのインターフェイス) を表しています。黄色でハイライトされているレーンは、メモリー・インターフェイスによって駆動されません (未使用レーンとピンは、汎用I/Oとして使用できます)。一部のI/Oレーンが未使用のままであっても、ピンポンPHYのアプローチは独立したインターフェイスと比較してリソース使用率の点で依然として有益です。24ビットおよび40ビットのメモリー幅でも同様の状況が発生しますが、16ビット、32ビット、および64ビットのメモリー幅の場合はこの制限を受けません。

ピンポンPHYインターフェイスのキャリブレーションは、2つのシーケンサーを取り入れています。1つは一次ハード・メモリー・コントローラーのI/Oバンクにあり、もう1つは二次ハード・メモリー・コントローラーのI/Oバンクにあります。2つのシーケンサーが同じメモリー・クロック・サイクルで命令を発行することを保証するために、Nios IIプロセッサーは、一次ハード・メモリー・コントローラーのシーケンサーが二次インターフェイスからのトークンを受信するようにコンフィグレーションします。この際、Avalonバスからのコマンドは無視されます。追加遅延が二次インターフェイスにプログラムされ、二次ハード・メモリー・コントローラー・タイルのシーケンサーから一次ハード・メモリー・コントローラー・タイルのシーケンサーにトークンを渡すことができるようにします。Nios IIプロセッサーはキャリブレーション中に、一次ハード・メモリー・コントローラーのI/Oバンクのシーケンサーからコマンドが常に発行されると想定しています。キャリブレーション後にNios IIプロセッサーは、一次および二次ハード・メモリー・コントローラーで使用する遅延を調整します。

機能的に、IPは2つの独立したメモリー・インターフェイスのようにユーザー・トラフィックと個別にインターフェイスします。また、外部メモリー・インターフェイスIPがトラフィック・ジェネレーターとインターフェイスする合成可能なデザイン例を生成することもできます。

それぞれの表において、方向の列はPHYにおける信号の方向を示します。例えば出力と定義されている信号は、PHYからコントローラーに渡されるものです。AFIの仕様に双方向信号は含まれません。