インテルAgilexデバイスを含むシステムでは、通常、FPGAの果たす役割は大きく、デザインの残りの部分に影響を与えます。デザインプロセスを開始する場合は、システムとFPGAの詳細な仕様を作成し、システムの残りの部分へのFPGA入力および出力インターフェイスを決定することが重要です。

システムを定義する詳細デザイン仕様の作成は、ロジックデザインの作成前、またはシステムデザインの完了前に行います。そのためには、次の事項を実行します。

• FPGA用I/Oインターフェイスを指定する
• 異なるクロックドメインを特定する
• デザインの基本機能のブロック・ダイアグラムを含める
• 知的財産 (IP) ブロックを含める
• 機能の検証およびテストプランを作成する
• 一般的なデザイン・ディレクトリー構造を検討する
• Revision Control System (RCS) を使用したファイルのチェックインおよびチェックアウトを検討し、開発時間を短縮する

機能検証計画を作成し、システムを検証する方法をチームが確実に把握できるようにします。テストプランをこの段階で作成することは、テスト容易性や製造能力のデザインにも役立ちます。例えば、Built In Self Test (BIST) 機能を実行してインターフェイスを駆動する場合、 Nios^® プロセッサーをFPGAデバイスに搭載したUARTインターフェイスを使用します。すべてのデザイン・インターフェイスを検証する機能が必要になる場合があります。

デザインの設計者が複数存在する場合は、一般的なデザイン・ディレクトリー構造の検討が有用になります。これにより、デザインの統合段階が容易になります。

インテルで提供しているパラメーター化が可能なIPコアは、インテルデバイスのアーキテクチャー向けに最適化されています。独自のロジックをコーディングする代わりにIPコアを使用すると、デザイン時間が短縮できます。さらに、インテルで提供しているIPコアにより、さらに効率的な論理合成とデバイス実装が提供されます。IPコアのサイズをスケーリングし、パラメーターを使用してさまざまなオプションを設定できます。IPコアには、パラメーター化されたモジュール (LPM) のライブラリーとインテルデバイス固有のIPコアが含まれます。インテルおよびサードパーティーのIPコアおよびリファレンス・デザインを利用して、デザイン時間を短縮することもできます。 インテル^® Quartus^® Prime IPカタログのユーザー・インターフェイスによってIPコアをカスタマイズすることができます。パラメーター・エディターを使用してIPコア・パラメーターを構築または変更して、すべてのポートとパラメーターを正しく設定する必要があります。

詳しくは、Introduction to Intel FPGA IP Cores を参照してください。

複雑なFPGAデザイン開発では、デザイン・プラクティス、コーディング・スタイル、およびIPコアが、デバイスのタイミング・パフォーマンス、ロジック使用率、コンパイル時間、およびシステムの信頼性に大きな影響を与えます。さらに、デザインのプランニングおよび作成の際に、階層デザインまたはチームベースのデザインをプランニングして、デザインの生産性を向上させます。

HDLコーディング・スタイルは、プログラマブル・ロジック・デザインの結果の品質に大きな影響を与える可能性があります。インテルで推奨しているコーディング・スタイルを使用して、最適な合成結果を達成してください。メモリーおよびデジタル信号処理 (DSP) をデザインする場合は、デバイス・アーキテクチャーを理解し、専用のロジックブロックのサイズとコンフィグレーションを活用できるようにしてください。

同期デザインでは、クロック信号によってすべてのイベントがトリガーされます。レジスターのタイミング要件がすべて満たされると、同期デザインは、すべてのプロセス、電圧、および温度 (PVT) 条件に対して予測可能で信頼性の高い方法で動作します。同期デザインは、異なるデバイスファミリーやスピードグレードに簡単に対応で きます。

非同期デザイン手法の問題には、デバイス内の伝搬遅延への依存、不完全なタイミング解析、およびグリッチの可能性などがあります。クロック信号は、デザインのタイミング精度、パフォーマンス、信頼性に大きな影響を与えるため、特に注意してください。クロック信号に問題があると、デザインの機能およびタイミングの問題が起こる可能性があります。最適な結果を得るには、専用のクロックピンおよびクロック配線を使用してください。クロックの反転、乗算、および除算には、デバイスのPLLを使用します。クロックの多重化とゲーティングには、組み合わせロジックの代わりに、専用のクロック制御ブロックまたはPLLクロック切り替え機能を使用します。内部で生成されたクロック信号を使用する必要がある場合は、クロック信号として使用される任意の組み合わせロジックの出力を登録して、グリッチを低減します。例えば、クロックの分割に組み合わせロジックを使用する場合は、最終ステージのクロックは、分周器回路のクロックに使用されたクロック信号で行います。

ハードウェア記述言語 (HDL) コーディング・スタイルの推奨事項については、 Intel Quartus Prime Pro Edition User Guide: Design Recommendationsを参照してください。

Platform Designerは、 インテル^® Quartus^® Prime開発ソフトウェアの一部として含まれているシステム統合ツールです。Platform Designerでは、システムレベルのハードウェア・デザインのキャプチャを抽象度の高いレベルで行います。また、カスタマイズされたハードウェア記述言語 (HDL) コンポーネントの定義および統合のタスクを自動化します。HDLコンポーネントには、IPコア、検証IP、およびその他のデザインモジュールがなどが含まれます。Platform Designerでは、デザインの再利用を促進するために、カスタム・コンポーネントをパッケージ化して、インテルおよびサードパーティーのIPコンポーネントと統合します。Platform Designerでは、指定したハイレベルの接続性から相互接続ロジックを自動作成します。これにより、エラーが発生しやすく時間のかかるHDL作成タスクがなくなり、システムレベルの接続を指定します。

Platform Designerがより強力になるのは、標準インターフェイスを使用してカスタム・コンポーネントをデザインした場合です。標準インターフェイスを使用すると、ユーザーのコンポーネントとPlatform Designer Library内のコンポーネントとの統合が簡単になります。さらに、バス・ファンクション・モデル (BFM)、モニター、およびその他の検証IPを利用して、デザインを検証することができます。

Platform Designerについて詳しくは、Intel Quartus Prime Pro Edition User Guide Platform Designer を参照してください。

デバイスの選択は、インテルAgilexデバイスのデザインプロセスの最初のステップです。このステップでは、デザイン要件に最適なデバイスファミリーのバリアント、デバイスの集積度、機能、パッケージ、スピードグレードを選択します。

詳しくは、インテル Agilex FPGA技術資料 (簡易版): (デバイスの概要) を参照してください。

選択したデバイス集積度のパッケージ組み合わせに、デザインに十分なPLLとクロック配線リソースが含まれているかを検証します。

インテルAgilexデバイスでは、さまざまな集積度を用意しています。これによって、異なる量のデバイス・ロジック・リソースが提供されます。これには例えば、メモリー、乗算器、アダプティブ・ロジック・モジュール (ALM) ロジックセルなどがあります。必要なロジック集積度を決定することは、デザインのプランニング・プロセスの難しい部分です。デバイスのロジックリソースがより多い場合、実装できるデザインは、より大きく、潜在的により複雑になります。ただしコストは、一般的に高くなります。デバイスが小さいほど、スタティック電力の使用率は低くなります。 インテルAgilexデバイスでは、バーティカル・マイグレーションをサポートしています。それにより柔軟性が提供されます。

既存のデバイスからインテルAgilexデバイスにデザインを移行させると、リソース使用率が10% から15% 増加することがあります。リソース使用率を確認して、どのデバイス集積度がデザインに適しているかを確認してください。 インテル^® Quartus^® Prime開発ソフトウェアで使用されているコーディング・スタイル、デバイス・アーキテクチャー、および最適化オプションは、デザインのリソース使用率およびタイミング・パフォーマンスに大きな影響を与えることがあります。

デザイン要件を満たすデバイスを選択する際には、デザインサイクルの後半でロジックを追加したり、アップグレードしたり、デザインを拡張したりする場合に備えて、安全性に余裕を持たせます。また、デバイスに追加スペースを持たせて、インクリメンタル・デザインやチームベースのデザインのフロアプランの作成を容易にすることが必要な場合もあります。デバッグ用のリソースを確保することを検討してください。

リソース使用率をコンパイル済みデザインに対して決定する方法について詳しくは、 「デバイスリソース使用率レポート」 の項を参照してください。

アプリケーションに必要なI/Oピンの数を決定します。このとき、他のシステムブロックとのデザインのインターフェイス要件を考慮します。

デバイスの集積度とパッケージのピン数が増えると、差動シグナリング用の単方向LVDS SERDESチャネルが多くなります。デバイスの集積度とパッケージとの組み合わせに十分なLVDS SERDESチャネルが含まれていることを確認してください。その他の要因も、デザインに必要なI/Oピン数に影響を与えます。これには同時スイッチング・ノイズ (SSN) の問題、ピン配置ガイドライン、専用入力として使用されるピン、各I/OバンクのI/O規格の可用性、ロウおよびカラムI/OバンクのI/O規格と速度、およびパッケージ・マイグレーション・オプションなどがあります。

既存のデザインを インテル^® Quartus^® Prime開発ソフトウェアでコンパイルして、使用するI/Oピンの数を決定します。I/Oピンをデバッグ用に予約することも検討してください。

デバイスのスピードグレードは、デバイスのタイミング・パフォーマンス、タイミング・クロージャー、および電力使用率に影響します。デザインに必要なスピードグレードを決定する方法の1つは、特定のI/Oインターフェイスでサポートされているクロックレートを考慮することです。

プロトタイプ作成中に最速のスピードグレードを使用して、コンパイル時間を短縮することができます (デザインを最適化してタイミング要件を満たすためにかかる時間が短くなるため)。その後、生産用に低速のスピードグレードに移行し、コストを削減します。ただし、デザインがタイミング要件を満たしていることが必要です。

インテルAgilexデバイスでは、同一パッケージ内でのバーティカル・マイグレーションをサポート しています。集積度が異なるデバイスへのマイグレーションが可能なのは、デバイスの専用入力ピン、コンフィグレーション・ピン、および電源ピンが特定のパッケージに対して同じ場合です。この機能により、将来のアップグレードやデザイン変更にボードレイアウトの変更が不要になります。これは、ボード上のFPGAを集積度の異なるインテルAgilexデバイスに置き換えることができるためです。

デザインを他のデバイス集積度に移行するオプションが必要かどうかを判断します。デバイスの集積度とパッケージを選択し、将来のデバイス・マイグレーションに対応することにより、デザインが完成に近づいたときに柔軟性を持たせることができます。マイグレーションの可能性がある場合は、 インテル^® Quartus^® Prime開発ソフトウェアでオプションを指定します。これは、デザインサイクルの開始時、または インテル^® Quartus^® Prime開発ソフトウェアでデバイス・マイグレーションの選択が可能になった時点で行ってください。マイグレーション・デバイスを選択すると、デザインのピン配置が影響を受けることがあります。これは、Fitterでデザインと選択デバイスとの互換性を保証するためです。マイグレーション・デバイスの追加は、デザインサイクルの後半でも可能です。しかしその場合は、ピン・アサインメントの確認に余分な労力がかかります。また、場合によっては、デザインまたはボードレイアウトを変更して、それを新しいターゲットデバイスに適合させる必要があります。このような問題の検討は、デザインサイクルの早い段階で行う方が、最後にデザインが完成に近づいてマイグレーションの準備ができたときにするより簡単です。

インテル^® Quartus^® Prime Pin Plannerでは、マイグレーション・デバイスで機能を変更するピンを強調表示して、現在選択されているデバイスと比較します。

システムをデザインする際に、セキュリティー機能を利用する インテル^® Agilex™ デバイスを使用する場合は、認証キーの格納、許可、およびキャンセルに対する規定を考慮してください。また、暗号化キーの格納と管理の検討が必要になる場合もあります。オーナールート公開鍵のハッシュは、常時 インテル^® Agilex™ デバイス上のeFuseに格納されます。また、インテルのファームウェア・キーのキャンセルとオーナー認証キーのキャンセルの両方もまた、eFusesによって管理されます。したがって、適切な電力を VCCFUSEWR_SDM ピンに供給することが重要です。VCCFUSEWR_SDM の電源投入について詳しくは、Intel Agilex Pin Connection Guidelinesを参照してください。

ビットストリーム暗号化のイネーブルが インテル^® Agilex™ デバイス上でされている場合、暗号化キーをデバイスに格納する必要があります。暗号化キーは、Battery-Backed RAM (BBRAM) またはeFuseに格納できます。暗号化キーのeFuseへの格納は永久的ですが、暗号化キーをBBRAMに保存することにより、キーのワイプまたは再プロビジョニングが可能になります。デザインで暗号化キーをBBRAMに保存する必要がある場合は、不揮発性バッテリーを VCCBAT ピンに接続してください。バッテリーを VCCBAT ピンに接続する方法について詳しくは、Intel Agilex Pin Connection Guidelinesを参照してください。

インテル^® Agilex™ SoC HPSにはブートROMがありません。代わりに、SDMのBootROMでは、初期のFPGAコンフィグレーション・ビットストリームをロードします。このビットストリームには、HPS First Stage Bootloader (FSBL) バイナリーも含まれています。

HPSとFPGAファブリックとの間のメモリーマップ接続は、デザインのパフォーマンスを最大化するための重要なツールです。この章にある推奨トポロジーのガイドラインを使用して、システムのパフォーマンスを最適化します。

HPSとFPGAファブリックとの間のデータ移動に使用するインターフェイスを特定するには、各インターフェイスの帯域幅を理解する必要があります。次の図で示すのは、HPSとFPGAファブリックとの間で使用可能なピーク・スループット、およびHPS内の内部帯域幅です。ここに示す例で想定しているのは、FPGAファブリックは400 MHzで動作し、MPUは1500 MHzで動作し、64ビット外部SDRAMは3200 Mbpsで動作することです。

I/Oおよびクロックリソースのプランニングおよび割り当ては、ピン数が多く、高度なクロック管理機能を備えたインテルAgilexデバイスでは重要なタスクです。さまざまな考慮事項が重要な理由は、使用可能なI/Oリソースの効果的なプランニングを行って、使用率を最大限高め、シグナル・インテグリティーに関連する問題を防ぐためです。優れたクロック管理システムもまた、FPGAデザインのパフォーマンスにとって重要です。

FPGAのI/Oおよびクロック接続は、システムの残りの部分やボードデザインに影響を与えるため、このような接続をデザイン・サイクルの早期段階でプランニングすることが重要です。

インテル^® Quartus^® Prime Pin Planner GUIを使用すると、I/Oバンク、VREFグループ、および差動ピンのペアを特定し、I/Oプランニング・プロセスに役立てることができます。Pin Plannerスプレッドシートのインターフェイスを右クリックし、Pin Finderをクリックして、特定のピンを検索します。移行デバイスを選択している場合、Pin Migrationビューでは、現在選択しているデバイスと比較して、移行デバイスの機能を変更するピンが強調表示されます。

デザインフローでスプレッドシートを普段から使用している場合は、必要に応じて、Microsoft Excelスプレッドシートを インテル^® Quartus^® Prime開発ソフトウェアにインポートして、I/Oプランニング・プロセスを開始することができます。すべてのピンが割り当てられている場合は、I/Oアサインメントを含むスプレッドシート互換 (.csv) ファイルをエクスポートすることもできます。

デザインを インテル^® Quartus^® Prime開発ソフトウェアでコンパイルする場合、FitterのI/O Assignment Analysisでは、割り当てがすべてのデバイス要件を満たしていることを検証し、問題があればメッセージを生成します。

ここで インテル^® Quartus^® Primeの設計者は、ピン位置情報をPCB設計者に渡すことができます。 インテル^® Quartus^® Prime開発ソフトウェアとスケマティック・ツールおよびボード・レイアウト・ツールとの間のピン割り当てを一致させて、デザインが、配置されたボード上で正しく機能することを確認することが必要です。これは、ピン配置の変更が必要な場合は特に必要です。Pin Plannerは、特定のPCBデザインEDAツールと統合されているため、EDAツールからピン位置の変更を読み出し、提案された変更を確認することができます。デザインをコンパイルすると、 インテル^® Quartus^® Prime開発ソフトウェアでは .pin ファイルを生成します。このファイルを使用して、各ピンがボード・スケマティックで正しく接続されていることを確認することができます。

多くのデザイン環境でFPGA設計者は、最上位のFPGA I/Oピンを早期にプランニングして、ボード設計者がPCBのデザインとレイアウトの開発を開始できるようにしたいと考えます。FPGAデバイスのI/O機能とボードレイアウトのガイドラインは、ピンの位置やその他のタイプの割り当てに影響します。ボードデザインのチームがFPGAピン配置を指定する場合は、ピン位置をFPGA配置配線ソフトウェアでできるだけ早く確認して、ボードデザインの変更を回避することが重要です。

FPGAのピン・プランニングを早期に開始することによって、早期ボードレイアウトの信頼性が向上し、エラーの可能性が減少し、デザインの市場投入までの合計時間を短縮することができます。インテル FPGAの予備ピン配置の作成は、 インテル^® Quartus^® Primeを使用すると、ソースコードをデザインする前に可能です。

デザインプロセスの早期段階でシステム・アーキテクトが持っている情報は、一般的には、標準I/Oインターフェイス (メモリーやバス・インターフェイスなど)、デザインで使用するIPコア、およびシステム要件により定義されたI/O関連のその他のアサインメントに関するものです。

Pin Planner Create/Import IP Core機能は、IPカタログとインターフェイスで接続します。ユーザーは、これを使用して、I/Oインターフェイスを使用するカスタムIPコアの作成およびインポートができます。PLL およびLVDSブロックの入力には、ダイナミック・フェーズ・アラインメント (DPA) などのオプションを含めてくださ い。これは、オプションによってピン配置規則が影響されるためです。I/O関連情報をできるだけ多く入力したら、最上位レベルのデザイン・ネットリスト・ファイルを生成します。これには、Pin PlannerのCreate Top-Level Design Fileコマンドを使用します。I/O解析結果を使用して、ピン割り当てまたはIPパラメーターを変更します。確認プロセスは、I/Oインターフェイスによってデザイン要件が満たされ、 インテル^® Quartus^® Prime開発ソフトウェアでのピンチェックに合格するまで繰り返します。

プランニングが完了すると、予備ピンの位置情報をPCB設計者に渡すことができます。デザインが完成したら、 インテル^® Quartus^® Prime Fitterによって生成されたレポートおよびメッセージを使用して、ピン割り当ての最終サインオフを行います。

インテルAgilex I/Oピンは、使いやすさと迅速なシステム統合を実現すると同時に、高帯域幅を提供するようにデザインされています。独立したモジュラーI/Oバンクは、バーティカル・マイグレーション用に共通バンク構造を持ち、高速I/Oの効率性と柔軟性に役立ちます。

次のガイドラインでは、I/O機能とピン接続に関する情報を提供します。

インテルAgilexデバイスでは、幅広い業界I/O規格をサポートしています。これには、シングルエンドI/O規格、電圧リファレンス形式シングルエンドI/O規格、差動I/O規格などがあります。次の一般的なガイドラインに従って、シグナリング・タイプを選択してください。

シングルエンドI/Oシグナリングでは、シンプルなレール間インターフェイスが提供されます。その速度は、大きな電圧振幅とノイズによって制限されます。シングルエンドI/Oでは、システム内のリフレクションによって望ましくない影響が発生しない限り、終端は不要です。

電圧リファレンス形式のシグナリングでは、ピンからの同時スイッチング出力 (SSO) の影響が低減されると同時に、電圧レベルが変化します (例えば、外部メモリー・インターフェイス・データやアドレスバス)。また、電圧リファレンス形式のシグナリングでは、電圧スイングを低減してロジックの遷移速度を向上させ、終端要件の反射によって発生するノイズを最小限に抑えます。ただし、追加の終端コンポーネントが、リファレンス電圧源 (V_TT) に必要になります。

差動シグナリングでは、シングルエンド形式および電圧リファレンス形式のシグナリングのインターフェイス・パフォーマンスの障壁を排除します。これは、優れた速度で、追加の反転密結合データペアを使用して行われます。また、差動シグナリングでは、クリーンなリファレンス電圧が回避されます。これは、より低いスウィング電圧とコモンモード・ノイズ除去能力を有するノイズ耐量によって可能になります。この実装 に対する考慮事項に含まれるのは、サンプリング・クロック生成専用のPLL要件および、反転ペアと非反転ペアとの間の位相差を排除するためのトレース長の一致です。

インテルAgilexのI/O ピンは、ペアで構成され、差動規格をサポートします。各I/Oピンのペアでは、単方向の差動入力または出力動作をサポートします。真の差動チャネルの半分で専用の送信ピンをサポートし、残りの半分で専用の真のレシーバーピンをサポートします。デザインのソースコードで、差動ペアを表すピンを1つだけ定義し、ピン割り当てをそのペアの正の端に対して行います。差動I/O規格を指定すると、 インテル^® Quartus^® Prime開発ソフトウェアでは、対応する負のピンを自動で配置します。

インテルAgilex I/Oピンは、モジュラーI/Oバンクと呼ばれるグループにまとめられています。クロックやグローバル・コントロール信号などの信号には、必ず適切な専用のピン入力を使用してください。

ボードから各バンクへは、バンク内のすべてのVCCIO_PIO ピンに対して、1つのV_{CCIO_PIO} 電圧レベルを供給する必要があります。各I/Oバンクへの給電は、その特定のバンクの VCCIO_PIO ピンによってされ、他のI/Oバンクの VCCIO_PIO ピンから独立しています。単一のI/Oバンクでサポートするシングルエンドまたは電圧リファレンス形式の出力および入力信号は、V_{CCIO_PIO} と同じ電圧で駆動され、受信されます。I/Oバンクでは、任意の数の入力信号を異なるI/O規格で同時にサポートすることができます。

電圧リファレンス形式のI/O規格に対応するため、各I/Oバンクでは、共通の VREF バスに供給する複数の VREF ピンをサポートしています。インテルAgilex GPIOバンクでは、内部および外部 VREF タイプをサポートします。各I/Oレーンでは、同じ VREF タイプを共有する必要があります。VREF ピンは、バンク内のI/O規格に対する正しい電圧に設定します。各I/Oバンクで持つことができる電圧レベルは、所定の時間で1つのV_{CCIO_PIO} 電圧レベルと1つのV_REF のみです。VREF ピンは、電圧リファレンスとして使用していない場合は、汎用I/Oピンとして使用することはできないため、同じバンクの V_{CCIO_PIO} 、またはGNDに接続する必要があります。

シングルエンドまたは差動規格を含むI/Oバンクでは、電圧リファレンス形式の規格をサポートします。ただし、すべての電圧リファレンス形式の規格で、同じV_REF 設定を使用していることが条件です。電圧リファレンス形式の双方向信号および出力信号は、I/OバンクのV_{CCIO_PIO} 電圧レベルでドライブアウトする必要があります。

I/Oバンクが異なると、1.5V True Differential Signalingのサポートも異なります。インテルAgilexトランシーバー・バンクには、追加のI/Oサポートが含まれています。

GPIOバンクでは、真の差動入力規格を1.2V/1.5V V_{CCIO_PIO} でサポートします。真の差動出力規格は、1.5V V_{CCIO_PIO} バンクでサポートされています。I/Oピンでは、単方向の真の差動チャネルのペアを形成します。

インテルAgilexデバイスでは、I/Oの柔軟性を兼用コンフィグレーション・ピンによって実現します。兼用コンフィグレーション・ピンを汎用I/Oとして使用するのは、デバイス・コンフィグレーションの完了後です。各兼用ピンの設定の選択は、Device and Pin OptionsダイアログボックスのDual-Purpose Pinsカテゴリーで行います。コンフィグレーション方式に応じて、兼用コンフィグレーションの予約は、通常のI/Oピン、トライステートの入力、グランドを駆動する出力、または不特定の信号を駆動する出力として行います。

専用クロック入力では、プログラマブル・クロック配線ネットワークを駆動します。専用クロック入力を汎用入力ピンとして使用できるのは、クロックピンとして使用していない場合です。クロック入力を汎用入力として使用する場合、I/OレジスターではALMベースのレジスターを使用します。これは、クロック入力ピンには専用I/Oレジスターが含まれていないためです。

デバイス全体のリセットピンおよびクリアピンがデザインI/Oとして使用可能なのは、イネーブルされていない場合です。

インテルAgilexの双方向I/Oエレメント (IOE) 機能では、迅速なシステム統合をサポートすると同時に、内部ロジック機能とシステムレベルのパフォーマンスを最大限に引き出すために必要な高帯域幅を提供します。デバイス・インターフェイスの高度な機能では、デバイスとの高速データ転送を支援し、PCBの複雑性とコストを低減します。

インテルでは、IBISまたはSPICEシミュレーションを実行して、デザイン設定を最適化することをお勧めします。

クロック方式のプランニングの最初の段階は、システムクロック要件の決定です。デバイスで使用可能なクロックリソースを理解し、それに応じてデザインのクロック方式をプランニングします。タイミング・パフォーマンス要件と、特定のクロックによって駆動されるロジック量を考慮してください。

インテルAgilexデバイスでは、低スキューおよび高ファンアウトの専用配線ネットワークを提供しています。

専用クロックピンでは、クロック・ネットワークを直接駆動し、他のI/Oピンよりも低いスキューを保証します。専用配線ネットワークを使用して、予測可能な遅延のスキューが高ファンアウト信号に対してより少なくなるようにします。また、クロックピンおよびクロック・ネットワークを使用して、非同期リセットなどのコントロール信号を駆動することもできます。

クロック入力を特定のPLLに接続し、特定の低スキュー配線ネットワークを駆動します。各PLLのグローバルリソースの可用性と各クロック入力ピンのPLL可用性を解析します。

インテルAgilexデバイスに含まれている専用リソースでは、信号の分配をファブリック全体にバランスのとれた遅延で行います。このリソースは、一般的にはクロック信号に使用されますが、低スキュー要件を持つ他の信号にも使用できます。インテルAgilexデバイスでは、このリソースの実装は、プログラマブル・クロック配線として行われ、可変サイズの低スキュー・クロック・ネットワークの実装が可能になります。

システムで必要とされるクロックまたはコントロール信号が、ターゲットデバイスで使用可能なものよりも多くなる場合は、専用クロックリソースが不要になるケース、特に低ファンアウト信号と低周波信号で、クロック遅延とクロックスキューによってデザイン・パフォーマンスが大きく影響されない場合を検討してください。インテルQuartus Prime Assignment EditorでGlobal Signalアサインメントを使用してグローバル配線のタイプを選択するか、またはアサインメントをOffに設定して、信号によってグローバル配線リソースを使用しないように指定します。

システム要件に基づいて、FPGAデザインに必要なクロック周波数、およびFPGAで使用可能な入力周波数を定義します。このような仕様を使用してPLL方式を決定してください。 インテル^® Quartus^® Primeパラメーター・エディターを使用して、設定をIOPLL Intel FPGA IPコアに入力し、その結果を確認して、特定の機能と入出力周波数を特定のPLLに実装できるかどうかを検証します。

I/O PLLを使用すると、ボード上で必要なオシレーターの数を削減することができます。また、FPGAで使用するクロックピンの削減が、複数のクロック周波数を単一のリファレンス・クロック・ソースから合成することで実現できます。

インテルAgilexデバイスのPLLは豊富な機能を備えており、クロック・フィードバック・モード、スイッチオーバー、およびダイナミック・フェーズ・シフトなどの高度な機能をサポートしています。

インテルAgilex PLLでは、6つの異なるクロック・フィードバック・モードをサポートしています。

クロック出力は、専用クロック出力ピンまたは専用クロック・ネットワークに接続できます。I/O PLLは、クロック・ネットワークまたは専用クロックピンに接続できます。

インテルAgilexデバイスで使用するクロック・コントロール機能は、クロック・ゲーティングとクロック分周器です。I/O PLL出力からのクロックは動的にゲートされます。このクロック信号は、他のクロックソースとともに、ペリフェラル分散型クロック・マルチプレクサ (DCM) に送られます。ペリフェラルDCMでは、クロック信号はまっすぐ通過するか、ルート・クロック・ゲートによってゲートされるか、またはクロック分周器で分周されます。

SSNが懸念されるのは、あまりに多くのI/Oが (近接して) 同時に電圧レベルを変更する場合です。I/Oとクロック接続のプランニングを推奨事項に従って行います。

インテルAgilexデバイスの効率的なアーキテクチャーでは、迅速かつ簡単に、幅広い外部メモリー・インターフェイスを適合させるために小型のモジューラーI/Oバンクを使用します。インテルAgilex FPGAによるDDR外部メモリーのサポートは、トランシーバーをサポートしていないデバイスのすべての側の任意のI/Oバンクで可能です。

自己較正型外部メモリー・インターフェイスIPコアは最適化され、インテルAgilex I/O構造を活用するようになっています。外部メモリー・インターフェイスIPコアを使用すると、外部メモリー・インターフェイス機能を設定し、物理インターフェイス (PHY) をシステムに最適な形でセットアップするのに役立ちます。インテルのメモリー・コントローラーインテルFPGA IP機能を使用すると、外部メモリー・インターフェイス IPコアは自動インスタンス化されます。デバイスに複数のメモリー・インターフェイスをデザインする際にインテルFPGA IPコアを使用する場合は、一度デザインしてから複数回インスタンス化するのではなく、各インスタンスに一意のインターフェイスを生成すると良好な結果が保証されます。

データストローブDQSピンおよびデータDQピンの位置は、インテルFPGA IPデバイスでは固定されています。デバイスのピン配置をデザインする前に、Intel Agilex FPGA External Memory Interface Overviewのガイドラインを参照して、上述の信号およびその他のメモリー関連信号の接続に関する詳細および重要な制限事項を確認してください。

外部メモリー・インターフェイスIPコアでサポートされていないプロトコルを実装するには、PHY Lite for Parallel Interfaces Intel Agilex FPGA IPコアを使用します。

アドレスバンクおよびコマンドバンク内のアドレスピンおよびコマンドピンは、固定ピン配置方式に従わなければなりません。これは、IPコアで生成された <variation_name>_readme.txt ファイルで定義されています。ピンアウト方式は、メモリー・インターフェイスのトポロジーによって異なります。ピンアウト方式は、ハードウェア要件であり、従う必要があります。一部の方式では、アドレスピンおよびコマンドピンの実装には3レーンが必要な方式と、4レーンが必要な方式があります。

インテルAgilexデバイスでは、トランシーバーとFPGAコアの変更を、デザインの他の部分の実行中でも容易に行うことができます。これには、ダイナミック・リコンフィグレーションとパーシャル・リコンフィグレーションをそれぞれ使用します。

インテルAgilexデバイスでは、トランシーバーのさまざまな部分のダイナミック・リコンフィグレーションを、異なるプロトコル、データレート、およびPMA設定に対して行うことができます。これには、デバイスの電源を切ったり、隣接するトランシーバー・チャネルを中断したりする必要はありません。この機能は、 インテル^® Quartus^® Prime開発ソフトウェアの今後のリリースで使用できるようになる予定です。

パーシャル・リコンフィグレーションを使用される場合は、最寄りのインテル担当者にお問い合わせください。

FPGA関連のシステム情報のプランニングは、デザインプロセスの早い段階で、設計者が インテル^® Quartus^® Prime開発ソフトウェアでデザインを完了する前に行う必要があります。早期プランニングにより、FPGAチームからPCBボードやシステム設計者に情報を早期に提供することができます。

FPGAの消費電力はデザインの重要な考慮事項であり、正確に見積もる必要があります。これにより、適切な電力バジェットを策定し、電源、電圧レギュレーター、デカップラー、ヒートシンク、および冷却システムをデザインします。電力の見積もりと解析には、次の2つの重要なプランニング要件があります。

• 熱プランニング： 冷却ソリューションでは、デバイスによって発生した熱を十分に放熱させる必要があります。特に、計算した接合部温度を通常のデバイス仕様内に収める必要があります。
• 電源プランニング： 電源から十分な電流を供給し、デバイス動作をサポートする必要があります。

FPGA デバイスの消費電力は、ロジックデザインに依存します。この依存関係によって、早期ボード仕様およびレイアウト段階での消費電力の見積もりが困難になることがあります。インテルEPE ツールを使用すると、電力使用率の見積もりをデザインの完成前に行うことができます。そのためには、デザインで使用するデバイスやデバイスリソースのほか、動作周波数、トグルレート、および環境考慮事項に関する情報を処理します。このツールを使用して熱デザイン・パラメーターを取得し、それにより詳細な熱シミュレーションおよび冷却ソリューション・デザインを実行します。

既存のデザインがない場合は、デザインで使用するデバイスリソース数を見積もり、手入力します。EPEツールの精度は、入力内容とデバイスリソースの見積もりによって異なります。この情報が変更されると (デザイン中またはデザイン完了後)、電力見積もり結果の精度が低下します。既存のデザインまたは部分的にコンパイルが完了したデザインがある場合は、Generate Early Power Estimator File コマンドを インテル^® Quartus^® Prime開発ソフトウェアで使用して、スプレッドシートに入力します。

EPEスプレッドシートには、Import Dataマクロが含まれています。Import Dataマクロでは、 インテル^® Quartus^® Prime生成電力見積もりファイル (.csv) の情報または旧バージョンのEPEからの情報を解析して、EPEツールに転送します。マクロを使用しない場合は、データをEPEツールへ手動で転送します。追加リソースを手動で入力して最終デザインで使用する必要があるのは、既存の インテル^® Quartus^® Primeプロジェクトで表されるのが完全なデザインの一部のみの場合です。EPEツールへの入力の編集や、デバイスリソースの追加、またはパラメーターの調整は、電力見積もりファイル情報のインポート後に行います。

デザインが完了すると、 インテル^® Quartus^® Prime開発ソフトウェアのPower Analyzerツールでは、電力をさらに正確に見積もり、熱バジェットと供給バジェットに違反しないようにします。電力を最も正確に見積もるには、ゲートレベルのシミュレーション結果をサードパーティー・シミュレーション・ツールの出力ファイル (.vcd) で使用します。

インテルAgilexデバイスは、マルチチップ・モジュールであり、パッケージ・コンフィグレーションとデザイン情報により、すべてのダイの電力配分はかなり異なります。この機能により、 インテル^® Agilex™ デバイスの熱特性はデザインに依存します。EPEではデザイン入力を考慮に入れて、デザイン固有の熱パラメーターをThermal Pageで生成します。各ダイの消費電力、すべてのダイの熱抵抗 (ψ_JC)、冷却ソリューション要件 (ψ_CA)、および最大許容パッケージケース温度 (T_case) が取得できます。

インテルAgilexの熱解析では、Compact Thermal Model を使用して (このモデルの入手については、最寄りのインテル販売代理店にお問い合わせください)、Computational Fluid Dynamics (CFD) ツールでシミュレーションを実行する必要があります。CFD解析の結果から得られるT_case は、EPE Thermal Pageの要求値よりも低くなければなりません。シミュレーションされたT_case、ψ_JC、および合計パッケージ電力を使用すると、実際の接合部温度T_j を入手することができます。これは、要件 (例 : 95˚C) を下回る必要があります。冷却ソリューション (ヒートシンクのデザイン、エアフローなど) を調整して、熱デザインを最適化します。

インテルAgilexデバイスは、ローカルおよびリモートの温度検知機能を備えています。

接合部温度T_Jは、次の方法で測定できます。

• Temperature Sensorコアのインスタンス化によるローカルのTemperature Sensorの使用。
• サードパーティーのセンサーチップとのインターフェイスとしてデザインされた外部サーマルダイオードの使用。サードパーティーのセンサーチップがIntel Agilex Device Data Sheetに記載されている外部TSD仕様と一致することを確認します。

実際の接合部温度を監視することは、熱管理にとって非常に重要です。インテルAgilexデバイスに内蔵されている各ダイのTSDには、エンベデッド・アナログ-デジタル・コンバーター (ADC) 回路が備えられています。デジタル温度表示へのアクセスは、温度センサーIPコアを介して行います。

インテルAgilex TSDでは、デバイスの接合部温度を自己監視し、外部回路を使用して、FPGAへ の空気流量制御などの作業を行います。これに必要なTSD回路を含めるため、温度センサーIPコアをインスタンス化します。

インテルAgilexデザインの柔軟性により、トランシーバー・ダイの電力分布が不均一になることがあります。このため、トランシーバー・ダイのホットスポットは必ずしもTSDの場所にあると限りません。これにより、TSDの読み出しと実際の接合部温度との間に温度差が生じます。EPEではこの差を計算し、各TSDのオフセット値をレポートします。オフセット値をTSD測定値に足して実際の接合部温度を取得します。

温度センサーについて詳しくは、Intel Agilex Device Data Sheetを参照してください。

インテルAgilex

デバイスにはオンチップ電圧センサーが内蔵されています。センサーによって、観測中のアナログ信号が8ビットデジタル表現で提供されます。この機能は、重要なオンチップ電源および外部アナログ電圧のライブ監視に使用できます。

電圧センサーについて詳しくは、

インテルAgilex

パワー・マネジメント・ユーザーガイドを参照してください。

パワーオンリセット (POR) 電源の最小電流要件は、デバイスの電源投入時に使用可能にしてください。

インテルAgilexデバイスのPower-On Reset Circuitryによって、デバイスのリセット状態を電源出力が推奨動作範囲になるまで保ちます。デバイスでは、最大電源ランプ時間内に推奨動作範囲に到達する必要があります。ランプ時間が満たされないと、デバイスのI/Oピンおよびプログラミング・レジスターはトライステートのままであり、デバイス・コンフィグレーションは失敗します。インテルAgilexデバイスでPORを終了するには、揮発性キーを使用しない場合でもV_CCBAT 電源への電力供給が必要です。

インテルAgilexデバイスでは、ピン選択可能オプション (MSEL) が非FAST QSPIモードに設定されている場合、4 msまたは100 msの標準的なPOR時間設定が可能です。

インテルAgilexデバイスにはパワーアップ・シーケンスの要件があります。各レールのパワーアップ・タイミングとパワーダウン・タイミングを考慮して、電源シーケンス要件を満たす必要があります。

インテルでは、GNDをI/Oバッファーデザインのリファレンスとして使用します。ボード間のGND接続を電源接続前に行うことで、ボードのGNDが、ボード上の他のコンポーネントを介した電源へのパスを通って誤ってプルアップされることを防ぎます。これを行わないと、プルアップGNDによって、仕様から外れたI/O電圧や電流の状態がインテルデバイスで発生することがあります。

インテルAgilexデバイスでは、デザイン要件に応じてさまざまな電圧を供給する必要があります。

インテルAgilexデバイスでは、幅広い業界のI/O規格をサポートしています。デバイスの出力ピンでI/O規格の仕様が満たされないのは、V_CCIO レベルがI/O規格の推奨動作範囲外にある場合です。

電圧リファレンス (VREF) ピンは、特定のI/O規格の電圧リファレンスとして機能します。 VREF ピンは、主に電圧バイアス用に使用され、多くの電流をソースまたはシンクすることはありません。電圧の作成は、レギュレーターまたは抵抗分割器ネットワークを使用します。

VREFP_ADC ピンは電源ピンではありません。VREFP_ADC ピンでは、電圧センサー用のADCのリファレンス電圧を提供します。電圧センサーのパフォーマンスを向上させるには、このピンを外部リファレンス1.25 V ソースに接続します。VREFP_ADC ピンをGND に接続すると、オンチップ・リファレンス・ソースがアクティブになります。

ボードのデカップリングは、定格デバイスのパフォーマンスを確保しながら、全体的な電源の整合性を向上させる上で重要です。

インテルAgilexデバイスに内蔵されているオンダイ・デカップリング・コンデンサーでは、高周波デカップリングを提供しています。このような低インダクタンス・コンデンサーでは、電源ノイズ抑制による優れた電源インテグリティー性能と、外部PCBデカップリング・コンデンサー数の削減によるボードスペースの節約、コスト削減、およびPCBデザインの大幅な簡素化を図ります。

ボードデザインのプランニングは、電源システムをPLL使用のためにデザインする場合と、ジッターを最小限に抑える場合に行います。これは、PLLに含まれるアナログ・コンポーネントがデジタルデバイスに組み込まれているためです。

インテルAgilexデバイスのベースはSRAMセルです。コンフィグレーション・データのインテルAgilexデバイスへのダウンロードは、デバイスのパワーアップのたびに行ってください。これは、SRAMが揮発性だからです。複数のコンフィグレーション手法が必要かどうかを検討します。例えば、デバッグまたはテストのために1つの手法、生産環境のために別の手法などです。

デバイスのコンフィグレーション方式を早期に選択すると、システム設計者やボード設計者は、システムに必要なコンパニオン・デバイスがある場合は、それを決定することができます。ボードレイアウトは、プログラマブル・デバイスに使用する予定のコンフィグレーション手法によっても異なります。これは、異なる手法には異なる接続が必要だからです。

また、インテルAgilexデバイスでは、高度なコンフィグレーション機能が、コンフィグレーション手法に応じて提供されます。インテルAgilexデバイスにはまた、オプションのコンフィグレーション・ピンとリコンフィグレーションのオプションが含まれています。これをデザインプロセスの初期段階で選択 (および インテル^® Quartus^® Prime開発ソフトウェアで設定) して、ボードとシステムのデザインに必要なすべての情報を入手します。

インテルAgilexデバイスでは、コンフィグレーション手法をいくつか提供しています。

特定のコンフィグレーション手法をイネーブルするには、インテルAgilexデバイスのMSELピンをボード上の特定の値に駆動します。

アクティブシリアル (AS) コンフィグレーション手法では、シリアル・コンフィグレーション・デバイスを使用します。JTAGコンフィグレーション手法ではダウンロードケーブルを使用します。Avalon Streaming (AvST) コンフィグレーション手法では外部コントローラー (例えば、MAX (MAX II、MAX V、インテルMAX 10) デバイス、またはマイクロコントローラー) を使用します。

クアッドSPIフラッシュデバイスは、シリアル・コンフィグレーション・デバイスとしてASコンフィグレーション手法で使用します。

シリアル・コンフィグレーション・デバイスのプログラミングは、 インテル^® FPGAダウンロード・ケーブルIIおよび インテル^® Quartus^® Prime開発ソフトウェアを使用し、アクティブ・シリアル・インターフェイスを介して行います。

もしくは、サポートされているサードパーティー (BP MicrosystemsやSystem Generalなど) のプログラマー、またはSRunnerソフトウェア・ドライバーを備えたマイクロプロセッサーを使用します。SRunnerは、エンベデッド・シリアル・コンフィグレーション・デバイスのプログラミング用に開発されたソフトウェア・ドライバーです。設計者はそれをさまざまなエンベデッド・システムに合わせてカスタマイズすることができます。

シリアル・コンフィグレーション・デバイスでは、JTAGインターフェイスを直接サポートしていません。ただし、デバイスのプログラミングにJTAGダウンロード・ケーブルを使用する際に、インテルAgilex FPGAをブリッジとして、JTAGインターフェイスとコンフィグレーション・デバイスとの間で使用することができます。これにより、両方のデバイスで同じJTAGインターフェイスが使用できるようになります。

Quad SPIフラッシュデバイスをJTAGからプログラミングする際にインテルAgilex FPGAをブリッジとして使用すると、標準ASインターフェイスを使用する場合よりも低速になります。

インテル^® Quartus^® PrimeプログラマーでサポートしているインテルAgilexデバイスのコンフィグレーション では、JTAGインターフェイスを直接インテル・プログラミング・ダウンロード・ケーブルとともに使用します。デザイン変更をデバイスに直接ダウンロードするのに、インテル・ダウンロード・ケーブルを使用すると、プロトタイピングが容易になり、複数のデザインのイタレーションを迅速に行うことができます。同じダウンロード・ケーブルを使用して、ボード上のコンフィグレーション・デバイスのプログラミングを行い、Signal Tap Embedded Logic AnalyzerなどのJTAGデバッグツールを使用します。

このセクションでは、 インテル^® Agilex™ デバイスのコンフィグレーション機能、およびその機能がデザインプロセスに どのように影響するかを説明します。

いくつかのコンフィグレーション・オプションは、 インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアで コンフィグレーションまたはプログラミング・ファイルを生成するコンパイル前に設定できます。ボードとシステムのデザインは、この設定とピンの影響を受けるため、プランニング段階で検討してください。オプションの設定は、Device and Pin OptionsダイアログボックスのGeneralカテゴリーで行います。

次のオプションのコンフィグレーション・ピンをイネーブルします。

• OSC_CLK_1 を使用する場合は、25 MHz、100 MHz、または125 MHzのソースに接続してください。
• CONF_DONE
• INIT_DONE
• CVP_CONFDONE
• SEU_ERROR
• HPS_COLD_nRESET
• Direct to Factory Image
• nCATTRIP

次のコンフィグレーション・ピンは、 Avalon^® ST ×16および×32コンフィグレーション手法に使用しますが、オプションで、コンフィグレーション完了後にユーザーI/Oピンとして使用することができます。ピンをイネーブルして、 インテル^® Quartus^® Prime開発ソフトウェアで必要に応じて兼用ピンとして機能させます。

• AVST_CLK
• AVST_READY
• AVST_VALID
• AVST_DATA[15:0]
• AVST_DATA[31:16] (Avalon-ST ×32コンフィグレーション手法用)

コンフィグレーション方式によって、異なるプルアップ/プルダウン抵抗または信号インテグリティー要件が適用されることがあります。コンフィグレーション・ピンによっては、未使用の場合に特定の要件も持つものもあります。コンフィグレーション・ピンを正しく接続することが非常に重要です。次のガイドラインでは共通の問題に対処しています。

詳しくは、Intel Agilex Device Family Pin Connection Guidelinesを参照してください。

インテルAgilexデバイスからのコンフィグレーション・ピンの接続は、Quad SPIコンフィグレーション・デバイス、Avalon-STホスト、またはSD/MMCフラッシュメモリーなどの外部デバイスに対して行います。コンフィグレーション・ピンの電圧レベルは、接続デバイスの電圧レベルと一致させる必要があります。コンフィグレーション・ピンとして使用されるJTAGおよびSDM I/Oの電力供給は、V_{CCIO_SDM} 電源からされます。Avalon-ST ×32および×16のコンフィグレーション手法では、AVST_CLK、AVST_READY、AVST_VALID、および AVST_DATA ピンの電力供給は、ピンが存在するI/OバンクのV_CCIO からされます。

TCK 、AS_CLK 、AVSTx8_CLK 、AVST_CLK 、SDMMC_CFG_CCLK 、および OSC_CLK_1 クロック入力などの、コンフィグレーションで使用されるクロックのボードトレースは、オーバーシュート、アンダーシュート、またはリンギングのないクリーンな信号を生成する必要があります。ボードデザイン時のコンフィグレーション・クロック・トレースをレイアウトする場合は、クロックラインのレイアウトと同じ手法を使用します。オーバーシュート、アンダーシュート、リンギング、またはクロック信号上の他のノイズが原因でコンフィグレーションが失敗する可能性があります。クロック配線がストリップラインになっていることを確認してください。クロック信号を他の信号から遠ざけて、クロック配線を高速信号から分離してください。

JTAGコンフィグレーションは、他のすべてのコンフィグレーション方式より優先されるため、JTAGインターフェイスを使用しない場合は、コンフィグレーション中にJTAGピンをフローティング状態またはトグル状態のままにしないでください。JTAGインターフェイスを使用する場合は、次のガイドラインに従ってください。

コンフィグレーション方式の選択には、外部抵抗を使用してMSEL機能を備えたSDMピンをHighに引き上げるかLowに引き下げます。JTAGコンフィグレーションは、MSELの設定に関係なく、常に使用可能です。MSEL機能を備えたSDMピンへの電力供給は、VCCIO_SDM 電源によってされます。また、ピンには弱い内部プルアップ抵抗があります。

PORおよびリコンフィグレーションの間、MSEL機能を備えたSDMピンは、LVTTL V_IL とV_IHレベルにあって、それぞれロジックLowとロジックHighと見なされる必要があります。SDMピンがMSEL機能に使用される場合、使用するコンフィグレーション方式によっては他のコンフィグレーション機能もあります。MSEL機能を備えたSDMピンをV_{CCIO_SDM} またはGNDにハードワイヤー接続する場合は、必ずプルアップまたはプルダウン抵抗を使用してください。

SDMピンの多くには、複数のコンフィグレーション機能が、使用しているコンフィグレーション方式に応じて備えられています。一部のSDMピンにはまた、電源管理機能もあります。電源管理機能が必要な場合、コンフィグレーションに使用する必要のないSDMピンを選択し、電源管理機能を実装してください。

ボード上のSDMピンを外部コンフィグレーション・ホストまたはコンフィグレーション・デバイスに接続するには、使用しているコンフィグレーション方式に基づいて行います。コンフィグレーション方式を1つ以上使用する場合は、コンフィグレーション・ホストまたはSDMピンに接続されているコンフィグレーション・デバイス間に競合がないことを確認してください。

このデバイスには、FPGA JTAGおよびHPS JTAGのJTAGポートが1つだけあります。FPGA JTAGとHPS JTAG は、チェーン接続するか、個別に使用します。

インテルAgilexデバイスに対するインターフェイスのデザインでは、さまざまな要因によってPCBのデザインが影響を受けます。

インテル^® Quartus^® Prime開発ソフトウェアでは、ボードデザイン時に考慮する必要があるFPGA I/Oピンのオプションを提供しています。 インテル^® Quartus^® Primeプロジェクトの作成時にこのオプションが正しく設定されていることを確認し、ボードデザイン時に機能をプランニングします。

未使用ピンの状態を インテル^® Quartus^® Prime開発ソフトウェアで指定してボードデザインに柔軟性を持たせるには、Device and Pin OptionsダイアログボックスのUnused Pinsカテゴリーで、Reserve all unused pinsに次の5つの許容可能な状態を選択します。

• As inputs tri-stated
• As output driving ground
• As outputs driving an unspecified signal
• As input tri-stated with bus-hold circuitry
• As input tri-stated with weak pull-up

一般的な設定で、未使用ピンはAs inputs tri-stated with weak pull-upに設定されています。シグナル・インテグリティーを向上させるには、未使用ピンをAs output driving groundに設定します。この設定によるインダクタンスの低減は、短いリターンパスの作成と隣接I/Oのノイズ低減によるものです。このアプローチは、ビアパスの多くで、デバイスに含まれる信号の輻輳が発生する場合は使用しないでください。

消費電力を低減するには、クロックピンおよびその他の未使用のI/Oピンを As inputs tri-statedに設定し、グランドに接続します。

シグナル・インテグリティーの考慮事項には、詳細なボードデザインのガイドラインのほか、VREF ピン、SSN、およびI/O終端に関するガイドラインなどがあります。

デザインに高速信号、特にインテルAgilex GX/SXデバイスに高速トランシーバーが搭載されている場合、ボードデザインによってシステムのシグナル・インテグリティーが大きく影響されます。

VREF ピンでの電圧変動が、入力のしきい値の感度に影響することがあります。

SSNが懸念されるのは、あまりにも多くのピンが (近接して) 電圧レベルを同時に変化させる場合です。SSNによって生成されたノイズによってノイズマージンが減少し、誤ったスイッチングが発生することがあります。SSNはデバイスパッケージで支配的ですが、ボードレイアウトのプランニングをPCBガイドラインのボードレイアウトの推奨事項に基づいて行うことでノイズを低減できます。

電圧リファレンス形式のI/O規格では、V_REF と終端電圧 (V_TT) の両方が必要です。受信デバイスのリファレンス電圧は、送信デバイスの終端電圧に追従します。電圧リファレンス形式の各I/O規格には、固有の終端設定が必要です。

シングルエンド非電圧リファレンス形式のI/O規格では終端は不要ですが、インピーダンス整合が反射の低減とシグナル・インテグリティーの向上のために必要です。

インテルAgilexのオンチップシリーズおよびパラレル終端では、外付けコンポーネントが不要になる利便性があります。また、外部プルアップ抵抗を使用して、SSTLやHSTLなどの電圧リファレンス形式のI/O規格を終端させることもできます。

差動I/O規格では、一般的にレシーバーの2つの信号間に終端抵抗が必要です。終端抵抗は、信号ラインの差動負荷インピーダンスと一致させてください。インテルAgilexデバイスでは、真の差動シグナリングを使用する場合にオプションのオンチップ差動抵抗が提供されます。

I/O信号によってボード・セットアップのレシーバーしきい値レベルを確実に満たすようにするには、フルボード配線シミュレーションをIBISモデルを使用したサードパーティーのボードレベル・シミュレーション・ツールで実行します。

この機能が インテル^® Quartus^® Prime開発ソフトウェアで使用可能な場合は、SettingsダイアログボックスのEDA Tool SettingsのBoard-Levelページで、Board-level signal integrity analysisからIBISを選択します。

高速インターフェイスを備えたFPGAデバイスをボードデザインに組み込む場合、シグナル・インテグリティーとボード配線の伝播遅延を知ることが、適切なシステム動作にとって不可欠です。ボードレベル・タイミングの解析は、I/Oおよびボードのプランニングの一部として、特に高速デザインで必要です。

選択したI/O規格のボードトレース・モデルのコンフィグレーションを行い、 インテル^® Quartus^® Prime開発ソフトウェアで 「ボード対応」 のシグナル・インテグリティー・レポートを生成します。Enable Advanced I/O Timingが (Settingsダイアログボックスの (Timing Analyzerページで) オンになっている場合、Timing Analyzerでは、I/Oバッファー、パッケージ、およびボードトレース・モデルのシミュレーション結果を使用して、より正確なI/O遅延および追加レポートを生成し、信号動作のインサイトをシステムレベルで提供します。この高度なタイミングレポートをガイドとして使用し、I/Oアサインメントおよびボードデザインを変更してタイミングとシグナル・インテグリティーを向上させます。

デザインのソースコードを作成し、デバイス選択やタイミング要件などの制約を適用した後、合成ツールでは、そのコードを処理して、デバイス・アーキテクチャーの要素にマッピングします。 インテル^® Quartus^® Prime Fitterでは次に、配置配線を実行し、デザイン要素を特定のデバイスリソースに実装します。必要に応じて インテル^® Quartus^® Prime開発ソフトウェアを使用し、デザインのリソース使用率の最適化、タイミング・クロージャーの達成、未変更デザインブロックのパフォーマンス維持、将来のイタレーションのためのコンパイル時間の短縮を行います。また、デザインの機能性の検証にシミュレーションを使用することもできます。このセクションでは、コンパイルフローのこれらのステージに関するガイドラインを示します。

インテル^® Quartus^® Prime開発ソフトウェアに含まれている高度で簡便な統合合成では、Verilog HDLおよびVHDLのほか、インテルのハードウェア記述言語 (AHDL) およびスケマティック・デザイン・エントリーを完全にサポートしています。業界をリードするサードパーティーEDA合成ツールを使用して、Verilog HDLまたはVHDLデザインを合成し、その結果の出力ネットリスト・ファイルのコンパイルを インテル^® Quartus^® Prime開発ソフトウェアで行うこともできます。New Project WizardまたはSettingsダイアログボックスのEDA Tools Settingsページでサードパーティーの合成ツールを指定し、正しいLibrary Mapping File (.lmf) を合成ネットリストに対して使用します。

インテルでは、サードパーティーの合成ツールの最新バージョンを使用することをお勧めしています。これは、ツールベンダーでは、新機能の追加、問題修正ツール、およびインテルデバイスのパフォーマンス向上を継続的に行っているためです。

異なる合成ツールでは異なる結果が生成されます。アプリケーションに最適なツールを選択する場合は、アプリケーションとコーディング・スタイルに対して一般的なデザインを合成して結果を比較してみます。必ず インテル^® Quartus^® Prime開発ソフトウェアで配置配線を実行して、正確なタイミング解析とロジック使用結果を得るようにしてください。

合成ツールで提供している機能によっては、 インテル^® Quartus^® Primeプロジェクトの作成、合成プロジェクトで指定したEDAツール設定、デバイス選択、およびタイミング要件などの制約の引き渡しが可能な場合があります。この機能を使用すると、 インテル^® Quartus^® Primeプロジェクトを配置配線用にセットアップする際の時間が節約できます。

インテル^® Quartus^® Prime開発ソフトウェアでのコンパイル後、デバイスリソース使用率の情報を確認して、将来、余分なロジック追加や他のデザイン変更によってフィッティングが難しくなるかどうかを判断します。コンパイルでフィッティング・エラーが生じた場合は、リソース使用率の情報は重要で、デザインのフィッティング問題の解析に使用します。

リソース使用率を決定するには、Compilation ReportのFlow Summary セクションを参照して、総ロジック使用率を示す割合を確認します。これには、既存の接続またはロジックの使用により使用不可能なリソースの見積もりが含まれています。

インテルAgilexデバイスでは、ロジック使用率が低いからといってALM使用率が低くなるわけではありません。さらに、デザインが100％ フルに近いとレポートされていても、余分なロジックのためのスペースが残っている場合があります。Fitterでは、ロジックの配置が1つのALM内で可能だとしても、ALUTを異なるALMで使用し、最適なタイミングと配置結果を得るようにします。ロジックがデバイス全体に広がっている可能性があるのは、このような結果を達成したときです。デバイスがいっぱいになると、Fitterでは、1つのALMにまとめることができるロジックを自動検索します。

より詳しいリソース情報は、Compilation ReportのFitter > Placeのセクションのレポートで表示できます。FitterのResource Usage Summaryレポートでは、ロジック使用率情報を詳細分析し、完全に使用しているALMと部分的に使用しているALM数を示し、各タイプのメモリーブロックのビット数を含むその他のリソース情報を提供します。レポートには、コンパイル中に発生した最適化について説明するものもあります。例えば、 インテル^® Quartus^® Prime統合合成を使用する場合、Analysis & Synthesis > Partition <partition_name> > Optimization Resultsのレポートで提供される情報には、合成中に削除されたレジスターが含まれています。このレポートを使用して、部分的なデザインのデバイスリソース使用率を見積もり、レジスターがデザインの他の部分との接続の欠落が原因で削除されていないことを確認します。

コンパイルフローの各段階で生成されるメッセージには、情報メモ、警告、重大な警告などが含まれています。メッセージを確認して、デザイン上の問題がないかどうかをチェックします。警告メッセージの重要性を理解し、デザインや設定を必要に応じて変更してください。 インテル^® Quartus^® Primeのユーザー・インターフェイスでは、Messageウィンドウのタブを使用して、特定のタイプのメッセージのみを表示することができます。アクションの必要がないと判断した場合は、メッセージを非表示にできます。

メッセージおよびメッセージの抑制に関する詳細情報は、プロジェクト・メッセージの表示セクション使い始めユーザーガイド: インテル^® Quartus^® Primeプロ・エディション を参照してください。

FPGAデザインフローでは、正確なタイミング制約により、タイミング駆動の合成ソフトウェアおよび配置配線ソフトウェアで最適な結果が得られます。タイミング制約は、デザインでタイミング要件を満たすために重要です。これにより表される実際のデザイン要件を満たすことで、デバイスが正しく動作します。 インテル^® Quartus^® Prime開発ソフトウェアでは、デザインの最適化および解析に、各デバイスのスピードグレードごとに異なるタイミングモデルを使用して、正しいスピードグレードに対するタイミング解析を実行する必要があります。タイミングパスを完全に制約、解析、および検証して要件を満たさないと、最終的にプログラムされたデバイスが期待どおりに動作しない可能性があります。

インテル^® Quartus^® Prime開発ソフトウェアに含まれる インテル^® Quartus^® Prime Timing Analyzerは、強力なASICスタイルのタイミング解析ツールとして、デザイン内のすべてのロジックのタイミング性能を検証します。また、業界標準の Synopsys* Design Constraints (SDC) タイミング制約フォーマットをサポートし、使いやすいGUIとインタラクティブなタイミングレポートを備えています。高速ソース同期インターフェイスおよびクロック多重化デザイン構造の制約にとって理想的です。

総合的なスタティック・タイミング解析には、レジスター間、I/Oおよび非同期リセットパスの解析が含まれています。デザイン内のすべてのクロックの周波数と関係を指定することが重要です。入出力遅延制約を使用して、外部デバイスまたはボードのタイミング・パラメーターを指定します。外部インターフェイス・コンポーネントの正確なタイミング要件を指定して、正確なシステムの意図を反映します。

Timing Analyzerでは、スタティック・タイミング解析をシステム全体に対して実行し、データ要求時間、データ到達時間およびクロック到達時間を使用して、回路性能を検証し、発生する可能性があるタイミング違反を検出します。Timing Analyzerで決定するタイミング関係を満たして、デザインを正常に機能させる必要があります。

report_datasheet コマンドを使用して、生成されるデータシート・レポートには、デザイン全体のI/Oタイミング特性がまとめられています。

タイミング解析について詳しくは、 インテル^® Quartus^® Primeプロ・エディション・ユーザーガイド : タイミング解析を参照してください。

上記のアサインメントおよび設定は、インテルAgilexデバイスのデザインなどの大規模なデザインにとって重要です。

Optimize multi-corner timingオプションをオンにすると、デザインが最適化され、タイミング要件がすべてのタイミングプロセスのコーナーおよび動作条件で満たされます。したがって、このオプションをオンにすると、より堅牢なデザイン実装をPVTのバリエーション全体で作成するのに役立ちます。

Timing Analyzer .sdc 制約ファイルでは、次の推奨される制約をデザインに適用してください。

この項では、 インテル^® Quartus^® Prime開発ソフトウェアで提供されている機能の一部を紹介します。この機能は、エリア (またはリソース使用率) およびタイミング・パフォーマンスの最適化に役立ちます。タイミング解析の結果、デザイン要件が満たされていないことがレポートされた場合は、デザインや設定を変更し、デザインを再コンパイルしてタイミング・クロージャーを達成してください。コンパイル結果に不適合のメッセージが表示される場合は、変更を加えて配置配線が正常に行われるようにしてください。

Fitter (Plan) を実行し、デザインのタイミング結果の見積もりを、ソフトウェアによる完全な配置配線の実行前に行います。Processing > Start > Start Fitter (Plan) をクリックし、初期コンパイル結果の生成前に、解析および合成を実行します。

物理合成最適化では、ネットリストの配置固有の変更を行って、特定のインテルデバイスの結果を向上させます。パフォーマンスの最適化は、Compiler SettingsのHigh Performance EffortまたはSuperior Performance Optimization Modeで行うことができます。このような最適化モードでは、Advanced Fitter SettingsのAdvanced Physical Synthesisがオンになります。このオプションをオンにした場合は、デザインの結果が向上していることを確認してください。このようなオプションが、デザインのタイミング要件を満たすために必要でない場合は、オプションをオフにしてコンパイル時間を短縮します。

Design Space Explorer II (DSE II) は、ユーティリティーとして、リソース、パフォーマンス、または消費電力最適化の目標に対して最適なプロジェクト設定を見つけるプロセスを自動化します。DSE II では複数シードを試みて、要件を満たすものを特定します。Exploration Panel > Exploration modeにより、探索スペースを事前に定義し、デザインのパフォーマンス、改善範囲、または複数のコンパイルによる消費電力の削減をターゲットにすることができます。

Optimization Advisorsで提供しているガイダンスの設定によって、デザインを最適化します。Toolsメニューで、Advisor > Timing Optimization Advisorをクリックします。オプションを評価し、要件に合った設定を選択します。

インクリメンタル・コンパイル機能を使用して、デザインの未変更部分へのロジックの保持、タイミング・パフォーマンスの維持、より効率的なタイミング・クロージャーの達成を図ります。インクリメンタル・コンパイル機能を使用してデザインを変更すると、デザイン反復時間を平均60% 短縮することができます。

インテル^® Quartus^® Prime開発ソフトウェアでは、複数のアルゴリズムをパラレルに実行し、複数のプロセッサーを活用してコンパイル時間を短縮します。これは、1つ以上のプロセッサーをデザイン・コンパイルで使用可能な場合に適用します。Parallel compilationオプションの設定をSettingsダイアログボックスのCompilation Process Settingsページで行うか、Options ダイアログボックスのデフォルト設定の変更を、Tools メニューの Processingページで行います。

Compilation Time Advisorで提供しているガイダンスの設定によって、デザインのコンパイル時間を短縮します。ToolsメニューのAdvisorsにカーソルを合わせ、 Compilation Time Advisorをクリックします。こういった手法のうちのいくつかを使用してコンパイル時間を短縮すると、全体として結果の品質が低下することがあります。

インテル^® Hyperflex™ コア・アーキテクチャーでのレジスターの追加は、インターコネクト配線とFPGA内の主要機能ブロックすべての入力の両方に対して行われます。このような追加レジスターはハイパーレジスターと呼ばれ、従来のレジスターとは異なります。従来のレジスターは、アダプティブ・ロジック・モジュール (ALM) にのみ存在します。ハイパーレジスターは、コア・パフォーマンスの大幅な向上の達成に役立ちます。

高性能デザインについて詳しくは、https://www.intel.com/content/www/us/en/programmable/support/training/overview.htmlのウェブサイトを参照してください。

インテル^® Quartus^® Prime開発ソフトウェアでは、RTLとゲートレベルの両方の機能シミュレーションをサポートしています。機能シミュレーションをデザインフローの初めに実行して、各デザインブロックのデザイン機能またはロジック動作を確認します。デザインのフルコンパイルは必要ありません。タイミング情報を含まない機能シミュレーション・ネットリストを生成します。

インテルでは、 ModelSim* - Intel^® FPGA Starter Edition、およびより高パフォーマンスの ModelSim* - Intel^® FPGA Editionを提供しています。これにより、高度なテストベンチ機能やその他の機能を活用することができます。加えて インテル^® Quartus^® Prime EDA Netlist Writerでは、タイミング・ネットリスト・ファイルを生成し、他のサードパーティーのシミュレーション・ツール ( Synopsys* VCS、Cadence NC-Sim、Aldec Active-HDLなど) をサポートします。シミュレーション・ツールの指定をSettingsダイアログボックスのEDA Tools Settingsページで行い、適切な出力シミュレーション・ネットリストを生成します。

サードパーティのシミュレーション・ツールを使用する場合は、そのソフトウェアのバージョンは、お使いの インテル^® Quartus^® Prime開発ソフトウェア・バージョンでサポートされているものを使用してください。 インテル^® Quartus^® Prime Software Release Notesで一覧表示している各シミュレーション・ツールのバージョンは、その特定バージョンの インテル^® Quartus^® Prime開発ソフトウェアで公式サポートされています。モデル・ライブラリーは、 インテル^® Quartus^® Prime開発ソフトウェア付属のものを使用してください。ライブラリーがバージョン間で変更された場合、シミュレーション・ネットリストとの不一致が発生する可能性があるためです。テストベンチを作成するには、Processingメニューの Startにカーソルを合わせ、Start Test Bench Template Writerをクリックします。

インテル^® Quartus^® Primeプロ・エディション開発ソフトウェアをサポートするシミュレーション・ツールのリストについては、 Intel Quartus Prime Pro Edition Version 19.2 Software and Device Support Release Notesを参照してください。

デザインの完了前に消費電力の見積もりを行うのに、EPEスプレッドシートを使用します。デザインのコンパイル後、消費電力と放熱性の解析を インテル^® Quartus^® Prime Power Analyzerで行い、デザインが電源バジェットおよび熱バジェットに違反していないことを確認します。

デザインのコンパイル (デザインリソース、配置配線およびI/O規格に関する情報の提供) と、信号活動データ (トグルレートおよび静的確率) の提供が、Power Analyzerを使用するために必要です。信号活動データの導出は、シミュレーション結果、またはユーザー定義のデフォルトのトグルレートとベクトルレスの推定値からできます。解析に使用する信号活動は、実際の動作を反映したものでなければなりません。電力推定を最も正確に行うには、ゲートレベルのシミュレーション結果をサードパーティーのシミュレーション・ツールの .vcd 出力ファイルで使用します。シミュレーション作業に含める必要があるのは、現実的な期間の一般的な入力ベクトルです。機能検証中に頻繁に使用されるコーナーケースではありません。推奨シミュレーター設定 (グリッチ・フィルタリングなど) を使用して良好な結果を得るようにしてください。

ほかに指定する必要があるのは、コア電圧、デバイスの電力特性、周囲温度と接合部温度、冷却ソリューション、ボードの熱モデルなどの動作条件です。適切な設定の選択をSettingsダイアログボックスの Operating Settings and Conditionsページで行います。

ダイナミック、スタティック、およびI/O熱消費電力を計算するには、ProcessingメニューのPower Analyzer Toolをクリックします。このツールで提供される信号活動のサマリーは、解析と信頼性メトリックに使用され、信号活動に対するデータソースの全体的な品質を反映します。

このレポートは、提供されたデータに基づく電力見積もりであり、電力仕様ではありません。デバイスの電源仕様については、常にデータシートを参照してください。

インテルAgilexデバイスでは、最先端のプロセスと回路技術を主要回路およびアーキテクチャー技術革新と併用し、低消費電力と高パフォーマンスを達成します。

インテルAgilexデバイスでのダイナミック消費電力削減のために、さまざまなデザインおよびソフトウェア手法を使用し、デザインを最適化します。

インテル^® Quartus^® Prime開発ソフトウェアの消費電力最適化は、正確な電力解析結果に依存します。前項のガイドラインを使用して、ソフトウェアでの電力使用率最適化が、デザインの動作および条件に対して正しく行われていることを確認します。

消費電力の最適化について詳しくは、インテルAgilexパワー・マネジメント・ユーザーガイドを参照してください。

デザインに含まれているクリティカル・タイミング・パスの多くで高性能モードが必要な場合、消費電力の削減は、より高速なスピードグレードのデバイスがあればそれを使用して実現できることがあります。

クロックでは、ダイナミック消費電力の重要な部分を表します。これは、高いスイッチング活動と長いパスが理由です。 インテル^® Quartus^® Prime開発ソフトウェアでは、クロック配線の電力を自動最適化します。このときイネーブルするクロック・ネットワークは、ダウンストリーム・レジスターに供給する必要のある部分のみです。クロック・コントロール機能を使用して、クロック・ネットワークを動的にイネーブルまたはディスエーブルすることもできます。クロック・ネットワークがパワーダウンされると、そのクロック・ネットワーク供給のロジックはいずれもトグルしないため、デバイスの全体的な消費電力が削減されます。

LAB全体のクロック消費電力を抑える際にクロックツリー全体を無効化しないためには、LAB全体のクロックイネーブル信号を使用してLAB全体のクロックをゲートします。 インテル^® Quartus^® Prime開発ソフトウェアでは、レジスターレベルのクロックイネーブル信号をLABレベルに自動昇格させます。

メモリー・クロッキング・イベント数を削減し、メモリーの消費電力を低減します。クロック・ゲーティングまたはクロックイネーブル信号は、メモリーポートで使用できます。

I/Oバッファーのダイナミック消費電力は、合計負荷キャパシタンスに比例するため、キャパシタンスが低いと消費電力が削減されます。

LVTTLやLVCMOSなどの終端のないI/O規格のレール間出力振幅は、V_CCIO 電源電圧と同一です。ダイナミック電力は電圧の2乗に比例するため、より低い電圧のI/O規格を使用してダイナミック消費電力を削減します。このようなI/O規格では、スタティック電力はほとんど消費しません。

ダイナミック電力もまた、出力遷移周波数に比例するため、SSTLなどの抵抗終端型I/O規格を高周アプリケーションに使用します。出力負荷電圧が変動するのは、バイアス点の周囲のV_CCIO よりも少ない量だけです。したがって、ダイナミック消費電力は、同様の条件下では、終端のないI/Oよりも低くなります。

抵抗終端型I/O規格では、スタティック電力を大量に消費するのは、電流が絶えず終端ネットワークに流れ込むためです。速度と波形の要件を満たす最低のドライブ強度を使用し、スタティック電力を最小限に抑えて、抵抗終端型I/O規格を使用してください。

外部デバイスによる使用電力はEPEでの計算には含まれないため、別途システム消費電力の計算に含める必要があります。

インテル^® Quartus^® Prime開発ソフトウェアで提供している合成とフィッティングでは、消費電力が最適化され、コア・ダイナミック消費電力が削減されます。

デザインの最適化を面積に合わせて行うことで、消費電力も節約できます。これは、使用するロジックブロックの数が少なくなるためです。したがって、一般的にスイッチング・アクティビティーが少なくなります。デザインのソースコードを改善してパフォーマンスを最適化すると、消費電力も削減できます。DSEとPower Optimization Advisorを使用し、追加の提案をして、消費電力を削減します。

インテル^® Quartus^® Prime開発ソフトウェアに含まれているPower Optimization Advisorでは、特定の電力最適化のアドバイスと推奨事項を、現在のデザイン・プロジェクトの設定とアサインメントに基づいて行います。ToolsメニューのAdvisorsにカーソルを合わせ、Power Optimization Advisorをクリックします。推奨される変更の実行後、デザインを再コンパイルし、Power Optimization Advisorを実行して、変化を消費電力結果で確認します。

オンチップデバッグは、デザインフロー内のオプションのステップです。異なるデバッグツールによる効果は、システムや設計者によって異なります。オンチップ・デバッグ・オプションの評価をデザインプロセスの早い段階で行い、システムボード、 インテル^® Quartus^® Primeプロジェクト、およびデザインで適切なオプションが確実にサポートされるようにします。プランニングによって、デバッグに費やす時間が短縮され、デザイン変更を排除して後で希望のデバッグ方法に対応することができます。デバッグピンの追加だけでは不十分な場合があるのは、デバイス上の内部信号およびI/Oピンのアクセシビリティーが理由です。最初に、希望のデバッグツールを選択してください。

オンチップ・デバッグ・ツールを使用する場合は、ツールをプランニングしてシステムボード、 インテル^® Quartus^® Primeプロジェクト、およびデザインを開発します。

デバッグツールについて詳しくは、 インテル^® Quartus^® Primeプロ・エディション ユーザーガイド: デバッグツールを参照してください。

検証ツールの インテル^® Quartus^® Primeポートフォリオには、次のインシステム・デバッグ機能が含まれています。

• Signal Probeインクリメンタル配線 : 内部信号の迅速な配線をI/Oピンに対して行います。元のデザイン配線に影響を与えることはありません。最初に完全配線のデザインでデバッグ用の信号を選択し、以前に予約したI/Oピン、または現在使用していないI/Oピンに配線します。
• Signal Tap Embedded Logic Analyzer : 内部信号およびI/O信号の状態のプローブには、外部機器や追加のI/Oピンは使用しません。この間、デザインのフルスピードでの動作がFPGAデバイス内で行われます。カスタムのトリガー条件ロジックを定義することで、精度と問題特定能力が向上します。外部プローブやデザインファイルへの変更を行わなくても、デザイン内の内部ノードまたはI/Oピンの状態をキャプチャできます。キャプチャした信号データすべてがデバイスメモリーに保存されると、データの読み出しと解析ができます。Signal Tap Embedded Logic Analyzerは、同期インターフェイスに最適です。非同期インターフェイスのデバッグには、Signal Probeまたは外部ロジックアナライザーの使用を検討して、信号の表示をより正確なものにしてください。Signal Tapによって、元のデザインの配線が影響を受ける場合があります。
• Logic Analyzer Interface : 内部FPGA信号を外部ロジック・アナライザーに接続および送信して解析を行い、外部ロジック・アナライザーやミックスド・シグナル・オシロスコープの高度な機能を活用することができます。この機能を使用すると、多数の内部デバイス信号を少数の出力ピンにデバッグ目的で接続し、信号の多重化をデザインI/Oピンを使用して必要に応じて行うことができます。
• In-System Memory Content Editor : インシステムFPGAメモリーおよび定数への読み出しと書き込みのアクセスをJTAGインターフェイスを介して行います。これにより、FPGA内のメモリー内容および定数値への変更のテストを、システム内でのデバイス動作中に実行することができます。
• In-System Sources and Probes : カスタムのレジスターチェーンを設定して、ロジックデザイン内のインストルメント化ノードを駆動またはサンプリングします。このとき、簡単な方法でシンプルな仮想スティミュラスを入力し、インストルメント化ノードの現在の値をキャプチャすることができます。
• Virtual JTAG Intel FPGA IPコア : 独自のシステムレベルのデバッグ・インフラストラクチャーを構築することができます。これには、プロセッサー・ベースのデバッグ・ソリューションとシステムレベルのデバッグ用ソフトウェア内のデバッグツールの両方が含まれます。SLD_VIRTUAL_JTAG Intel FPGA IPコアのインスタンス化を直接HDLコード内で行って、1 つ以上のトランスペアレントな通信チャネルを提供し、FPGAデザインの一部へのアクセスを実行します。このときデバイスのJTAGインターフェイスを使用します。
• EMIF Debug Toolkit : Tclベースのグラフィカル・ユーザー・インターフェイスとしてJTAG接続を介して通信し、回路基板上の外部メモリー・インターフェイスによってキャリブレーション・ステータスおよびデバッグ情報の取得ができるようにします。ツールキットのDriver Margining機能により、メモリー・インターフェイスのマージンの測定ができます。これには、任意のトラフィック・パターンを持つドライバーを使用します。Tclベースのグラフィカル・ユーザー・インタフェイスでアクセスを提供しているメモリー・キャリブレーション・データは、 Nios^® IIシーケンサーによって収集されたもので、このアクセスはJTAG接続を介して行われます。Toolkitを使用すると、キャリブレーションのためにランクをマスクし、インターフェイスの再キャリブレーションを要求することができます。ツールキットのDriver Margining機能により、メモリー・インターフェイスのマージンの測定ができます。これには、任意のトラフィック・パターンを持つドライバーを使用します。EMIF Toolkitでは、同じデバイス上の複数の異なるメモリー・インターフェイスと通信できますが、一度に1 つだけです。
• Transceiver Toolkit : System Console技術を使用することにより、FPGAおよびボード設計者がシステム内でトランシーバーのリンク信号の整合性をリアルタイムで検証し、ボード立ち上げ時間を改善するのに役立ちます。ビットエラー・レート (BER) のテストと同時に、ターゲットのデータレートで複数のリンクを実行し、Transceiver Toolkitでボードデザインを検証します。トランシーバーのアナログ設定を調整することで最適なリンク・パフォーマンスを図ると同時に、さまざまなテストメトリックを使用して結果を定量化します。複数のデバイスの同時テストを1 つ以上のボードで行うには、Transceiver Toolkit GUIのリンクテストを使用します。
• P-Tile Toolkit : DMAを備えたAvalon-MMインターフェイスに対するサポートを提供します。また、大規模データ転送のパフォーマンスを最適化するようにデザインされています。最大のパフォーマンスを小規模サイズの転送で実現するには、インテルでは、P-Tile Avalon-ST Hard IP for PCIeのような Avalon^® ST IPコアの使用をお勧めします。Pタイルでは、 PCI Express* Gen4 in Endpoint、Root PortおよびTLP Bypassをサポートします。
• SDM Debug Toolkit - SDM Debug Toolkitでは、インテルAgilexデバイスの現在のステータスにアクセスすることができます。

この章では、 インテル^® Agilex™ ハード・プロセッサー・システムに向けてソフトウェア開発プラットフォームを構築するためのデザイン上の考慮事項について説明します。

記載されている推奨事項に従って、ソフトウェア・プラットフォームのコンポーネントを選択し、そのコンポーネントが、最終アプリケーションのパフォーマンス、サポート、および市場投入までの時間に関する要件に合うようにしてください。

この章では、さまざまなソフトウェア開発ツールを選択するためのデザイン上の考慮事項について説明します。

アプリケーションに適したオペレーティング・システムを選択するには、SoC FPGAで使用可能なオープンソース、および市販のオペレーティング・システムで提供される機能とサポートサービスに関して理解する必要があります。インテルのOSパートナーのウェブサイトには、選択を行う際に参考となる情報が提供されています。プロバイダーに問い合わせて、 インテル^® Agilex™ のサポートの利用が、希望する期間を通じて受けられるかどうかを確認してください。

Linux*は、現在 インテル^® Agilex™ デバイスでは、Yocto Project互換のÅngströmディストリビューションで有効です。

パートナーOSプロバイダーでは、SoC FPGAデバイス向けボード・サポート・パッケージおよび商用サポートを提供しています。また、LinuxコミュニティーでもSoC FPGAデバイス向けボード・サポート・パッケージおよびコミュニティー・サポートを提供しています。

オペレーティング・システムのリアルタイム・パフォーマンスやベアメタル・アプリケーションに関しては、いくつか誤解があります。 Arm* Cortex* Aクラス・プロセッサーの場合、ランタイム・アプリケーションを管理するために提供される機能のほかに、リアルタイム・オペレーティング・システムによるプロセッサーのリソースを効率的に使用する機能がいくつかあります。

このような効率性により、アプリケーションのリアルタイム・パフォーマンスが十分に向上し、使用可能なデバイスドライバー、ミドルウェア・パッケージ、ソフトウェア・アプリケーション、およびサポートサービスの大部分を継承できるようになります。オペレーティング・システムを選択する際にはこの内容を考慮してください。

アプリケーションが比較的シンプルで、マルチコアやマルチタスクなどの複雑な機能を必要としない場合、アプリケーションをブートローダーに含めることが1つの選択肢になります。

アプリケーションをブートローダーに含めることには、次の利点があります。

• ブート時間短縮の可能性
• 大容量ストレージやネットワークなど、ブートローダーにすでに実装されている機能へのアクセス

インテル^® Agilex™ HPSのクアッドコア Arm* Cortex-A53 MPCore* では、対称マルチプロセッシング (SMP) と非対称マルチプロセッシング (AMP) の両方の動作モードをサポートします。

SMPモードでは、単一のオペレーティング・システムのインスタンスで4つのコアすべてを制御します。SMPコンフィグレーションは、さまざまなオペレーティング・システム・メーカーによってサポートされており、マルチプロセッシングの最も一般的かつ分かりやすいコンフィグレーション・モードです。

Linuxおよび商用に開発されたオペレーティング・システムには、CPUコアのリソースを最大限に活用する機能があります。その機能を効率的に使用することで、最適なパフォーマンスと使いやすさを実現します。例えば、SMP対応のオペレーティング・システムには、プロセッサー親和性を設定するオプションがあります。つまり、各タスクまたはスレッドを割り当てて、それを特定のコアで実行することができます。この機能により、それぞれの Arm* Cortex-A53コアへのワークロード分散をより適切に制御し、AMPの代替としてシステムの応答性を高めることができます。